arch/arm/mach-tegra/cache.c

   1 /*
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  14  * along with this program.  If not, see <http://www.gnu.org/licenses/>.
  15  */
  16
  17 /* Tegra cache routines */
  18
  19 #include <common.h>
  20 #include <asm/io.h>
  21 #include <asm/arch-tegra/ap.h>
  22 #include <asm/arch/gp_padctrl.h>
  23
  24 #ifndef CONFIG_ARM64
  25 void config_cache(void)
  26 {
  27         u32 reg = 0;
  28
  29         /* enable SMP mode and FW for CPU0, by writing to Auxiliary Ctl reg */
  30         asm volatile(
  31                 "mrc p15, 0, r0, c1, c0, 1\n"
  32                 "orr r0, r0, #0x41\n"
  33                 "mcr p15, 0, r0, c1, c0, 1\n");
  34
  35         /* Currently, only Tegra114+ needs this L2 cache change to boot Linux */
  36         if (tegra_get_chip() < CHIPID_TEGRA114)
  37                 return;
  38
  39         /*
  40          * Systems with an architectural L2 cache must not use the PL310.
  41          * Config L2CTLR here for a data RAM latency of 3 cycles.
  42          */
  43         asm("mrc p15, 1, %0, c9, c0, 2" : : "r" (reg));
  44         reg &= ~7;
  45         reg |= 2;
  46         asm("mcr p15, 1, %0, c9, c0, 2" : : "r" (reg));
  47 }
  48 #endif