cpu/mpc83xx/cpu_init.c

   1 /*
   2  * Copyright (C) 2004-2006 Freescale Semiconductor, Inc.
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 #include <common.h>
  24 #include <mpc83xx.h>
  25 #include <ioports.h>
  26
  27 DECLARE_GLOBAL_DATA_PTR;
  28
  29 #ifdef CONFIG_QE
  30 extern qe_iop_conf_t qe_iop_conf_tab[];
  31 extern void qe_config_iopin(u8 port, u8 pin, int dir,
  32                          int open_drain, int assign);
  33 extern void qe_init(uint qe_base);
  34 extern void qe_reset(void);
  35
  36 static void config_qe_ioports(void)
  37 {
  38         u8      port, pin;
  39         int     dir, open_drain, assign;
  40         int     i;
  41
  42         for (i = 0; qe_iop_conf_tab[i].assign != QE_IOP_TAB_END; i++) {
  43                 port            = qe_iop_conf_tab[i].port;
  44                 pin             = qe_iop_conf_tab[i].pin;
  45                 dir             = qe_iop_conf_tab[i].dir;
  46                 open_drain      = qe_iop_conf_tab[i].open_drain;
  47                 assign          = qe_iop_conf_tab[i].assign;
  48                 qe_config_iopin(port, pin, dir, open_drain, assign);
  49         }
  50 }
  51 #endif
  52
  53 /*
  54  * Breathe some life into the CPU...
  55  *
  56  * Set up the memory map,
  57  * initialize a bunch of registers,
  58  * initialize the UPM's
  59  */
  60 void cpu_init_f (volatile immap_t * im)
  61 {
  62         /* Pointer is writable since we allocated a register for it */
  63         gd = (gd_t *) (CFG_INIT_RAM_ADDR + CFG_GBL_DATA_OFFSET);
  64
  65         /* Clear initial global data */
  66         memset ((void *) gd, 0, sizeof (gd_t));
  67
  68         /* system performance tweaking */
  69
  70 #ifdef CFG_ACR_PIPE_DEP
  71         /* Arbiter pipeline depth */
  72         im->arbiter.acr = (im->arbiter.acr & ~ACR_PIPE_DEP) | (3 << ACR_PIPE_DEP_SHIFT);
  73 #endif
  74
  75 #ifdef CFG_SPCR_TSEC1EP
  76         /* TSEC1 Emergency priority */
  77         im->sysconf.spcr = (im->sysconf.spcr & ~SPCR_TSEC1EP) | (3 << SPCR_TSEC1EP_SHIFT);
  78 #endif
  79
  80 #ifdef CFG_SPCR_TSEC2EP
  81         /* TSEC2 Emergency priority */
  82         im->sysconf.spcr = (im->sysconf.spcr & ~SPCR_TSEC2EP) | (3 << SPCR_TSEC2EP_SHIFT);
  83 #endif
  84
  85 #ifdef CFG_SCCR_TSEC1CM
  86         /* TSEC1 clock mode */
  87         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC1CM) | (1 << SCCR_TSEC1CM_SHIFT);
  88 #endif
  89 #ifdef CFG_SCCR_TSEC2CM
  90         /* TSEC2 & I2C1 clock mode */
  91         im->clk.sccr = (im->clk.sccr & ~SCCR_TSEC2CM) | (1 << SCCR_TSEC2CM_SHIFT);
  92 #endif
  93
  94 #ifdef CFG_ACR_RPTCNT
  95         /* Arbiter repeat count */
  96         im->arbiter.acr = ((im->arbiter.acr & ~(ACR_RPTCNT)) | (3 << ACR_RPTCNT_SHIFT));
  97 #endif
  98
  99         /* RSR - Reset Status Register - clear all status (4.6.1.3) */
 100         gd->reset_status = im->reset.rsr;
 101         im->reset.rsr = ~(RSR_RES);
 102
 103         /*
 104          * RMR - Reset Mode Register
 105          * contains checkstop reset enable (4.6.1.4)
 106          */
 107         im->reset.rmr = (RMR_CSRE & (1<<RMR_CSRE_SHIFT));
 108
 109         /* LCRR - Clock Ratio Register (10.3.1.16) */
 110         im->lbus.lcrr = CFG_LCRR;
 111
 112         /* Enable Time Base & Decrimenter ( so we will have udelay() )*/
 113         im->sysconf.spcr |= SPCR_TBEN;
 114
 115         /* System General Purpose Register */
 116 #ifdef CFG_SICRH
 117         im->sysconf.sicrh = CFG_SICRH;
 118 #endif
 119 #ifdef CFG_SICRL
 120         im->sysconf.sicrl = CFG_SICRL;
 121 #endif
 122 #ifdef CONFIG_QE
 123         /* Config QE ioports */
 124         config_qe_ioports();
 125 #endif
 126
 127         /*
 128          * Memory Controller:
 129          */
 130
 131         /* Map banks 0 and 1 to the FLASH banks 0 and 1 at preliminary
 132          * addresses - these have to be modified later when FLASH size
 133          * has been determined
 134          */
 135
 136 #if defined(CFG_BR0_PRELIM)  \
 137         && defined(CFG_OR0_PRELIM) \
 138         && defined(CFG_LBLAWBAR0_PRELIM) \
 139         && defined(CFG_LBLAWAR0_PRELIM)
 140         im->lbus.bank[0].br = CFG_BR0_PRELIM;
 141         im->lbus.bank[0].or = CFG_OR0_PRELIM;
 142         im->sysconf.lblaw[0].bar = CFG_LBLAWBAR0_PRELIM;
 143         im->sysconf.lblaw[0].ar = CFG_LBLAWAR0_PRELIM;
 144 #else
 145 #error  CFG_BR0_PRELIM, CFG_OR0_PRELIM, CFG_LBLAWBAR0_PRELIM & CFG_LBLAWAR0_PRELIM must be defined
 146 #endif
 147
 148 #if defined(CFG_BR1_PRELIM) && defined(CFG_OR1_PRELIM)
 149         im->lbus.bank[1].br = CFG_BR1_PRELIM;
 150         im->lbus.bank[1].or = CFG_OR1_PRELIM;
 151 #endif
 152 #if defined(CFG_LBLAWBAR1_PRELIM) && defined(CFG_LBLAWAR1_PRELIM)
 153         im->sysconf.lblaw[1].bar = CFG_LBLAWBAR1_PRELIM;
 154         im->sysconf.lblaw[1].ar = CFG_LBLAWAR1_PRELIM;
 155 #endif
 156 #if defined(CFG_BR2_PRELIM) && defined(CFG_OR2_PRELIM)
 157         im->lbus.bank[2].br = CFG_BR2_PRELIM;
 158         im->lbus.bank[2].or = CFG_OR2_PRELIM;
 159 #endif
 160 #if defined(CFG_LBLAWBAR2_PRELIM) && defined(CFG_LBLAWAR2_PRELIM)
 161         im->sysconf.lblaw[2].bar = CFG_LBLAWBAR2_PRELIM;
 162         im->sysconf.lblaw[2].ar = CFG_LBLAWAR2_PRELIM;
 163 #endif
 164 #if defined(CFG_BR3_PRELIM) && defined(CFG_OR3_PRELIM)
 165         im->lbus.bank[3].br = CFG_BR3_PRELIM;
 166         im->lbus.bank[3].or = CFG_OR3_PRELIM;
 167 #endif
 168 #if defined(CFG_LBLAWBAR3_PRELIM) && defined(CFG_LBLAWAR3_PRELIM)
 169         im->sysconf.lblaw[3].bar = CFG_LBLAWBAR3_PRELIM;
 170         im->sysconf.lblaw[3].ar = CFG_LBLAWAR3_PRELIM;
 171 #endif
 172 #if defined(CFG_BR4_PRELIM) && defined(CFG_OR4_PRELIM)
 173         im->lbus.bank[4].br = CFG_BR4_PRELIM;
 174         im->lbus.bank[4].or = CFG_OR4_PRELIM;
 175 #endif
 176 #if defined(CFG_LBLAWBAR4_PRELIM) && defined(CFG_LBLAWAR4_PRELIM)
 177         im->sysconf.lblaw[4].bar = CFG_LBLAWBAR4_PRELIM;
 178         im->sysconf.lblaw[4].ar = CFG_LBLAWAR4_PRELIM;
 179 #endif
 180 #if defined(CFG_BR5_PRELIM) && defined(CFG_OR5_PRELIM)
 181         im->lbus.bank[5].br = CFG_BR5_PRELIM;
 182         im->lbus.bank[5].or = CFG_OR5_PRELIM;
 183 #endif
 184 #if defined(CFG_LBLAWBAR5_PRELIM) && defined(CFG_LBLAWAR5_PRELIM)
 185         im->sysconf.lblaw[5].bar = CFG_LBLAWBAR5_PRELIM;
 186         im->sysconf.lblaw[5].ar = CFG_LBLAWAR5_PRELIM;
 187 #endif
 188 #if defined(CFG_BR6_PRELIM) && defined(CFG_OR6_PRELIM)
 189         im->lbus.bank[6].br = CFG_BR6_PRELIM;
 190         im->lbus.bank[6].or = CFG_OR6_PRELIM;
 191 #endif
 192 #if defined(CFG_LBLAWBAR6_PRELIM) && defined(CFG_LBLAWAR6_PRELIM)
 193         im->sysconf.lblaw[6].bar = CFG_LBLAWBAR6_PRELIM;
 194         im->sysconf.lblaw[6].ar = CFG_LBLAWAR6_PRELIM;
 195 #endif
 196 #if defined(CFG_BR7_PRELIM) && defined(CFG_OR7_PRELIM)
 197         im->lbus.bank[7].br = CFG_BR7_PRELIM;
 198         im->lbus.bank[7].or = CFG_OR7_PRELIM;
 199 #endif
 200 #if defined(CFG_LBLAWBAR7_PRELIM) && defined(CFG_LBLAWAR7_PRELIM)
 201         im->sysconf.lblaw[7].bar = CFG_LBLAWBAR7_PRELIM;
 202         im->sysconf.lblaw[7].ar = CFG_LBLAWAR7_PRELIM;
 203 #endif
 204 #ifdef CFG_GPIO1_PRELIM
 205         im->pgio[0].dir = CFG_GPIO1_DIR;
 206         im->pgio[0].dat = CFG_GPIO1_DAT;
 207 #endif
 208 #ifdef CFG_GPIO2_PRELIM
 209         im->pgio[1].dir = CFG_GPIO2_DIR;
 210         im->pgio[1].dat = CFG_GPIO2_DAT;
 211 #endif
 212 }
 213
 214 int cpu_init_r (void)
 215 {
 216 #ifdef CONFIG_QE
 217         uint qe_base = CFG_IMMR + 0x00100000; /* QE immr base */
 218         qe_init(qe_base);
 219         qe_reset();
 220 #endif
 221         return 0;
 222 }