drivers/ata/ahci.c

   1 /*
   2  *  ahci.c - AHCI SATA support
   3  *
   4  *  Maintained by:  Jeff Garzik <jgarzik@pobox.com>
   5  *                  Please ALWAYS copy linux-ide@vger.kernel.org
   6  *                  on emails.
   7  *
   8  *  Copyright 2004-2005 Red Hat, Inc.
   9  *
  10  *
  11  *  This program is free software; you can redistribute it and/or modify
  12  *  it under the terms of the GNU General Public License as published by
  13  *  the Free Software Foundation; either version 2, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful,
  17  *  but WITHOUT ANY WARRANTY; without even the implied warranty of
  18  *  MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  19  *  GNU General Public License for more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License
  22  *  along with this program; see the file COPYING.  If not, write to
  23  *  the Free Software Foundation, 675 Mass Ave, Cambridge, MA 02139, USA.
  24  *
  25  *
  26  * libata documentation is available via 'make {ps|pdf}docs',
  27  * as Documentation/DocBook/libata.*
  28  *
  29  * AHCI hardware documentation:
  30  * http://www.intel.com/technology/serialata/pdf/rev1_0.pdf
  31  * http://www.intel.com/technology/serialata/pdf/rev1_1.pdf
  32  *
  33  */
  34
  35 #include <linux/kernel.h>
  36 #include <linux/module.h>
  37 #include <linux/pci.h>
  38 #include <linux/init.h>
  39 #include <linux/blkdev.h>
  40 #include <linux/delay.h>
  41 #include <linux/interrupt.h>
  42 #include <linux/dma-mapping.h>
  43 #include <linux/device.h>
  44 #include <scsi/scsi_host.h>
  45 #include <scsi/scsi_cmnd.h>
  46 #include <linux/libata.h>
  47
  48 #define DRV_NAME        "ahci"
  49 #define DRV_VERSION     "2.1"
  50
  51
  52 enum {
  53         AHCI_PCI_BAR            = 5,
  54         AHCI_MAX_PORTS          = 32,
  55         AHCI_MAX_SG             = 168, /* hardware max is 64K */
  56         AHCI_DMA_BOUNDARY       = 0xffffffff,
  57         AHCI_USE_CLUSTERING     = 0,
  58         AHCI_MAX_CMDS           = 32,
  59         AHCI_CMD_SZ             = 32,
  60         AHCI_CMD_SLOT_SZ        = AHCI_MAX_CMDS * AHCI_CMD_SZ,
  61         AHCI_RX_FIS_SZ          = 256,
  62         AHCI_CMD_TBL_CDB        = 0x40,
  63         AHCI_CMD_TBL_HDR_SZ     = 0x80,
  64         AHCI_CMD_TBL_SZ         = AHCI_CMD_TBL_HDR_SZ + (AHCI_MAX_SG * 16),
  65         AHCI_CMD_TBL_AR_SZ      = AHCI_CMD_TBL_SZ * AHCI_MAX_CMDS,
  66         AHCI_PORT_PRIV_DMA_SZ   = AHCI_CMD_SLOT_SZ + AHCI_CMD_TBL_AR_SZ +
  67                                   AHCI_RX_FIS_SZ,
  68         AHCI_IRQ_ON_SG          = (1 << 31),
  69         AHCI_CMD_ATAPI          = (1 << 5),
  70         AHCI_CMD_WRITE          = (1 << 6),
  71         AHCI_CMD_PREFETCH       = (1 << 7),
  72         AHCI_CMD_RESET          = (1 << 8),
  73         AHCI_CMD_CLR_BUSY       = (1 << 10),
  74
  75         RX_FIS_D2H_REG          = 0x40, /* offset of D2H Register FIS data */
  76         RX_FIS_SDB              = 0x58, /* offset of SDB FIS data */
  77         RX_FIS_UNK              = 0x60, /* offset of Unknown FIS data */
  78
  79         board_ahci              = 0,
  80         board_ahci_pi           = 1,
  81         board_ahci_vt8251       = 2,
  82         board_ahci_ign_iferr    = 3,
  83         board_ahci_sb600        = 4,
  84
  85         /* global controller registers */
  86         HOST_CAP                = 0x00, /* host capabilities */
  87         HOST_CTL                = 0x04, /* global host control */
  88         HOST_IRQ_STAT           = 0x08, /* interrupt status */
  89         HOST_PORTS_IMPL         = 0x0c, /* bitmap of implemented ports */
  90         HOST_VERSION            = 0x10, /* AHCI spec. version compliancy */
  91
  92         /* HOST_CTL bits */
  93         HOST_RESET              = (1 << 0),  /* reset controller; self-clear */
  94         HOST_IRQ_EN             = (1 << 1),  /* global IRQ enable */
  95         HOST_AHCI_EN            = (1 << 31), /* AHCI enabled */
  96
  97         /* HOST_CAP bits */
  98         HOST_CAP_SSC            = (1 << 14), /* Slumber capable */
  99         HOST_CAP_CLO            = (1 << 24), /* Command List Override support */
 100         HOST_CAP_SSS            = (1 << 27), /* Staggered Spin-up */
 101         HOST_CAP_NCQ            = (1 << 30), /* Native Command Queueing */
 102         HOST_CAP_64             = (1 << 31), /* PCI DAC (64-bit DMA) support */
 103
 104         /* registers for each SATA port */
 105         PORT_LST_ADDR           = 0x00, /* command list DMA addr */
 106         PORT_LST_ADDR_HI        = 0x04, /* command list DMA addr hi */
 107         PORT_FIS_ADDR           = 0x08, /* FIS rx buf addr */
 108         PORT_FIS_ADDR_HI        = 0x0c, /* FIS rx buf addr hi */
 109         PORT_IRQ_STAT           = 0x10, /* interrupt status */
 110         PORT_IRQ_MASK           = 0x14, /* interrupt enable/disable mask */
 111         PORT_CMD                = 0x18, /* port command */
 112         PORT_TFDATA             = 0x20, /* taskfile data */
 113         PORT_SIG                = 0x24, /* device TF signature */
 114         PORT_CMD_ISSUE          = 0x38, /* command issue */
 115         PORT_SCR                = 0x28, /* SATA phy register block */
 116         PORT_SCR_STAT           = 0x28, /* SATA phy register: SStatus */
 117         PORT_SCR_CTL            = 0x2c, /* SATA phy register: SControl */
 118         PORT_SCR_ERR            = 0x30, /* SATA phy register: SError */
 119         PORT_SCR_ACT            = 0x34, /* SATA phy register: SActive */
 120
 121         /* PORT_IRQ_{STAT,MASK} bits */
 122         PORT_IRQ_COLD_PRES      = (1 << 31), /* cold presence detect */
 123         PORT_IRQ_TF_ERR         = (1 << 30), /* task file error */
 124         PORT_IRQ_HBUS_ERR       = (1 << 29), /* host bus fatal error */
 125         PORT_IRQ_HBUS_DATA_ERR  = (1 << 28), /* host bus data error */
 126         PORT_IRQ_IF_ERR         = (1 << 27), /* interface fatal error */
 127         PORT_IRQ_IF_NONFATAL    = (1 << 26), /* interface non-fatal error */
 128         PORT_IRQ_OVERFLOW       = (1 << 24), /* xfer exhausted available S/G */
 129         PORT_IRQ_BAD_PMP        = (1 << 23), /* incorrect port multiplier */
 130
 131         PORT_IRQ_PHYRDY         = (1 << 22), /* PhyRdy changed */
 132         PORT_IRQ_DEV_ILCK       = (1 << 7), /* device interlock */
 133         PORT_IRQ_CONNECT        = (1 << 6), /* port connect change status */
 134         PORT_IRQ_SG_DONE        = (1 << 5), /* descriptor processed */
 135         PORT_IRQ_UNK_FIS        = (1 << 4), /* unknown FIS rx'd */
 136         PORT_IRQ_SDB_FIS        = (1 << 3), /* Set Device Bits FIS rx'd */
 137         PORT_IRQ_DMAS_FIS       = (1 << 2), /* DMA Setup FIS rx'd */
 138         PORT_IRQ_PIOS_FIS       = (1 << 1), /* PIO Setup FIS rx'd */
 139         PORT_IRQ_D2H_REG_FIS    = (1 << 0), /* D2H Register FIS rx'd */
 140
 141         PORT_IRQ_FREEZE         = PORT_IRQ_HBUS_ERR |
 142                                   PORT_IRQ_IF_ERR |
 143                                   PORT_IRQ_CONNECT |
 144                                   PORT_IRQ_PHYRDY |
 145                                   PORT_IRQ_UNK_FIS,
 146         PORT_IRQ_ERROR          = PORT_IRQ_FREEZE |
 147                                   PORT_IRQ_TF_ERR |
 148                                   PORT_IRQ_HBUS_DATA_ERR,
 149         DEF_PORT_IRQ            = PORT_IRQ_ERROR | PORT_IRQ_SG_DONE |
 150                                   PORT_IRQ_SDB_FIS | PORT_IRQ_DMAS_FIS |
 151                                   PORT_IRQ_PIOS_FIS | PORT_IRQ_D2H_REG_FIS,
 152
 153         /* PORT_CMD bits */
 154         PORT_CMD_ATAPI          = (1 << 24), /* Device is ATAPI */
 155         PORT_CMD_LIST_ON        = (1 << 15), /* cmd list DMA engine running */
 156         PORT_CMD_FIS_ON         = (1 << 14), /* FIS DMA engine running */
 157         PORT_CMD_FIS_RX         = (1 << 4), /* Enable FIS receive DMA engine */
 158         PORT_CMD_CLO            = (1 << 3), /* Command list override */
 159         PORT_CMD_POWER_ON       = (1 << 2), /* Power up device */
 160         PORT_CMD_SPIN_UP        = (1 << 1), /* Spin up device */
 161         PORT_CMD_START          = (1 << 0), /* Enable port DMA engine */
 162
 163         PORT_CMD_ICC_MASK       = (0xf << 28), /* i/f ICC state mask */
 164         PORT_CMD_ICC_ACTIVE     = (0x1 << 28), /* Put i/f in active state */
 165         PORT_CMD_ICC_PARTIAL    = (0x2 << 28), /* Put i/f in partial state */
 166         PORT_CMD_ICC_SLUMBER    = (0x6 << 28), /* Put i/f in slumber state */
 167
 168         /* ap->flags bits */
 169         AHCI_FLAG_NO_NCQ                = (1 << 24),
 170         AHCI_FLAG_IGN_IRQ_IF_ERR        = (1 << 25), /* ignore IRQ_IF_ERR */
 171         AHCI_FLAG_HONOR_PI              = (1 << 26), /* honor PORTS_IMPL */
 172         AHCI_FLAG_IGN_SERR_INTERNAL     = (1 << 27), /* ignore SERR_INTERNAL */
 173 };
 174
 175 struct ahci_cmd_hdr {
 176         u32                     opts;
 177         u32                     status;
 178         u32                     tbl_addr;
 179         u32                     tbl_addr_hi;
 180         u32                     reserved[4];
 181 };
 182
 183 struct ahci_sg {
 184         u32                     addr;
 185         u32                     addr_hi;
 186         u32                     reserved;
 187         u32                     flags_size;
 188 };
 189
 190 struct ahci_host_priv {
 191         u32                     cap;            /* cap to use */
 192         u32                     port_map;       /* port map to use */
 193         u32                     saved_cap;      /* saved initial cap */
 194         u32                     saved_port_map; /* saved initial port_map */
 195 };
 196
 197 struct ahci_port_priv {
 198         struct ahci_cmd_hdr     *cmd_slot;
 199         dma_addr_t              cmd_slot_dma;
 200         void                    *cmd_tbl;
 201         dma_addr_t              cmd_tbl_dma;
 202         void                    *rx_fis;
 203         dma_addr_t              rx_fis_dma;
 204         /* for NCQ spurious interrupt analysis */
 205         unsigned int            ncq_saw_d2h:1;
 206         unsigned int            ncq_saw_dmas:1;
 207         unsigned int            ncq_saw_sdb:1;
 208 };
 209
 210 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg);
 211 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg, u32 val);
 212 static int ahci_init_one (struct pci_dev *pdev, const struct pci_device_id *ent);
 213 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc);
 214 static irqreturn_t ahci_interrupt (int irq, void *dev_instance);
 215 static void ahci_irq_clear(struct ata_port *ap);
 216 static int ahci_port_start(struct ata_port *ap);
 217 static void ahci_port_stop(struct ata_port *ap);
 218 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf);
 219 static void ahci_qc_prep(struct ata_queued_cmd *qc);
 220 static u8 ahci_check_status(struct ata_port *ap);
 221 static void ahci_freeze(struct ata_port *ap);
 222 static void ahci_thaw(struct ata_port *ap);
 223 static void ahci_error_handler(struct ata_port *ap);
 224 static void ahci_vt8251_error_handler(struct ata_port *ap);
 225 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc);
 226 #ifdef CONFIG_PM
 227 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg);
 228 static int ahci_port_resume(struct ata_port *ap);
 229 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg);
 230 static int ahci_pci_device_resume(struct pci_dev *pdev);
 231 #endif
 232
 233 static struct scsi_host_template ahci_sht = {
 234         .module                 = THIS_MODULE,
 235         .name                   = DRV_NAME,
 236         .ioctl                  = ata_scsi_ioctl,
 237         .queuecommand           = ata_scsi_queuecmd,
 238         .change_queue_depth     = ata_scsi_change_queue_depth,
 239         .can_queue              = AHCI_MAX_CMDS - 1,
 240         .this_id                = ATA_SHT_THIS_ID,
 241         .sg_tablesize           = AHCI_MAX_SG,
 242         .cmd_per_lun            = ATA_SHT_CMD_PER_LUN,
 243         .emulated               = ATA_SHT_EMULATED,
 244         .use_clustering         = AHCI_USE_CLUSTERING,
 245         .proc_name              = DRV_NAME,
 246         .dma_boundary           = AHCI_DMA_BOUNDARY,
 247         .slave_configure        = ata_scsi_slave_config,
 248         .slave_destroy          = ata_scsi_slave_destroy,
 249         .bios_param             = ata_std_bios_param,
 250 #ifdef CONFIG_PM
 251         .suspend                = ata_scsi_device_suspend,
 252         .resume                 = ata_scsi_device_resume,
 253 #endif
 254 };
 255
 256 static const struct ata_port_operations ahci_ops = {
 257         .port_disable           = ata_port_disable,
 258
 259         .check_status           = ahci_check_status,
 260         .check_altstatus        = ahci_check_status,
 261         .dev_select             = ata_noop_dev_select,
 262
 263         .tf_read                = ahci_tf_read,
 264
 265         .qc_prep                = ahci_qc_prep,
 266         .qc_issue               = ahci_qc_issue,
 267
 268         .irq_handler            = ahci_interrupt,
 269         .irq_clear              = ahci_irq_clear,
 270         .irq_on                 = ata_dummy_irq_on,
 271         .irq_ack                = ata_dummy_irq_ack,
 272
 273         .scr_read               = ahci_scr_read,
 274         .scr_write              = ahci_scr_write,
 275
 276         .freeze                 = ahci_freeze,
 277         .thaw                   = ahci_thaw,
 278
 279         .error_handler          = ahci_error_handler,
 280         .post_internal_cmd      = ahci_post_internal_cmd,
 281
 282 #ifdef CONFIG_PM
 283         .port_suspend           = ahci_port_suspend,
 284         .port_resume            = ahci_port_resume,
 285 #endif
 286
 287         .port_start             = ahci_port_start,
 288         .port_stop              = ahci_port_stop,
 289 };
 290
 291 static const struct ata_port_operations ahci_vt8251_ops = {
 292         .port_disable           = ata_port_disable,
 293
 294         .check_status           = ahci_check_status,
 295         .check_altstatus        = ahci_check_status,
 296         .dev_select             = ata_noop_dev_select,
 297
 298         .tf_read                = ahci_tf_read,
 299
 300         .qc_prep                = ahci_qc_prep,
 301         .qc_issue               = ahci_qc_issue,
 302
 303         .irq_handler            = ahci_interrupt,
 304         .irq_clear              = ahci_irq_clear,
 305         .irq_on                 = ata_dummy_irq_on,
 306         .irq_ack                = ata_dummy_irq_ack,
 307
 308         .scr_read               = ahci_scr_read,
 309         .scr_write              = ahci_scr_write,
 310
 311         .freeze                 = ahci_freeze,
 312         .thaw                   = ahci_thaw,
 313
 314         .error_handler          = ahci_vt8251_error_handler,
 315         .post_internal_cmd      = ahci_post_internal_cmd,
 316
 317 #ifdef CONFIG_PM
 318         .port_suspend           = ahci_port_suspend,
 319         .port_resume            = ahci_port_resume,
 320 #endif
 321
 322         .port_start             = ahci_port_start,
 323         .port_stop              = ahci_port_stop,
 324 };
 325
 326 static const struct ata_port_info ahci_port_info[] = {
 327         /* board_ahci */
 328         {
 329                 .sht            = &ahci_sht,
 330                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 331                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 332                                   ATA_FLAG_SKIP_D2H_BSY,
 333                 .pio_mask       = 0x1f, /* pio0-4 */
 334                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 335                 .port_ops       = &ahci_ops,
 336         },
 337         /* board_ahci_pi */
 338         {
 339                 .sht            = &ahci_sht,
 340                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 341                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 342                                   ATA_FLAG_SKIP_D2H_BSY | AHCI_FLAG_HONOR_PI,
 343                 .pio_mask       = 0x1f, /* pio0-4 */
 344                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 345                 .port_ops       = &ahci_ops,
 346         },
 347         /* board_ahci_vt8251 */
 348         {
 349                 .sht            = &ahci_sht,
 350                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 351                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 352                                   ATA_FLAG_SKIP_D2H_BSY |
 353                                   ATA_FLAG_HRST_TO_RESUME | AHCI_FLAG_NO_NCQ,
 354                 .pio_mask       = 0x1f, /* pio0-4 */
 355                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 356                 .port_ops       = &ahci_vt8251_ops,
 357         },
 358         /* board_ahci_ign_iferr */
 359         {
 360                 .sht            = &ahci_sht,
 361                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 362                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 363                                   ATA_FLAG_SKIP_D2H_BSY |
 364                                   AHCI_FLAG_IGN_IRQ_IF_ERR,
 365                 .pio_mask       = 0x1f, /* pio0-4 */
 366                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 367                 .port_ops       = &ahci_ops,
 368         },
 369         /* board_ahci_sb600 */
 370         {
 371                 .sht            = &ahci_sht,
 372                 .flags          = ATA_FLAG_SATA | ATA_FLAG_NO_LEGACY |
 373                                   ATA_FLAG_MMIO | ATA_FLAG_PIO_DMA |
 374                                   ATA_FLAG_SKIP_D2H_BSY |
 375                                   AHCI_FLAG_IGN_SERR_INTERNAL,
 376                 .pio_mask       = 0x1f, /* pio0-4 */
 377                 .udma_mask      = 0x7f, /* udma0-6 ; FIXME */
 378                 .port_ops       = &ahci_ops,
 379         },
 380
 381 };
 382
 383 static const struct pci_device_id ahci_pci_tbl[] = {
 384         /* Intel */
 385         { PCI_VDEVICE(INTEL, 0x2652), board_ahci }, /* ICH6 */
 386         { PCI_VDEVICE(INTEL, 0x2653), board_ahci }, /* ICH6M */
 387         { PCI_VDEVICE(INTEL, 0x27c1), board_ahci }, /* ICH7 */
 388         { PCI_VDEVICE(INTEL, 0x27c5), board_ahci }, /* ICH7M */
 389         { PCI_VDEVICE(INTEL, 0x27c3), board_ahci }, /* ICH7R */
 390         { PCI_VDEVICE(AL, 0x5288), board_ahci_ign_iferr }, /* ULi M5288 */
 391         { PCI_VDEVICE(INTEL, 0x2681), board_ahci }, /* ESB2 */
 392         { PCI_VDEVICE(INTEL, 0x2682), board_ahci }, /* ESB2 */
 393         { PCI_VDEVICE(INTEL, 0x2683), board_ahci }, /* ESB2 */
 394         { PCI_VDEVICE(INTEL, 0x27c6), board_ahci }, /* ICH7-M DH */
 395         { PCI_VDEVICE(INTEL, 0x2821), board_ahci_pi }, /* ICH8 */
 396         { PCI_VDEVICE(INTEL, 0x2822), board_ahci_pi }, /* ICH8 */
 397         { PCI_VDEVICE(INTEL, 0x2824), board_ahci_pi }, /* ICH8 */
 398         { PCI_VDEVICE(INTEL, 0x2829), board_ahci_pi }, /* ICH8M */
 399         { PCI_VDEVICE(INTEL, 0x282a), board_ahci_pi }, /* ICH8M */
 400         { PCI_VDEVICE(INTEL, 0x2922), board_ahci_pi }, /* ICH9 */
 401         { PCI_VDEVICE(INTEL, 0x2923), board_ahci_pi }, /* ICH9 */
 402         { PCI_VDEVICE(INTEL, 0x2924), board_ahci_pi }, /* ICH9 */
 403         { PCI_VDEVICE(INTEL, 0x2925), board_ahci_pi }, /* ICH9 */
 404         { PCI_VDEVICE(INTEL, 0x2927), board_ahci_pi }, /* ICH9 */
 405         { PCI_VDEVICE(INTEL, 0x2929), board_ahci_pi }, /* ICH9M */
 406         { PCI_VDEVICE(INTEL, 0x292a), board_ahci_pi }, /* ICH9M */
 407         { PCI_VDEVICE(INTEL, 0x292b), board_ahci_pi }, /* ICH9M */
 408         { PCI_VDEVICE(INTEL, 0x292c), board_ahci_pi }, /* ICH9M */
 409         { PCI_VDEVICE(INTEL, 0x292f), board_ahci_pi }, /* ICH9M */
 410         { PCI_VDEVICE(INTEL, 0x294d), board_ahci_pi }, /* ICH9 */
 411         { PCI_VDEVICE(INTEL, 0x294e), board_ahci_pi }, /* ICH9M */
 412
 413         /* JMicron 360/1/3/5/6, match class to avoid IDE function */
 414         { PCI_VENDOR_ID_JMICRON, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 415           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci_ign_iferr },
 416
 417         /* ATI */
 418         { PCI_VDEVICE(ATI, 0x4380), board_ahci_sb600 }, /* ATI SB600 non-raid */
 419         { PCI_VDEVICE(ATI, 0x4381), board_ahci }, /* ATI SB600 raid */
 420
 421         /* VIA */
 422         { PCI_VDEVICE(VIA, 0x3349), board_ahci_vt8251 }, /* VIA VT8251 */
 423
 424         /* NVIDIA */
 425         { PCI_VDEVICE(NVIDIA, 0x044c), board_ahci },            /* MCP65 */
 426         { PCI_VDEVICE(NVIDIA, 0x044d), board_ahci },            /* MCP65 */
 427         { PCI_VDEVICE(NVIDIA, 0x044e), board_ahci },            /* MCP65 */
 428         { PCI_VDEVICE(NVIDIA, 0x044f), board_ahci },            /* MCP65 */
 429         { PCI_VDEVICE(NVIDIA, 0x045c), board_ahci },            /* MCP65 */
 430         { PCI_VDEVICE(NVIDIA, 0x045d), board_ahci },            /* MCP65 */
 431         { PCI_VDEVICE(NVIDIA, 0x045e), board_ahci },            /* MCP65 */
 432         { PCI_VDEVICE(NVIDIA, 0x045f), board_ahci },            /* MCP65 */
 433         { PCI_VDEVICE(NVIDIA, 0x0550), board_ahci },            /* MCP67 */
 434         { PCI_VDEVICE(NVIDIA, 0x0551), board_ahci },            /* MCP67 */
 435         { PCI_VDEVICE(NVIDIA, 0x0552), board_ahci },            /* MCP67 */
 436         { PCI_VDEVICE(NVIDIA, 0x0553), board_ahci },            /* MCP67 */
 437         { PCI_VDEVICE(NVIDIA, 0x0554), board_ahci },            /* MCP67 */
 438         { PCI_VDEVICE(NVIDIA, 0x0555), board_ahci },            /* MCP67 */
 439         { PCI_VDEVICE(NVIDIA, 0x0556), board_ahci },            /* MCP67 */
 440         { PCI_VDEVICE(NVIDIA, 0x0557), board_ahci },            /* MCP67 */
 441         { PCI_VDEVICE(NVIDIA, 0x0558), board_ahci },            /* MCP67 */
 442         { PCI_VDEVICE(NVIDIA, 0x0559), board_ahci },            /* MCP67 */
 443         { PCI_VDEVICE(NVIDIA, 0x055a), board_ahci },            /* MCP67 */
 444         { PCI_VDEVICE(NVIDIA, 0x055b), board_ahci },            /* MCP67 */
 445
 446         /* SiS */
 447         { PCI_VDEVICE(SI, 0x1184), board_ahci }, /* SiS 966 */
 448         { PCI_VDEVICE(SI, 0x1185), board_ahci }, /* SiS 966 */
 449         { PCI_VDEVICE(SI, 0x0186), board_ahci }, /* SiS 968 */
 450
 451         /* Generic, PCI class code for AHCI */
 452         { PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID, PCI_ANY_ID,
 453           PCI_CLASS_STORAGE_SATA_AHCI, 0xffffff, board_ahci },
 454
 455         { }     /* terminate list */
 456 };
 457
 458
 459 static struct pci_driver ahci_pci_driver = {
 460         .name                   = DRV_NAME,
 461         .id_table               = ahci_pci_tbl,
 462         .probe                  = ahci_init_one,
 463         .remove                 = ata_pci_remove_one,
 464 #ifdef CONFIG_PM
 465         .suspend                = ahci_pci_device_suspend,
 466         .resume                 = ahci_pci_device_resume,
 467 #endif
 468 };
 469
 470
 471 static inline int ahci_nr_ports(u32 cap)
 472 {
 473         return (cap & 0x1f) + 1;
 474 }
 475
 476 static inline void __iomem *ahci_port_base(void __iomem *base,
 477                                            unsigned int port)
 478 {
 479         return base + 0x100 + (port * 0x80);
 480 }
 481
 482 /**
 483  *      ahci_save_initial_config - Save and fixup initial config values
 484  *      @probe_ent: probe_ent of target device
 485  *
 486  *      Some registers containing configuration info might be setup by
 487  *      BIOS and might be cleared on reset.  This function saves the
 488  *      initial values of those registers into @hpriv such that they
 489  *      can be restored after controller reset.
 490  *
 491  *      If inconsistent, config values are fixed up by this function.
 492  *
 493  *      LOCKING:
 494  *      None.
 495  */
 496 static void ahci_save_initial_config(struct ata_probe_ent *probe_ent)
 497 {
 498         struct ahci_host_priv *hpriv = probe_ent->private_data;
 499         void __iomem *mmio = probe_ent->iomap[AHCI_PCI_BAR];
 500         u32 cap, port_map;
 501
 502         /* Values prefixed with saved_ are written back to host after
 503          * reset.  Values without are used for driver operation.
 504          */
 505         hpriv->saved_cap = cap = readl(mmio + HOST_CAP);
 506         hpriv->saved_port_map = port_map = readl(mmio + HOST_PORTS_IMPL);
 507
 508         /* fixup zero port_map */
 509         if (!port_map) {
 510                 port_map = (1 << ahci_nr_ports(hpriv->cap)) - 1;
 511                 dev_printk(KERN_WARNING, probe_ent->dev,
 512                            "PORTS_IMPL is zero, forcing 0x%x\n", port_map);
 513
 514                 /* write the fixed up value to the PI register */
 515                 hpriv->saved_port_map = port_map;
 516         }
 517
 518         /* record values to use during operation */
 519         hpriv->cap = cap;
 520         hpriv->port_map = port_map;
 521 }
 522
 523 /**
 524  *      ahci_restore_initial_config - Restore initial config
 525  *      @mmio: MMIO base for the host
 526  *      @hpriv: host private data
 527  *
 528  *      Restore initial config stored by ahci_save_initial_config().
 529  *
 530  *      LOCKING:
 531  *      None.
 532  */
 533 static void ahci_restore_initial_config(void __iomem *mmio,
 534                                         struct ahci_host_priv *hpriv)
 535 {
 536         writel(hpriv->saved_cap, mmio + HOST_CAP);
 537         writel(hpriv->saved_port_map, mmio + HOST_PORTS_IMPL);
 538         (void) readl(mmio + HOST_PORTS_IMPL);   /* flush */
 539 }
 540
 541 static u32 ahci_scr_read (struct ata_port *ap, unsigned int sc_reg_in)
 542 {
 543         unsigned int sc_reg;
 544
 545         switch (sc_reg_in) {
 546         case SCR_STATUS:        sc_reg = 0; break;
 547         case SCR_CONTROL:       sc_reg = 1; break;
 548         case SCR_ERROR:         sc_reg = 2; break;
 549         case SCR_ACTIVE:        sc_reg = 3; break;
 550         default:
 551                 return 0xffffffffU;
 552         }
 553
 554         return readl(ap->ioaddr.scr_addr + (sc_reg * 4));
 555 }
 556
 557
 558 static void ahci_scr_write (struct ata_port *ap, unsigned int sc_reg_in,
 559                                u32 val)
 560 {
 561         unsigned int sc_reg;
 562
 563         switch (sc_reg_in) {
 564         case SCR_STATUS:        sc_reg = 0; break;
 565         case SCR_CONTROL:       sc_reg = 1; break;
 566         case SCR_ERROR:         sc_reg = 2; break;
 567         case SCR_ACTIVE:        sc_reg = 3; break;
 568         default:
 569                 return;
 570         }
 571
 572         writel(val, ap->ioaddr.scr_addr + (sc_reg * 4));
 573 }
 574
 575 static void ahci_start_engine(void __iomem *port_mmio)
 576 {
 577         u32 tmp;
 578
 579         /* start DMA */
 580         tmp = readl(port_mmio + PORT_CMD);
 581         tmp |= PORT_CMD_START;
 582         writel(tmp, port_mmio + PORT_CMD);
 583         readl(port_mmio + PORT_CMD); /* flush */
 584 }
 585
 586 static int ahci_stop_engine(void __iomem *port_mmio)
 587 {
 588         u32 tmp;
 589
 590         tmp = readl(port_mmio + PORT_CMD);
 591
 592         /* check if the HBA is idle */
 593         if ((tmp & (PORT_CMD_START | PORT_CMD_LIST_ON)) == 0)
 594                 return 0;
 595
 596         /* setting HBA to idle */
 597         tmp &= ~PORT_CMD_START;
 598         writel(tmp, port_mmio + PORT_CMD);
 599
 600         /* wait for engine to stop. This could be as long as 500 msec */
 601         tmp = ata_wait_register(port_mmio + PORT_CMD,
 602                                 PORT_CMD_LIST_ON, PORT_CMD_LIST_ON, 1, 500);
 603         if (tmp & PORT_CMD_LIST_ON)
 604                 return -EIO;
 605
 606         return 0;
 607 }
 608
 609 static void ahci_start_fis_rx(void __iomem *port_mmio, u32 cap,
 610                               dma_addr_t cmd_slot_dma, dma_addr_t rx_fis_dma)
 611 {
 612         u32 tmp;
 613
 614         /* set FIS registers */
 615         if (cap & HOST_CAP_64)
 616                 writel((cmd_slot_dma >> 16) >> 16, port_mmio + PORT_LST_ADDR_HI);
 617         writel(cmd_slot_dma & 0xffffffff, port_mmio + PORT_LST_ADDR);
 618
 619         if (cap & HOST_CAP_64)
 620                 writel((rx_fis_dma >> 16) >> 16, port_mmio + PORT_FIS_ADDR_HI);
 621         writel(rx_fis_dma & 0xffffffff, port_mmio + PORT_FIS_ADDR);
 622
 623         /* enable FIS reception */
 624         tmp = readl(port_mmio + PORT_CMD);
 625         tmp |= PORT_CMD_FIS_RX;
 626         writel(tmp, port_mmio + PORT_CMD);
 627
 628         /* flush */
 629         readl(port_mmio + PORT_CMD);
 630 }
 631
 632 static int ahci_stop_fis_rx(void __iomem *port_mmio)
 633 {
 634         u32 tmp;
 635
 636         /* disable FIS reception */
 637         tmp = readl(port_mmio + PORT_CMD);
 638         tmp &= ~PORT_CMD_FIS_RX;
 639         writel(tmp, port_mmio + PORT_CMD);
 640
 641         /* wait for completion, spec says 500ms, give it 1000 */
 642         tmp = ata_wait_register(port_mmio + PORT_CMD, PORT_CMD_FIS_ON,
 643                                 PORT_CMD_FIS_ON, 10, 1000);
 644         if (tmp & PORT_CMD_FIS_ON)
 645                 return -EBUSY;
 646
 647         return 0;
 648 }
 649
 650 static void ahci_power_up(void __iomem *port_mmio, u32 cap)
 651 {
 652         u32 cmd;
 653
 654         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
 655
 656         /* spin up device */
 657         if (cap & HOST_CAP_SSS) {
 658                 cmd |= PORT_CMD_SPIN_UP;
 659                 writel(cmd, port_mmio + PORT_CMD);
 660         }
 661
 662         /* wake up link */
 663         writel(cmd | PORT_CMD_ICC_ACTIVE, port_mmio + PORT_CMD);
 664 }
 665
 666 #ifdef CONFIG_PM
 667 static void ahci_power_down(void __iomem *port_mmio, u32 cap)
 668 {
 669         u32 cmd, scontrol;
 670
 671         if (!(cap & HOST_CAP_SSS))
 672                 return;
 673
 674         /* put device into listen mode, first set PxSCTL.DET to 0 */
 675         scontrol = readl(port_mmio + PORT_SCR_CTL);
 676         scontrol &= ~0xf;
 677         writel(scontrol, port_mmio + PORT_SCR_CTL);
 678
 679         /* then set PxCMD.SUD to 0 */
 680         cmd = readl(port_mmio + PORT_CMD) & ~PORT_CMD_ICC_MASK;
 681         cmd &= ~PORT_CMD_SPIN_UP;
 682         writel(cmd, port_mmio + PORT_CMD);
 683 }
 684 #endif
 685
 686 static void ahci_init_port(void __iomem *port_mmio, u32 cap,
 687                            dma_addr_t cmd_slot_dma, dma_addr_t rx_fis_dma)
 688 {
 689         /* enable FIS reception */
 690         ahci_start_fis_rx(port_mmio, cap, cmd_slot_dma, rx_fis_dma);
 691
 692         /* enable DMA */
 693         ahci_start_engine(port_mmio);
 694 }
 695
 696 static int ahci_deinit_port(void __iomem *port_mmio, u32 cap, const char **emsg)
 697 {
 698         int rc;
 699
 700         /* disable DMA */
 701         rc = ahci_stop_engine(port_mmio);
 702         if (rc) {
 703                 *emsg = "failed to stop engine";
 704                 return rc;
 705         }
 706
 707         /* disable FIS reception */
 708         rc = ahci_stop_fis_rx(port_mmio);
 709         if (rc) {
 710                 *emsg = "failed stop FIS RX";
 711                 return rc;
 712         }
 713
 714         return 0;
 715 }
 716
 717 static int ahci_reset_controller(void __iomem *mmio, struct pci_dev *pdev,
 718                                  struct ahci_host_priv *hpriv)
 719 {
 720         u32 tmp;
 721
 722         /* global controller reset */
 723         tmp = readl(mmio + HOST_CTL);
 724         if ((tmp & HOST_RESET) == 0) {
 725                 writel(tmp | HOST_RESET, mmio + HOST_CTL);
 726                 readl(mmio + HOST_CTL); /* flush */
 727         }
 728
 729         /* reset must complete within 1 second, or
 730          * the hardware should be considered fried.
 731          */
 732         ssleep(1);
 733
 734         tmp = readl(mmio + HOST_CTL);
 735         if (tmp & HOST_RESET) {
 736                 dev_printk(KERN_ERR, &pdev->dev,
 737                            "controller reset failed (0x%x)\n", tmp);
 738                 return -EIO;
 739         }
 740
 741         /* turn on AHCI mode */
 742         writel(HOST_AHCI_EN, mmio + HOST_CTL);
 743         (void) readl(mmio + HOST_CTL);  /* flush */
 744
 745         /* some registers might be cleared on reset.  restore initial values */
 746         ahci_restore_initial_config(mmio, hpriv);
 747
 748         if (pdev->vendor == PCI_VENDOR_ID_INTEL) {
 749                 u16 tmp16;
 750
 751                 /* configure PCS */
 752                 pci_read_config_word(pdev, 0x92, &tmp16);
 753                 tmp16 |= 0xf;
 754                 pci_write_config_word(pdev, 0x92, tmp16);
 755         }
 756
 757         return 0;
 758 }
 759
 760 static void ahci_init_controller(void __iomem *mmio, struct pci_dev *pdev,
 761                                  int n_ports, unsigned int port_flags,
 762                                  struct ahci_host_priv *hpriv)
 763 {
 764         int i, rc;
 765         u32 tmp;
 766
 767         for (i = 0; i < n_ports; i++) {
 768                 void __iomem *port_mmio = ahci_port_base(mmio, i);
 769                 const char *emsg = NULL;
 770
 771                 if ((port_flags & AHCI_FLAG_HONOR_PI) &&
 772                     !(hpriv->port_map & (1 << i)))
 773                         continue;
 774
 775                 /* make sure port is not active */
 776                 rc = ahci_deinit_port(port_mmio, hpriv->cap, &emsg);
 777                 if (rc)
 778                         dev_printk(KERN_WARNING, &pdev->dev,
 779                                    "%s (%d)\n", emsg, rc);
 780
 781                 /* clear SError */
 782                 tmp = readl(port_mmio + PORT_SCR_ERR);
 783                 VPRINTK("PORT_SCR_ERR 0x%x\n", tmp);
 784                 writel(tmp, port_mmio + PORT_SCR_ERR);
 785
 786                 /* clear port IRQ */
 787                 tmp = readl(port_mmio + PORT_IRQ_STAT);
 788                 VPRINTK("PORT_IRQ_STAT 0x%x\n", tmp);
 789                 if (tmp)
 790                         writel(tmp, port_mmio + PORT_IRQ_STAT);
 791
 792                 writel(1 << i, mmio + HOST_IRQ_STAT);
 793         }
 794
 795         tmp = readl(mmio + HOST_CTL);
 796         VPRINTK("HOST_CTL 0x%x\n", tmp);
 797         writel(tmp | HOST_IRQ_EN, mmio + HOST_CTL);
 798         tmp = readl(mmio + HOST_CTL);
 799         VPRINTK("HOST_CTL 0x%x\n", tmp);
 800 }
 801
 802 static unsigned int ahci_dev_classify(struct ata_port *ap)
 803 {
 804         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
 805         struct ata_taskfile tf;
 806         u32 tmp;
 807
 808         tmp = readl(port_mmio + PORT_SIG);
 809         tf.lbah         = (tmp >> 24)   & 0xff;
 810         tf.lbam         = (tmp >> 16)   & 0xff;
 811         tf.lbal         = (tmp >> 8)    & 0xff;
 812         tf.nsect        = (tmp)         & 0xff;
 813
 814         return ata_dev_classify(&tf);
 815 }
 816
 817 static void ahci_fill_cmd_slot(struct ahci_port_priv *pp, unsigned int tag,
 818                                u32 opts)
 819 {
 820         dma_addr_t cmd_tbl_dma;
 821
 822         cmd_tbl_dma = pp->cmd_tbl_dma + tag * AHCI_CMD_TBL_SZ;
 823
 824         pp->cmd_slot[tag].opts = cpu_to_le32(opts);
 825         pp->cmd_slot[tag].status = 0;
 826         pp->cmd_slot[tag].tbl_addr = cpu_to_le32(cmd_tbl_dma & 0xffffffff);
 827         pp->cmd_slot[tag].tbl_addr_hi = cpu_to_le32((cmd_tbl_dma >> 16) >> 16);
 828 }
 829
 830 static int ahci_clo(struct ata_port *ap)
 831 {
 832         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
 833         struct ahci_host_priv *hpriv = ap->host->private_data;
 834         u32 tmp;
 835
 836         if (!(hpriv->cap & HOST_CAP_CLO))
 837                 return -EOPNOTSUPP;
 838
 839         tmp = readl(port_mmio + PORT_CMD);
 840         tmp |= PORT_CMD_CLO;
 841         writel(tmp, port_mmio + PORT_CMD);
 842
 843         tmp = ata_wait_register(port_mmio + PORT_CMD,
 844                                 PORT_CMD_CLO, PORT_CMD_CLO, 1, 500);
 845         if (tmp & PORT_CMD_CLO)
 846                 return -EIO;
 847
 848         return 0;
 849 }
 850
 851 static int ahci_softreset(struct ata_port *ap, unsigned int *class)
 852 {
 853         struct ahci_port_priv *pp = ap->private_data;
 854         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
 855         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 856         const u32 cmd_fis_len = 5; /* five dwords */
 857         const char *reason = NULL;
 858         struct ata_taskfile tf;
 859         u32 tmp;
 860         u8 *fis;
 861         int rc;
 862
 863         DPRINTK("ENTER\n");
 864
 865         if (ata_port_offline(ap)) {
 866                 DPRINTK("PHY reports no device\n");
 867                 *class = ATA_DEV_NONE;
 868                 return 0;
 869         }
 870
 871         /* prepare for SRST (AHCI-1.1 10.4.1) */
 872         rc = ahci_stop_engine(port_mmio);
 873         if (rc) {
 874                 reason = "failed to stop engine";
 875                 goto fail_restart;
 876         }
 877
 878         /* check BUSY/DRQ, perform Command List Override if necessary */
 879         if (ahci_check_status(ap) & (ATA_BUSY | ATA_DRQ)) {
 880                 rc = ahci_clo(ap);
 881
 882                 if (rc == -EOPNOTSUPP) {
 883                         reason = "port busy but CLO unavailable";
 884                         goto fail_restart;
 885                 } else if (rc) {
 886                         reason = "port busy but CLO failed";
 887                         goto fail_restart;
 888                 }
 889         }
 890
 891         /* restart engine */
 892         ahci_start_engine(port_mmio);
 893
 894         ata_tf_init(ap->device, &tf);
 895         fis = pp->cmd_tbl;
 896
 897         /* issue the first D2H Register FIS */
 898         ahci_fill_cmd_slot(pp, 0,
 899                            cmd_fis_len | AHCI_CMD_RESET | AHCI_CMD_CLR_BUSY);
 900
 901         tf.ctl |= ATA_SRST;
 902         ata_tf_to_fis(&tf, fis, 0);
 903         fis[1] &= ~(1 << 7);    /* turn off Command FIS bit */
 904
 905         writel(1, port_mmio + PORT_CMD_ISSUE);
 906
 907         tmp = ata_wait_register(port_mmio + PORT_CMD_ISSUE, 0x1, 0x1, 1, 500);
 908         if (tmp & 0x1) {
 909                 rc = -EIO;
 910                 reason = "1st FIS failed";
 911                 goto fail;
 912         }
 913
 914         /* spec says at least 5us, but be generous and sleep for 1ms */
 915         msleep(1);
 916
 917         /* issue the second D2H Register FIS */
 918         ahci_fill_cmd_slot(pp, 0, cmd_fis_len);
 919
 920         tf.ctl &= ~ATA_SRST;
 921         ata_tf_to_fis(&tf, fis, 0);
 922         fis[1] &= ~(1 << 7);    /* turn off Command FIS bit */
 923
 924         writel(1, port_mmio + PORT_CMD_ISSUE);
 925         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
 926
 927         /* spec mandates ">= 2ms" before checking status.
 928          * We wait 150ms, because that was the magic delay used for
 929          * ATAPI devices in Hale Landis's ATADRVR, for the period of time
 930          * between when the ATA command register is written, and then
 931          * status is checked.  Because waiting for "a while" before
 932          * checking status is fine, post SRST, we perform this magic
 933          * delay here as well.
 934          */
 935         msleep(150);
 936
 937         *class = ATA_DEV_NONE;
 938         if (ata_port_online(ap)) {
 939                 if (ata_busy_sleep(ap, ATA_TMOUT_BOOT_QUICK, ATA_TMOUT_BOOT)) {
 940                         rc = -EIO;
 941                         reason = "device not ready";
 942                         goto fail;
 943                 }
 944                 *class = ahci_dev_classify(ap);
 945         }
 946
 947         DPRINTK("EXIT, class=%u\n", *class);
 948         return 0;
 949
 950  fail_restart:
 951         ahci_start_engine(port_mmio);
 952  fail:
 953         ata_port_printk(ap, KERN_ERR, "softreset failed (%s)\n", reason);
 954         return rc;
 955 }
 956
 957 static int ahci_hardreset(struct ata_port *ap, unsigned int *class)
 958 {
 959         struct ahci_port_priv *pp = ap->private_data;
 960         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
 961         struct ata_taskfile tf;
 962         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
 963         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 964         int rc;
 965
 966         DPRINTK("ENTER\n");
 967
 968         ahci_stop_engine(port_mmio);
 969
 970         /* clear D2H reception area to properly wait for D2H FIS */
 971         ata_tf_init(ap->device, &tf);
 972         tf.command = 0x80;
 973         ata_tf_to_fis(&tf, d2h_fis, 0);
 974
 975         rc = sata_std_hardreset(ap, class);
 976
 977         ahci_start_engine(port_mmio);
 978
 979         if (rc == 0 && ata_port_online(ap))
 980                 *class = ahci_dev_classify(ap);
 981         if (*class == ATA_DEV_UNKNOWN)
 982                 *class = ATA_DEV_NONE;
 983
 984         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
 985         return rc;
 986 }
 987
 988 static int ahci_vt8251_hardreset(struct ata_port *ap, unsigned int *class)
 989 {
 990         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
 991         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
 992         int rc;
 993
 994         DPRINTK("ENTER\n");
 995
 996         ahci_stop_engine(port_mmio);
 997
 998         rc = sata_port_hardreset(ap, sata_ehc_deb_timing(&ap->eh_context));
 999
1000         /* vt8251 needs SError cleared for the port to operate */
1001         ahci_scr_write(ap, SCR_ERROR, ahci_scr_read(ap, SCR_ERROR));
1002
1003         ahci_start_engine(port_mmio);
1004
1005         DPRINTK("EXIT, rc=%d, class=%u\n", rc, *class);
1006
1007         /* vt8251 doesn't clear BSY on signature FIS reception,
1008          * request follow-up softreset.
1009          */
1010         return rc ?: -EAGAIN;
1011 }
1012
1013 static void ahci_postreset(struct ata_port *ap, unsigned int *class)
1014 {
1015         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
1016         u32 new_tmp, tmp;
1017
1018         ata_std_postreset(ap, class);
1019
1020         /* Make sure port's ATAPI bit is set appropriately */
1021         new_tmp = tmp = readl(port_mmio + PORT_CMD);
1022         if (*class == ATA_DEV_ATAPI)
1023                 new_tmp |= PORT_CMD_ATAPI;
1024         else
1025                 new_tmp &= ~PORT_CMD_ATAPI;
1026         if (new_tmp != tmp) {
1027                 writel(new_tmp, port_mmio + PORT_CMD);
1028                 readl(port_mmio + PORT_CMD); /* flush */
1029         }
1030 }
1031
1032 static u8 ahci_check_status(struct ata_port *ap)
1033 {
1034         void __iomem *mmio = ap->ioaddr.cmd_addr;
1035
1036         return readl(mmio + PORT_TFDATA) & 0xFF;
1037 }
1038
1039 static void ahci_tf_read(struct ata_port *ap, struct ata_taskfile *tf)
1040 {
1041         struct ahci_port_priv *pp = ap->private_data;
1042         u8 *d2h_fis = pp->rx_fis + RX_FIS_D2H_REG;
1043
1044         ata_tf_from_fis(d2h_fis, tf);
1045 }
1046
1047 static unsigned int ahci_fill_sg(struct ata_queued_cmd *qc, void *cmd_tbl)
1048 {
1049         struct scatterlist *sg;
1050         struct ahci_sg *ahci_sg;
1051         unsigned int n_sg = 0;
1052
1053         VPRINTK("ENTER\n");
1054
1055         /*
1056          * Next, the S/G list.
1057          */
1058         ahci_sg = cmd_tbl + AHCI_CMD_TBL_HDR_SZ;
1059         ata_for_each_sg(sg, qc) {
1060                 dma_addr_t addr = sg_dma_address(sg);
1061                 u32 sg_len = sg_dma_len(sg);
1062
1063                 ahci_sg->addr = cpu_to_le32(addr & 0xffffffff);
1064                 ahci_sg->addr_hi = cpu_to_le32((addr >> 16) >> 16);
1065                 ahci_sg->flags_size = cpu_to_le32(sg_len - 1);
1066
1067                 ahci_sg++;
1068                 n_sg++;
1069         }
1070
1071         return n_sg;
1072 }
1073
1074 static void ahci_qc_prep(struct ata_queued_cmd *qc)
1075 {
1076         struct ata_port *ap = qc->ap;
1077         struct ahci_port_priv *pp = ap->private_data;
1078         int is_atapi = is_atapi_taskfile(&qc->tf);
1079         void *cmd_tbl;
1080         u32 opts;
1081         const u32 cmd_fis_len = 5; /* five dwords */
1082         unsigned int n_elem;
1083
1084         /*
1085          * Fill in command table information.  First, the header,
1086          * a SATA Register - Host to Device command FIS.
1087          */
1088         cmd_tbl = pp->cmd_tbl + qc->tag * AHCI_CMD_TBL_SZ;
1089
1090         ata_tf_to_fis(&qc->tf, cmd_tbl, 0);
1091         if (is_atapi) {
1092                 memset(cmd_tbl + AHCI_CMD_TBL_CDB, 0, 32);
1093                 memcpy(cmd_tbl + AHCI_CMD_TBL_CDB, qc->cdb, qc->dev->cdb_len);
1094         }
1095
1096         n_elem = 0;
1097         if (qc->flags & ATA_QCFLAG_DMAMAP)
1098                 n_elem = ahci_fill_sg(qc, cmd_tbl);
1099
1100         /*
1101          * Fill in command slot information.
1102          */
1103         opts = cmd_fis_len | n_elem << 16;
1104         if (qc->tf.flags & ATA_TFLAG_WRITE)
1105                 opts |= AHCI_CMD_WRITE;
1106         if (is_atapi)
1107                 opts |= AHCI_CMD_ATAPI | AHCI_CMD_PREFETCH;
1108
1109         ahci_fill_cmd_slot(pp, qc->tag, opts);
1110 }
1111
1112 static void ahci_error_intr(struct ata_port *ap, u32 irq_stat)
1113 {
1114         struct ahci_port_priv *pp = ap->private_data;
1115         struct ata_eh_info *ehi = &ap->eh_info;
1116         unsigned int err_mask = 0, action = 0;
1117         struct ata_queued_cmd *qc;
1118         u32 serror;
1119
1120         ata_ehi_clear_desc(ehi);
1121
1122         /* AHCI needs SError cleared; otherwise, it might lock up */
1123         serror = ahci_scr_read(ap, SCR_ERROR);
1124         ahci_scr_write(ap, SCR_ERROR, serror);
1125
1126         /* analyze @irq_stat */
1127         ata_ehi_push_desc(ehi, "irq_stat 0x%08x", irq_stat);
1128
1129         /* some controllers set IRQ_IF_ERR on device errors, ignore it */
1130         if (ap->flags & AHCI_FLAG_IGN_IRQ_IF_ERR)
1131                 irq_stat &= ~PORT_IRQ_IF_ERR;
1132
1133         if (irq_stat & PORT_IRQ_TF_ERR) {
1134                 err_mask |= AC_ERR_DEV;
1135                 if (ap->flags & AHCI_FLAG_IGN_SERR_INTERNAL)
1136                         serror &= ~SERR_INTERNAL;
1137         }
1138
1139         if (irq_stat & (PORT_IRQ_HBUS_ERR | PORT_IRQ_HBUS_DATA_ERR)) {
1140                 err_mask |= AC_ERR_HOST_BUS;
1141                 action |= ATA_EH_SOFTRESET;
1142         }
1143
1144         if (irq_stat & PORT_IRQ_IF_ERR) {
1145                 err_mask |= AC_ERR_ATA_BUS;
1146                 action |= ATA_EH_SOFTRESET;
1147                 ata_ehi_push_desc(ehi, ", interface fatal error");
1148         }
1149
1150         if (irq_stat & (PORT_IRQ_CONNECT | PORT_IRQ_PHYRDY)) {
1151                 ata_ehi_hotplugged(ehi);
1152                 ata_ehi_push_desc(ehi, ", %s", irq_stat & PORT_IRQ_CONNECT ?
1153                         "connection status changed" : "PHY RDY changed");
1154         }
1155
1156         if (irq_stat & PORT_IRQ_UNK_FIS) {
1157                 u32 *unk = (u32 *)(pp->rx_fis + RX_FIS_UNK);
1158
1159                 err_mask |= AC_ERR_HSM;
1160                 action |= ATA_EH_SOFTRESET;
1161                 ata_ehi_push_desc(ehi, ", unknown FIS %08x %08x %08x %08x",
1162                                   unk[0], unk[1], unk[2], unk[3]);
1163         }
1164
1165         /* okay, let's hand over to EH */
1166         ehi->serror |= serror;
1167         ehi->action |= action;
1168
1169         qc = ata_qc_from_tag(ap, ap->active_tag);
1170         if (qc)
1171                 qc->err_mask |= err_mask;
1172         else
1173                 ehi->err_mask |= err_mask;
1174
1175         if (irq_stat & PORT_IRQ_FREEZE)
1176                 ata_port_freeze(ap);
1177         else
1178                 ata_port_abort(ap);
1179 }
1180
1181 static void ahci_host_intr(struct ata_port *ap)
1182 {
1183         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1184         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1185         struct ata_eh_info *ehi = &ap->eh_info;
1186         struct ahci_port_priv *pp = ap->private_data;
1187         u32 status, qc_active;
1188         int rc, known_irq = 0;
1189
1190         status = readl(port_mmio + PORT_IRQ_STAT);
1191         writel(status, port_mmio + PORT_IRQ_STAT);
1192
1193         if (unlikely(status & PORT_IRQ_ERROR)) {
1194                 ahci_error_intr(ap, status);
1195                 return;
1196         }
1197
1198         if (ap->sactive)
1199                 qc_active = readl(port_mmio + PORT_SCR_ACT);
1200         else
1201                 qc_active = readl(port_mmio + PORT_CMD_ISSUE);
1202
1203         rc = ata_qc_complete_multiple(ap, qc_active, NULL);
1204         if (rc > 0)
1205                 return;
1206         if (rc < 0) {
1207                 ehi->err_mask |= AC_ERR_HSM;
1208                 ehi->action |= ATA_EH_SOFTRESET;
1209                 ata_port_freeze(ap);
1210                 return;
1211         }
1212
1213         /* hmmm... a spurious interupt */
1214
1215         /* if !NCQ, ignore.  No modern ATA device has broken HSM
1216          * implementation for non-NCQ commands.
1217          */
1218         if (!ap->sactive)
1219                 return;
1220
1221         if (status & PORT_IRQ_D2H_REG_FIS) {
1222                 if (!pp->ncq_saw_d2h)
1223                         ata_port_printk(ap, KERN_INFO,
1224                                 "D2H reg with I during NCQ, "
1225                                 "this message won't be printed again\n");
1226                 pp->ncq_saw_d2h = 1;
1227                 known_irq = 1;
1228         }
1229
1230         if (status & PORT_IRQ_DMAS_FIS) {
1231                 if (!pp->ncq_saw_dmas)
1232                         ata_port_printk(ap, KERN_INFO,
1233                                 "DMAS FIS during NCQ, "
1234                                 "this message won't be printed again\n");
1235                 pp->ncq_saw_dmas = 1;
1236                 known_irq = 1;
1237         }
1238
1239         if (status & PORT_IRQ_SDB_FIS) {
1240                 const __le32 *f = pp->rx_fis + RX_FIS_SDB;
1241
1242                 if (le32_to_cpu(f[1])) {
1243                         /* SDB FIS containing spurious completions
1244                          * might be dangerous, whine and fail commands
1245                          * with HSM violation.  EH will turn off NCQ
1246                          * after several such failures.
1247                          */
1248                         ata_ehi_push_desc(ehi,
1249                                 "spurious completions during NCQ "
1250                                 "issue=0x%x SAct=0x%x FIS=%08x:%08x",
1251                                 readl(port_mmio + PORT_CMD_ISSUE),
1252                                 readl(port_mmio + PORT_SCR_ACT),
1253                                 le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1254                         ehi->err_mask |= AC_ERR_HSM;
1255                         ehi->action |= ATA_EH_SOFTRESET;
1256                         ata_port_freeze(ap);
1257                 } else {
1258                         if (!pp->ncq_saw_sdb)
1259                                 ata_port_printk(ap, KERN_INFO,
1260                                         "spurious SDB FIS %08x:%08x during NCQ, "
1261                                         "this message won't be printed again\n",
1262                                         le32_to_cpu(f[0]), le32_to_cpu(f[1]));
1263                         pp->ncq_saw_sdb = 1;
1264                 }
1265                 known_irq = 1;
1266         }
1267
1268         if (!known_irq)
1269                 ata_port_printk(ap, KERN_INFO, "spurious interrupt "
1270                                 "(irq_stat 0x%x active_tag 0x%x sactive 0x%x)\n",
1271                                 status, ap->active_tag, ap->sactive);
1272 }
1273
1274 static void ahci_irq_clear(struct ata_port *ap)
1275 {
1276         /* TODO */
1277 }
1278
1279 static irqreturn_t ahci_interrupt(int irq, void *dev_instance)
1280 {
1281         struct ata_host *host = dev_instance;
1282         struct ahci_host_priv *hpriv;
1283         unsigned int i, handled = 0;
1284         void __iomem *mmio;
1285         u32 irq_stat, irq_ack = 0;
1286
1287         VPRINTK("ENTER\n");
1288
1289         hpriv = host->private_data;
1290         mmio = host->iomap[AHCI_PCI_BAR];
1291
1292         /* sigh.  0xffffffff is a valid return from h/w */
1293         irq_stat = readl(mmio + HOST_IRQ_STAT);
1294         irq_stat &= hpriv->port_map;
1295         if (!irq_stat)
1296                 return IRQ_NONE;
1297
1298         spin_lock(&host->lock);
1299
1300         for (i = 0; i < host->n_ports; i++) {
1301                 struct ata_port *ap;
1302
1303                 if (!(irq_stat & (1 << i)))
1304                         continue;
1305
1306                 ap = host->ports[i];
1307                 if (ap) {
1308                         ahci_host_intr(ap);
1309                         VPRINTK("port %u\n", i);
1310                 } else {
1311                         VPRINTK("port %u (no irq)\n", i);
1312                         if (ata_ratelimit())
1313                                 dev_printk(KERN_WARNING, host->dev,
1314                                         "interrupt on disabled port %u\n", i);
1315                 }
1316
1317                 irq_ack |= (1 << i);
1318         }
1319
1320         if (irq_ack) {
1321                 writel(irq_ack, mmio + HOST_IRQ_STAT);
1322                 handled = 1;
1323         }
1324
1325         spin_unlock(&host->lock);
1326
1327         VPRINTK("EXIT\n");
1328
1329         return IRQ_RETVAL(handled);
1330 }
1331
1332 static unsigned int ahci_qc_issue(struct ata_queued_cmd *qc)
1333 {
1334         struct ata_port *ap = qc->ap;
1335         void __iomem *port_mmio = ap->ioaddr.cmd_addr;
1336
1337         if (qc->tf.protocol == ATA_PROT_NCQ)
1338                 writel(1 << qc->tag, port_mmio + PORT_SCR_ACT);
1339         writel(1 << qc->tag, port_mmio + PORT_CMD_ISSUE);
1340         readl(port_mmio + PORT_CMD_ISSUE);      /* flush */
1341
1342         return 0;
1343 }
1344
1345 static void ahci_freeze(struct ata_port *ap)
1346 {
1347         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1348         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1349
1350         /* turn IRQ off */
1351         writel(0, port_mmio + PORT_IRQ_MASK);
1352 }
1353
1354 static void ahci_thaw(struct ata_port *ap)
1355 {
1356         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1357         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1358         u32 tmp;
1359
1360         /* clear IRQ */
1361         tmp = readl(port_mmio + PORT_IRQ_STAT);
1362         writel(tmp, port_mmio + PORT_IRQ_STAT);
1363         writel(1 << ap->port_no, mmio + HOST_IRQ_STAT);
1364
1365         /* turn IRQ back on */
1366         writel(DEF_PORT_IRQ, port_mmio + PORT_IRQ_MASK);
1367 }
1368
1369 static void ahci_error_handler(struct ata_port *ap)
1370 {
1371         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1372         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1373
1374         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1375                 /* restart engine */
1376                 ahci_stop_engine(port_mmio);
1377                 ahci_start_engine(port_mmio);
1378         }
1379
1380         /* perform recovery */
1381         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_hardreset,
1382                   ahci_postreset);
1383 }
1384
1385 static void ahci_vt8251_error_handler(struct ata_port *ap)
1386 {
1387         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1388         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1389
1390         if (!(ap->pflags & ATA_PFLAG_FROZEN)) {
1391                 /* restart engine */
1392                 ahci_stop_engine(port_mmio);
1393                 ahci_start_engine(port_mmio);
1394         }
1395
1396         /* perform recovery */
1397         ata_do_eh(ap, ata_std_prereset, ahci_softreset, ahci_vt8251_hardreset,
1398                   ahci_postreset);
1399 }
1400
1401 static void ahci_post_internal_cmd(struct ata_queued_cmd *qc)
1402 {
1403         struct ata_port *ap = qc->ap;
1404         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1405         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1406
1407         if (qc->flags & ATA_QCFLAG_FAILED)
1408                 qc->err_mask |= AC_ERR_OTHER;
1409
1410         if (qc->err_mask) {
1411                 /* make DMA engine forget about the failed command */
1412                 ahci_stop_engine(port_mmio);
1413                 ahci_start_engine(port_mmio);
1414         }
1415 }
1416
1417 #ifdef CONFIG_PM
1418 static int ahci_port_suspend(struct ata_port *ap, pm_message_t mesg)
1419 {
1420         struct ahci_host_priv *hpriv = ap->host->private_data;
1421         struct ahci_port_priv *pp = ap->private_data;
1422         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1423         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1424         const char *emsg = NULL;
1425         int rc;
1426
1427         rc = ahci_deinit_port(port_mmio, hpriv->cap, &emsg);
1428         if (rc == 0)
1429                 ahci_power_down(port_mmio, hpriv->cap);
1430         else {
1431                 ata_port_printk(ap, KERN_ERR, "%s (%d)\n", emsg, rc);
1432                 ahci_init_port(port_mmio, hpriv->cap,
1433                                pp->cmd_slot_dma, pp->rx_fis_dma);
1434         }
1435
1436         return rc;
1437 }
1438
1439 static int ahci_port_resume(struct ata_port *ap)
1440 {
1441         struct ahci_port_priv *pp = ap->private_data;
1442         struct ahci_host_priv *hpriv = ap->host->private_data;
1443         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1444         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1445
1446         ahci_power_up(port_mmio, hpriv->cap);
1447         ahci_init_port(port_mmio, hpriv->cap, pp->cmd_slot_dma, pp->rx_fis_dma);
1448
1449         return 0;
1450 }
1451
1452 static int ahci_pci_device_suspend(struct pci_dev *pdev, pm_message_t mesg)
1453 {
1454         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1455         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1456         u32 ctl;
1457
1458         if (mesg.event == PM_EVENT_SUSPEND) {
1459                 /* AHCI spec rev1.1 section 8.3.3:
1460                  * Software must disable interrupts prior to requesting a
1461                  * transition of the HBA to D3 state.
1462                  */
1463                 ctl = readl(mmio + HOST_CTL);
1464                 ctl &= ~HOST_IRQ_EN;
1465                 writel(ctl, mmio + HOST_CTL);
1466                 readl(mmio + HOST_CTL); /* flush */
1467         }
1468
1469         return ata_pci_device_suspend(pdev, mesg);
1470 }
1471
1472 static int ahci_pci_device_resume(struct pci_dev *pdev)
1473 {
1474         struct ata_host *host = dev_get_drvdata(&pdev->dev);
1475         struct ahci_host_priv *hpriv = host->private_data;
1476         void __iomem *mmio = host->iomap[AHCI_PCI_BAR];
1477         int rc;
1478
1479         rc = ata_pci_device_do_resume(pdev);
1480         if (rc)
1481                 return rc;
1482
1483         if (pdev->dev.power.power_state.event == PM_EVENT_SUSPEND) {
1484                 rc = ahci_reset_controller(mmio, pdev, hpriv);
1485                 if (rc)
1486                         return rc;
1487
1488                 ahci_init_controller(mmio, pdev, host->n_ports,
1489                                      host->ports[0]->flags, hpriv);
1490         }
1491
1492         ata_host_resume(host);
1493
1494         return 0;
1495 }
1496 #endif
1497
1498 static int ahci_port_start(struct ata_port *ap)
1499 {
1500         struct device *dev = ap->host->dev;
1501         struct ahci_host_priv *hpriv = ap->host->private_data;
1502         struct ahci_port_priv *pp;
1503         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1504         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1505         void *mem;
1506         dma_addr_t mem_dma;
1507         int rc;
1508
1509         pp = devm_kzalloc(dev, sizeof(*pp), GFP_KERNEL);
1510         if (!pp)
1511                 return -ENOMEM;
1512
1513         rc = ata_pad_alloc(ap, dev);
1514         if (rc)
1515                 return rc;
1516
1517         mem = dmam_alloc_coherent(dev, AHCI_PORT_PRIV_DMA_SZ, &mem_dma,
1518                                   GFP_KERNEL);
1519         if (!mem)
1520                 return -ENOMEM;
1521         memset(mem, 0, AHCI_PORT_PRIV_DMA_SZ);
1522
1523         /*
1524          * First item in chunk of DMA memory: 32-slot command table,
1525          * 32 bytes each in size
1526          */
1527         pp->cmd_slot = mem;
1528         pp->cmd_slot_dma = mem_dma;
1529
1530         mem += AHCI_CMD_SLOT_SZ;
1531         mem_dma += AHCI_CMD_SLOT_SZ;
1532
1533         /*
1534          * Second item: Received-FIS area
1535          */
1536         pp->rx_fis = mem;
1537         pp->rx_fis_dma = mem_dma;
1538
1539         mem += AHCI_RX_FIS_SZ;
1540         mem_dma += AHCI_RX_FIS_SZ;
1541
1542         /*
1543          * Third item: data area for storing a single command
1544          * and its scatter-gather table
1545          */
1546         pp->cmd_tbl = mem;
1547         pp->cmd_tbl_dma = mem_dma;
1548
1549         ap->private_data = pp;
1550
1551         /* power up port */
1552         ahci_power_up(port_mmio, hpriv->cap);
1553
1554         /* initialize port */
1555         ahci_init_port(port_mmio, hpriv->cap, pp->cmd_slot_dma, pp->rx_fis_dma);
1556
1557         return 0;
1558 }
1559
1560 static void ahci_port_stop(struct ata_port *ap)
1561 {
1562         struct ahci_host_priv *hpriv = ap->host->private_data;
1563         void __iomem *mmio = ap->host->iomap[AHCI_PCI_BAR];
1564         void __iomem *port_mmio = ahci_port_base(mmio, ap->port_no);
1565         const char *emsg = NULL;
1566         int rc;
1567
1568         /* de-initialize port */
1569         rc = ahci_deinit_port(port_mmio, hpriv->cap, &emsg);
1570         if (rc)
1571                 ata_port_printk(ap, KERN_WARNING, "%s (%d)\n", emsg, rc);
1572 }
1573
1574 static void ahci_setup_port(struct ata_ioports *port, void __iomem *base,
1575                             unsigned int port_idx)
1576 {
1577         VPRINTK("ENTER, base==0x%lx, port_idx %u\n", base, port_idx);
1578         base = ahci_port_base(base, port_idx);
1579         VPRINTK("base now==0x%lx\n", base);
1580
1581         port->cmd_addr          = base;
1582         port->scr_addr          = base + PORT_SCR;
1583
1584         VPRINTK("EXIT\n");
1585 }
1586
1587 static int ahci_host_init(struct ata_probe_ent *probe_ent)
1588 {
1589         struct ahci_host_priv *hpriv = probe_ent->private_data;
1590         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1591         void __iomem *mmio = probe_ent->iomap[AHCI_PCI_BAR];
1592         unsigned int i, cap_n_ports, using_dac;
1593         int rc;
1594
1595         rc = ahci_reset_controller(mmio, pdev, hpriv);
1596         if (rc)
1597                 return rc;
1598
1599         cap_n_ports = ahci_nr_ports(hpriv->cap);
1600
1601         VPRINTK("cap 0x%x  port_map 0x%x  n_ports %d\n",
1602                 hpriv->cap, hpriv->port_map, cap_n_ports);
1603
1604         if (probe_ent->port_flags & AHCI_FLAG_HONOR_PI) {
1605                 unsigned int n_ports = cap_n_ports;
1606                 u32 port_map = hpriv->port_map;
1607                 int max_port = 0;
1608
1609                 for (i = 0; i < AHCI_MAX_PORTS && n_ports; i++) {
1610                         if (port_map & (1 << i)) {
1611                                 n_ports--;
1612                                 port_map &= ~(1 << i);
1613                                 max_port = i;
1614                         } else
1615                                 probe_ent->dummy_port_mask |= 1 << i;
1616                 }
1617
1618                 if (n_ports || port_map)
1619                         dev_printk(KERN_WARNING, &pdev->dev,
1620                                    "nr_ports (%u) and implemented port map "
1621                                    "(0x%x) don't match\n",
1622                                    cap_n_ports, hpriv->port_map);
1623
1624                 probe_ent->n_ports = max_port + 1;
1625         } else
1626                 probe_ent->n_ports = cap_n_ports;
1627
1628         using_dac = hpriv->cap & HOST_CAP_64;
1629         if (using_dac &&
1630             !pci_set_dma_mask(pdev, DMA_64BIT_MASK)) {
1631                 rc = pci_set_consistent_dma_mask(pdev, DMA_64BIT_MASK);
1632                 if (rc) {
1633                         rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1634                         if (rc) {
1635                                 dev_printk(KERN_ERR, &pdev->dev,
1636                                            "64-bit DMA enable failed\n");
1637                                 return rc;
1638                         }
1639                 }
1640         } else {
1641                 rc = pci_set_dma_mask(pdev, DMA_32BIT_MASK);
1642                 if (rc) {
1643                         dev_printk(KERN_ERR, &pdev->dev,
1644                                    "32-bit DMA enable failed\n");
1645                         return rc;
1646                 }
1647                 rc = pci_set_consistent_dma_mask(pdev, DMA_32BIT_MASK);
1648                 if (rc) {
1649                         dev_printk(KERN_ERR, &pdev->dev,
1650                                    "32-bit consistent DMA enable failed\n");
1651                         return rc;
1652                 }
1653         }
1654
1655         for (i = 0; i < probe_ent->n_ports; i++)
1656                 ahci_setup_port(&probe_ent->port[i], mmio, i);
1657
1658         ahci_init_controller(mmio, pdev, probe_ent->n_ports,
1659                              probe_ent->port_flags, hpriv);
1660
1661         pci_set_master(pdev);
1662
1663         return 0;
1664 }
1665
1666 static void ahci_print_info(struct ata_probe_ent *probe_ent)
1667 {
1668         struct ahci_host_priv *hpriv = probe_ent->private_data;
1669         struct pci_dev *pdev = to_pci_dev(probe_ent->dev);
1670         void __iomem *mmio = probe_ent->iomap[AHCI_PCI_BAR];
1671         u32 vers, cap, impl, speed;
1672         const char *speed_s;
1673         u16 cc;
1674         const char *scc_s;
1675
1676         vers = readl(mmio + HOST_VERSION);
1677         cap = hpriv->cap;
1678         impl = hpriv->port_map;
1679
1680         speed = (cap >> 20) & 0xf;
1681         if (speed == 1)
1682                 speed_s = "1.5";
1683         else if (speed == 2)
1684                 speed_s = "3";
1685         else
1686                 speed_s = "?";
1687
1688         pci_read_config_word(pdev, 0x0a, &cc);
1689         if (cc == PCI_CLASS_STORAGE_IDE)
1690                 scc_s = "IDE";
1691         else if (cc == PCI_CLASS_STORAGE_SATA)
1692                 scc_s = "SATA";
1693         else if (cc == PCI_CLASS_STORAGE_RAID)
1694                 scc_s = "RAID";
1695         else
1696                 scc_s = "unknown";
1697
1698         dev_printk(KERN_INFO, &pdev->dev,
1699                 "AHCI %02x%02x.%02x%02x "
1700                 "%u slots %u ports %s Gbps 0x%x impl %s mode\n"
1701                 ,
1702
1703                 (vers >> 24) & 0xff,
1704                 (vers >> 16) & 0xff,
1705                 (vers >> 8) & 0xff,
1706                 vers & 0xff,
1707
1708                 ((cap >> 8) & 0x1f) + 1,
1709                 (cap & 0x1f) + 1,
1710                 speed_s,
1711                 impl,
1712                 scc_s);
1713
1714         dev_printk(KERN_INFO, &pdev->dev,
1715                 "flags: "
1716                 "%s%s%s%s%s%s"
1717                 "%s%s%s%s%s%s%s\n"
1718                 ,
1719
1720                 cap & (1 << 31) ? "64bit " : "",
1721                 cap & (1 << 30) ? "ncq " : "",
1722                 cap & (1 << 28) ? "ilck " : "",
1723                 cap & (1 << 27) ? "stag " : "",
1724                 cap & (1 << 26) ? "pm " : "",
1725                 cap & (1 << 25) ? "led " : "",
1726
1727                 cap & (1 << 24) ? "clo " : "",
1728                 cap & (1 << 19) ? "nz " : "",
1729                 cap & (1 << 18) ? "only " : "",
1730                 cap & (1 << 17) ? "pmp " : "",
1731                 cap & (1 << 15) ? "pio " : "",
1732                 cap & (1 << 14) ? "slum " : "",
1733                 cap & (1 << 13) ? "part " : ""
1734                 );
1735 }
1736
1737 static int ahci_init_one(struct pci_dev *pdev, const struct pci_device_id *ent)
1738 {
1739         static int printed_version;
1740         unsigned int board_idx = (unsigned int) ent->driver_data;
1741         struct device *dev = &pdev->dev;
1742         struct ata_probe_ent *probe_ent;
1743         struct ahci_host_priv *hpriv;
1744         int rc;
1745
1746         VPRINTK("ENTER\n");
1747
1748         WARN_ON(ATA_MAX_QUEUE > AHCI_MAX_CMDS);
1749
1750         if (!printed_version++)
1751                 dev_printk(KERN_DEBUG, &pdev->dev, "version " DRV_VERSION "\n");
1752
1753         rc = pcim_enable_device(pdev);
1754         if (rc)
1755                 return rc;
1756
1757         rc = pcim_iomap_regions(pdev, 1 << AHCI_PCI_BAR, DRV_NAME);
1758         if (rc == -EBUSY)
1759                 pcim_pin_device(pdev);
1760         if (rc)
1761                 return rc;
1762
1763         if (pci_enable_msi(pdev))
1764                 pci_intx(pdev, 1);
1765
1766         probe_ent = devm_kzalloc(dev, sizeof(*probe_ent), GFP_KERNEL);
1767         if (probe_ent == NULL)
1768                 return -ENOMEM;
1769
1770         probe_ent->dev = pci_dev_to_dev(pdev);
1771         INIT_LIST_HEAD(&probe_ent->node);
1772
1773         hpriv = devm_kzalloc(dev, sizeof(*hpriv), GFP_KERNEL);
1774         if (!hpriv)
1775                 return -ENOMEM;
1776
1777         probe_ent->sht          = ahci_port_info[board_idx].sht;
1778         probe_ent->port_flags   = ahci_port_info[board_idx].flags;
1779         probe_ent->pio_mask     = ahci_port_info[board_idx].pio_mask;
1780         probe_ent->udma_mask    = ahci_port_info[board_idx].udma_mask;
1781         probe_ent->port_ops     = ahci_port_info[board_idx].port_ops;
1782
1783         probe_ent->irq = pdev->irq;
1784         probe_ent->irq_flags = IRQF_SHARED;
1785         probe_ent->iomap = pcim_iomap_table(pdev);
1786         probe_ent->private_data = hpriv;
1787
1788         /* initialize adapter */
1789         ahci_save_initial_config(probe_ent);
1790
1791         rc = ahci_host_init(probe_ent);
1792         if (rc)
1793                 return rc;
1794
1795         if (!(probe_ent->port_flags & AHCI_FLAG_NO_NCQ) &&
1796             (hpriv->cap & HOST_CAP_NCQ))
1797                 probe_ent->port_flags |= ATA_FLAG_NCQ;
1798
1799         ahci_print_info(probe_ent);
1800
1801         if (!ata_device_add(probe_ent))
1802                 return -ENODEV;
1803
1804         devm_kfree(dev, probe_ent);
1805         return 0;
1806 }
1807
1808 static int __init ahci_init(void)
1809 {
1810         return pci_register_driver(&ahci_pci_driver);
1811 }
1812
1813 static void __exit ahci_exit(void)
1814 {
1815         pci_unregister_driver(&ahci_pci_driver);
1816 }
1817
1818
1819 MODULE_AUTHOR("Jeff Garzik");
1820 MODULE_DESCRIPTION("AHCI SATA low-level driver");
1821 MODULE_LICENSE("GPL");
1822 MODULE_DEVICE_TABLE(pci, ahci_pci_tbl);
1823 MODULE_VERSION(DRV_VERSION);
1824
1825 module_init(ahci_init);
1826 module_exit(ahci_exit);