drivers/gpu/drm/i915/i915_drv.h

   1 /* i915_drv.h -- Private header for the I915 driver -*- linux-c -*-
   2  */
   3 /*
   4  *
   5  * Copyright 2003 Tungsten Graphics, Inc., Cedar Park, Texas.
   6  * All Rights Reserved.
   7  *
   8  * Permission is hereby granted, free of charge, to any person obtaining a
   9  * copy of this software and associated documentation files (the
  10  * "Software"), to deal in the Software without restriction, including
  11  * without limitation the rights to use, copy, modify, merge, publish,
  12  * distribute, sub license, and/or sell copies of the Software, and to
  13  * permit persons to whom the Software is furnished to do so, subject to
  14  * the following conditions:
  15  *
  16  * The above copyright notice and this permission notice (including the
  17  * next paragraph) shall be included in all copies or substantial portions
  18  * of the Software.
  19  *
  20  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS
  21  * OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  22  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND NON-INFRINGEMENT.
  23  * IN NO EVENT SHALL TUNGSTEN GRAPHICS AND/OR ITS SUPPLIERS BE LIABLE FOR
  24  * ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT,
  25  * TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN CONNECTION WITH THE
  26  * SOFTWARE OR THE USE OR OTHER DEALINGS IN THE SOFTWARE.
  27  *
  28  */
  29
  30 #ifndef _I915_DRV_H_
  31 #define _I915_DRV_H_
  32
  33 #include "i915_reg.h"
  34 #include "intel_bios.h"
  35 #include "intel_ringbuffer.h"
  36 #include <linux/io-mapping.h>
  37 #include <linux/i2c.h>
  38 #include <linux/i2c-algo-bit.h>
  39 #include <drm/intel-gtt.h>
  40 #include <linux/backlight.h>
  41 #include <linux/intel-iommu.h>
  42 #include <linux/kref.h>
  43
  44 /* General customization:
  45  */
  46
  47 #define DRIVER_AUTHOR           "Tungsten Graphics, Inc."
  48
  49 #define DRIVER_NAME             "i915"
  50 #define DRIVER_DESC             "Intel Graphics"
  51 #define DRIVER_DATE             "20080730"
  52
  53 enum pipe {
  54         PIPE_A = 0,
  55         PIPE_B,
  56         PIPE_C,
  57         I915_MAX_PIPES
  58 };
  59 #define pipe_name(p) ((p) + 'A')
  60
  61 enum plane {
  62         PLANE_A = 0,
  63         PLANE_B,
  64         PLANE_C,
  65 };
  66 #define plane_name(p) ((p) + 'A')
  67
  68 enum port {
  69         PORT_A = 0,
  70         PORT_B,
  71         PORT_C,
  72         PORT_D,
  73         PORT_E,
  74         I915_MAX_PORTS
  75 };
  76 #define port_name(p) ((p) + 'A')
  77
  78 #define I915_GEM_GPU_DOMAINS    (~(I915_GEM_DOMAIN_CPU | I915_GEM_DOMAIN_GTT))
  79
  80 #define for_each_pipe(p) for ((p) = 0; (p) < dev_priv->num_pipe; (p)++)
  81
  82 #define for_each_encoder_on_crtc(dev, __crtc, intel_encoder) \
  83         list_for_each_entry((intel_encoder), &(dev)->mode_config.encoder_list, base.head) \
  84                 if ((intel_encoder)->base.crtc == (__crtc))
  85
  86 struct intel_pch_pll {
  87         int refcount; /* count of number of CRTCs sharing this PLL */
  88         int active; /* count of number of active CRTCs (i.e. DPMS on) */
  89         bool on; /* is the PLL actually active? Disabled during modeset */
  90         int pll_reg;
  91         int fp0_reg;
  92         int fp1_reg;
  93 };
  94 #define I915_NUM_PLLS 2
  95
  96 struct intel_ddi_plls {
  97         int spll_refcount;
  98         int wrpll1_refcount;
  99         int wrpll2_refcount;
 100 };
 101
 102 /* Interface history:
 103  *
 104  * 1.1: Original.
 105  * 1.2: Add Power Management
 106  * 1.3: Add vblank support
 107  * 1.4: Fix cmdbuffer path, add heap destroy
 108  * 1.5: Add vblank pipe configuration
 109  * 1.6: - New ioctl for scheduling buffer swaps on vertical blank
 110  *      - Support vertical blank on secondary display pipe
 111  */
 112 #define DRIVER_MAJOR            1
 113 #define DRIVER_MINOR            6
 114 #define DRIVER_PATCHLEVEL       0
 115
 116 #define WATCH_COHERENCY 0
 117 #define WATCH_LISTS     0
 118 #define WATCH_GTT       0
 119
 120 #define I915_GEM_PHYS_CURSOR_0 1
 121 #define I915_GEM_PHYS_CURSOR_1 2
 122 #define I915_GEM_PHYS_OVERLAY_REGS 3
 123 #define I915_MAX_PHYS_OBJECT (I915_GEM_PHYS_OVERLAY_REGS)
 124
 125 struct drm_i915_gem_phys_object {
 126         int id;
 127         struct page **page_list;
 128         drm_dma_handle_t *handle;
 129         struct drm_i915_gem_object *cur_obj;
 130 };
 131
 132 struct mem_block {
 133         struct mem_block *next;
 134         struct mem_block *prev;
 135         int start;
 136         int size;
 137         struct drm_file *file_priv; /* NULL: free, -1: heap, other: real files */
 138 };
 139
 140 struct opregion_header;
 141 struct opregion_acpi;
 142 struct opregion_swsci;
 143 struct opregion_asle;
 144 struct drm_i915_private;
 145
 146 struct intel_opregion {
 147         struct opregion_header __iomem *header;
 148         struct opregion_acpi __iomem *acpi;
 149         struct opregion_swsci __iomem *swsci;
 150         struct opregion_asle __iomem *asle;
 151         void __iomem *vbt;
 152         u32 __iomem *lid_state;
 153 };
 154 #define OPREGION_SIZE            (8*1024)
 155
 156 struct intel_overlay;
 157 struct intel_overlay_error_state;
 158
 159 struct drm_i915_master_private {
 160         drm_local_map_t *sarea;
 161         struct _drm_i915_sarea *sarea_priv;
 162 };
 163 #define I915_FENCE_REG_NONE -1
 164 #define I915_MAX_NUM_FENCES 16
 165 /* 16 fences + sign bit for FENCE_REG_NONE */
 166 #define I915_MAX_NUM_FENCE_BITS 5
 167
 168 struct drm_i915_fence_reg {
 169         struct list_head lru_list;
 170         struct drm_i915_gem_object *obj;
 171         int pin_count;
 172 };
 173
 174 struct sdvo_device_mapping {
 175         u8 initialized;
 176         u8 dvo_port;
 177         u8 slave_addr;
 178         u8 dvo_wiring;
 179         u8 i2c_pin;
 180         u8 ddc_pin;
 181 };
 182
 183 struct intel_display_error_state;
 184
 185 struct drm_i915_error_state {
 186         struct kref ref;
 187         u32 eir;
 188         u32 pgtbl_er;
 189         u32 ier;
 190         u32 ccid;
 191         bool waiting[I915_NUM_RINGS];
 192         u32 pipestat[I915_MAX_PIPES];
 193         u32 tail[I915_NUM_RINGS];
 194         u32 head[I915_NUM_RINGS];
 195         u32 ipeir[I915_NUM_RINGS];
 196         u32 ipehr[I915_NUM_RINGS];
 197         u32 instdone[I915_NUM_RINGS];
 198         u32 acthd[I915_NUM_RINGS];
 199         u32 semaphore_mboxes[I915_NUM_RINGS][I915_NUM_RINGS - 1];
 200         u32 rc_psmi[I915_NUM_RINGS]; /* sleep state */
 201         /* our own tracking of ring head and tail */
 202         u32 cpu_ring_head[I915_NUM_RINGS];
 203         u32 cpu_ring_tail[I915_NUM_RINGS];
 204         u32 error; /* gen6+ */
 205         u32 err_int; /* gen7 */
 206         u32 instpm[I915_NUM_RINGS];
 207         u32 instps[I915_NUM_RINGS];
 208         u32 extra_instdone[I915_NUM_INSTDONE_REG];
 209         u32 seqno[I915_NUM_RINGS];
 210         u64 bbaddr;
 211         u32 fault_reg[I915_NUM_RINGS];
 212         u32 done_reg;
 213         u32 faddr[I915_NUM_RINGS];
 214         u64 fence[I915_MAX_NUM_FENCES];
 215         struct timeval time;
 216         struct drm_i915_error_ring {
 217                 struct drm_i915_error_object {
 218                         int page_count;
 219                         u32 gtt_offset;
 220                         u32 *pages[0];
 221                 } *ringbuffer, *batchbuffer;
 222                 struct drm_i915_error_request {
 223                         long jiffies;
 224                         u32 seqno;
 225                         u32 tail;
 226                 } *requests;
 227                 int num_requests;
 228         } ring[I915_NUM_RINGS];
 229         struct drm_i915_error_buffer {
 230                 u32 size;
 231                 u32 name;
 232                 u32 rseqno, wseqno;
 233                 u32 gtt_offset;
 234                 u32 read_domains;
 235                 u32 write_domain;
 236                 s32 fence_reg:I915_MAX_NUM_FENCE_BITS;
 237                 s32 pinned:2;
 238                 u32 tiling:2;
 239                 u32 dirty:1;
 240                 u32 purgeable:1;
 241                 s32 ring:4;
 242                 u32 cache_level:2;
 243         } *active_bo, *pinned_bo;
 244         u32 active_bo_count, pinned_bo_count;
 245         struct intel_overlay_error_state *overlay;
 246         struct intel_display_error_state *display;
 247 };
 248
 249 struct drm_i915_display_funcs {
 250         bool (*fbc_enabled)(struct drm_device *dev);
 251         void (*enable_fbc)(struct drm_crtc *crtc, unsigned long interval);
 252         void (*disable_fbc)(struct drm_device *dev);
 253         int (*get_display_clock_speed)(struct drm_device *dev);
 254         int (*get_fifo_size)(struct drm_device *dev, int plane);
 255         void (*update_wm)(struct drm_device *dev);
 256         void (*update_sprite_wm)(struct drm_device *dev, int pipe,
 257                                  uint32_t sprite_width, int pixel_size);
 258         void (*update_linetime_wm)(struct drm_device *dev, int pipe,
 259                                  struct drm_display_mode *mode);
 260         int (*crtc_mode_set)(struct drm_crtc *crtc,
 261                              struct drm_display_mode *mode,
 262                              struct drm_display_mode *adjusted_mode,
 263                              int x, int y,
 264                              struct drm_framebuffer *old_fb);
 265         void (*crtc_enable)(struct drm_crtc *crtc);
 266         void (*crtc_disable)(struct drm_crtc *crtc);
 267         void (*off)(struct drm_crtc *crtc);
 268         void (*write_eld)(struct drm_connector *connector,
 269                           struct drm_crtc *crtc);
 270         void (*fdi_link_train)(struct drm_crtc *crtc);
 271         void (*init_clock_gating)(struct drm_device *dev);
 272         void (*init_pch_clock_gating)(struct drm_device *dev);
 273         int (*queue_flip)(struct drm_device *dev, struct drm_crtc *crtc,
 274                           struct drm_framebuffer *fb,
 275                           struct drm_i915_gem_object *obj);
 276         int (*update_plane)(struct drm_crtc *crtc, struct drm_framebuffer *fb,
 277                             int x, int y);
 278         /* clock updates for mode set */
 279         /* cursor updates */
 280         /* render clock increase/decrease */
 281         /* display clock increase/decrease */
 282         /* pll clock increase/decrease */
 283 };
 284
 285 struct drm_i915_gt_funcs {
 286         void (*force_wake_get)(struct drm_i915_private *dev_priv);
 287         void (*force_wake_put)(struct drm_i915_private *dev_priv);
 288 };
 289
 290 #define DEV_INFO_FLAGS \
 291         DEV_INFO_FLAG(is_mobile) DEV_INFO_SEP \
 292         DEV_INFO_FLAG(is_i85x) DEV_INFO_SEP \
 293         DEV_INFO_FLAG(is_i915g) DEV_INFO_SEP \
 294         DEV_INFO_FLAG(is_i945gm) DEV_INFO_SEP \
 295         DEV_INFO_FLAG(is_g33) DEV_INFO_SEP \
 296         DEV_INFO_FLAG(need_gfx_hws) DEV_INFO_SEP \
 297         DEV_INFO_FLAG(is_g4x) DEV_INFO_SEP \
 298         DEV_INFO_FLAG(is_pineview) DEV_INFO_SEP \
 299         DEV_INFO_FLAG(is_broadwater) DEV_INFO_SEP \
 300         DEV_INFO_FLAG(is_crestline) DEV_INFO_SEP \
 301         DEV_INFO_FLAG(is_ivybridge) DEV_INFO_SEP \
 302         DEV_INFO_FLAG(is_valleyview) DEV_INFO_SEP \
 303         DEV_INFO_FLAG(is_haswell) DEV_INFO_SEP \
 304         DEV_INFO_FLAG(has_force_wake) DEV_INFO_SEP \
 305         DEV_INFO_FLAG(has_fbc) DEV_INFO_SEP \
 306         DEV_INFO_FLAG(has_pipe_cxsr) DEV_INFO_SEP \
 307         DEV_INFO_FLAG(has_hotplug) DEV_INFO_SEP \
 308         DEV_INFO_FLAG(cursor_needs_physical) DEV_INFO_SEP \
 309         DEV_INFO_FLAG(has_overlay) DEV_INFO_SEP \
 310         DEV_INFO_FLAG(overlay_needs_physical) DEV_INFO_SEP \
 311         DEV_INFO_FLAG(supports_tv) DEV_INFO_SEP \
 312         DEV_INFO_FLAG(has_bsd_ring) DEV_INFO_SEP \
 313         DEV_INFO_FLAG(has_blt_ring) DEV_INFO_SEP \
 314         DEV_INFO_FLAG(has_llc)
 315
 316 struct intel_device_info {
 317         u8 gen;
 318         u8 is_mobile:1;
 319         u8 is_i85x:1;
 320         u8 is_i915g:1;
 321         u8 is_i945gm:1;
 322         u8 is_g33:1;
 323         u8 need_gfx_hws:1;
 324         u8 is_g4x:1;
 325         u8 is_pineview:1;
 326         u8 is_broadwater:1;
 327         u8 is_crestline:1;
 328         u8 is_ivybridge:1;
 329         u8 is_valleyview:1;
 330         u8 has_force_wake:1;
 331         u8 is_haswell:1;
 332         u8 has_fbc:1;
 333         u8 has_pipe_cxsr:1;
 334         u8 has_hotplug:1;
 335         u8 cursor_needs_physical:1;
 336         u8 has_overlay:1;
 337         u8 overlay_needs_physical:1;
 338         u8 supports_tv:1;
 339         u8 has_bsd_ring:1;
 340         u8 has_blt_ring:1;
 341         u8 has_llc:1;
 342 };
 343
 344 #define I915_PPGTT_PD_ENTRIES 512
 345 #define I915_PPGTT_PT_ENTRIES 1024
 346 struct i915_hw_ppgtt {
 347         unsigned num_pd_entries;
 348         struct page **pt_pages;
 349         uint32_t pd_offset;
 350         dma_addr_t *pt_dma_addr;
 351         dma_addr_t scratch_page_dma_addr;
 352 };
 353
 354
 355 /* This must match up with the value previously used for execbuf2.rsvd1. */
 356 #define DEFAULT_CONTEXT_ID 0
 357 struct i915_hw_context {
 358         int id;
 359         bool is_initialized;
 360         struct drm_i915_file_private *file_priv;
 361         struct intel_ring_buffer *ring;
 362         struct drm_i915_gem_object *obj;
 363 };
 364
 365 enum no_fbc_reason {
 366         FBC_NO_OUTPUT, /* no outputs enabled to compress */
 367         FBC_STOLEN_TOO_SMALL, /* not enough space to hold compressed buffers */
 368         FBC_UNSUPPORTED_MODE, /* interlace or doublescanned mode */
 369         FBC_MODE_TOO_LARGE, /* mode too large for compression */
 370         FBC_BAD_PLANE, /* fbc not supported on plane */
 371         FBC_NOT_TILED, /* buffer not tiled */
 372         FBC_MULTIPLE_PIPES, /* more than one pipe active */
 373         FBC_MODULE_PARAM,
 374 };
 375
 376 enum intel_pch {
 377         PCH_NONE = 0,   /* No PCH present */
 378         PCH_IBX,        /* Ibexpeak PCH */
 379         PCH_CPT,        /* Cougarpoint PCH */
 380         PCH_LPT,        /* Lynxpoint PCH */
 381 };
 382
 383 #define QUIRK_PIPEA_FORCE (1<<0)
 384 #define QUIRK_LVDS_SSC_DISABLE (1<<1)
 385 #define QUIRK_INVERT_BRIGHTNESS (1<<2)
 386
 387 struct intel_fbdev;
 388 struct intel_fbc_work;
 389
 390 struct intel_gmbus {
 391         struct i2c_adapter adapter;
 392         bool force_bit;
 393         u32 reg0;
 394         u32 gpio_reg;
 395         struct i2c_algo_bit_data bit_algo;
 396         struct drm_i915_private *dev_priv;
 397 };
 398
 399 typedef struct drm_i915_private {
 400         struct drm_device *dev;
 401
 402         const struct intel_device_info *info;
 403
 404         int relative_constants_mode;
 405
 406         void __iomem *regs;
 407
 408         struct drm_i915_gt_funcs gt;
 409         /** gt_fifo_count and the subsequent register write are synchronized
 410          * with dev->struct_mutex. */
 411         unsigned gt_fifo_count;
 412         /** forcewake_count is protected by gt_lock */
 413         unsigned forcewake_count;
 414         /** gt_lock is also taken in irq contexts. */
 415         struct spinlock gt_lock;
 416
 417         struct intel_gmbus gmbus[GMBUS_NUM_PORTS];
 418
 419         /** gmbus_mutex protects against concurrent usage of the single hw gmbus
 420          * controller on different i2c buses. */
 421         struct mutex gmbus_mutex;
 422
 423         /**
 424          * Base address of the gmbus and gpio block.
 425          */
 426         uint32_t gpio_mmio_base;
 427
 428         struct pci_dev *bridge_dev;
 429         struct intel_ring_buffer ring[I915_NUM_RINGS];
 430         uint32_t next_seqno;
 431
 432         drm_dma_handle_t *status_page_dmah;
 433         uint32_t counter;
 434         struct drm_i915_gem_object *pwrctx;
 435         struct drm_i915_gem_object *renderctx;
 436
 437         struct resource mch_res;
 438
 439         atomic_t irq_received;
 440
 441         /* protects the irq masks */
 442         spinlock_t irq_lock;
 443
 444         /* DPIO indirect register protection */
 445         spinlock_t dpio_lock;
 446
 447         /** Cached value of IMR to avoid reads in updating the bitfield */
 448         u32 pipestat[2];
 449         u32 irq_mask;
 450         u32 gt_irq_mask;
 451         u32 pch_irq_mask;
 452
 453         u32 hotplug_supported_mask;
 454         struct work_struct hotplug_work;
 455
 456         int num_pipe;
 457         int num_pch_pll;
 458
 459         /* For hangcheck timer */
 460 #define DRM_I915_HANGCHECK_PERIOD 1500 /* in ms */
 461 #define DRM_I915_HANGCHECK_JIFFIES msecs_to_jiffies(DRM_I915_HANGCHECK_PERIOD)
 462         struct timer_list hangcheck_timer;
 463         int hangcheck_count;
 464         uint32_t last_acthd[I915_NUM_RINGS];
 465         uint32_t prev_instdone[I915_NUM_INSTDONE_REG];
 466
 467         unsigned int stop_rings;
 468
 469         unsigned long cfb_size;
 470         unsigned int cfb_fb;
 471         enum plane cfb_plane;
 472         int cfb_y;
 473         struct intel_fbc_work *fbc_work;
 474
 475         struct intel_opregion opregion;
 476
 477         /* overlay */
 478         struct intel_overlay *overlay;
 479         bool sprite_scaling_enabled;
 480
 481         /* LVDS info */
 482         int backlight_level;  /* restore backlight to this value */
 483         bool backlight_enabled;
 484         struct drm_display_mode *lfp_lvds_vbt_mode; /* if any */
 485         struct drm_display_mode *sdvo_lvds_vbt_mode; /* if any */
 486
 487         /* Feature bits from the VBIOS */
 488         unsigned int int_tv_support:1;
 489         unsigned int lvds_dither:1;
 490         unsigned int lvds_vbt:1;
 491         unsigned int int_crt_support:1;
 492         unsigned int lvds_use_ssc:1;
 493         unsigned int display_clock_mode:1;
 494         int lvds_ssc_freq;
 495         unsigned int bios_lvds_val; /* initial [PCH_]LVDS reg val in VBIOS */
 496         unsigned int lvds_val; /* used for checking LVDS channel mode */
 497         struct {
 498                 int rate;
 499                 int lanes;
 500                 int preemphasis;
 501                 int vswing;
 502
 503                 bool initialized;
 504                 bool support;
 505                 int bpp;
 506                 struct edp_power_seq pps;
 507         } edp;
 508         bool no_aux_handshake;
 509
 510         struct notifier_block lid_notifier;
 511
 512         int crt_ddc_pin;
 513         struct drm_i915_fence_reg fence_regs[I915_MAX_NUM_FENCES]; /* assume 965 */
 514         int fence_reg_start; /* 4 if userland hasn't ioctl'd us yet */
 515         int num_fence_regs; /* 8 on pre-965, 16 otherwise */
 516
 517         unsigned int fsb_freq, mem_freq, is_ddr3;
 518
 519         spinlock_t error_lock;
 520         /* Protected by dev->error_lock. */
 521         struct drm_i915_error_state *first_error;
 522         struct work_struct error_work;
 523         struct completion error_completion;
 524         struct workqueue_struct *wq;
 525
 526         /* Display functions */
 527         struct drm_i915_display_funcs display;
 528
 529         /* PCH chipset type */
 530         enum intel_pch pch_type;
 531
 532         unsigned long quirks;
 533
 534         /* Register state */
 535         bool modeset_on_lid;
 536         u8 saveLBB;
 537         u32 saveDSPACNTR;
 538         u32 saveDSPBCNTR;
 539         u32 saveDSPARB;
 540         u32 saveHWS;
 541         u32 savePIPEACONF;
 542         u32 savePIPEBCONF;
 543         u32 savePIPEASRC;
 544         u32 savePIPEBSRC;
 545         u32 saveFPA0;
 546         u32 saveFPA1;
 547         u32 saveDPLL_A;
 548         u32 saveDPLL_A_MD;
 549         u32 saveHTOTAL_A;
 550         u32 saveHBLANK_A;
 551         u32 saveHSYNC_A;
 552         u32 saveVTOTAL_A;
 553         u32 saveVBLANK_A;
 554         u32 saveVSYNC_A;
 555         u32 saveBCLRPAT_A;
 556         u32 saveTRANSACONF;
 557         u32 saveTRANS_HTOTAL_A;
 558         u32 saveTRANS_HBLANK_A;
 559         u32 saveTRANS_HSYNC_A;
 560         u32 saveTRANS_VTOTAL_A;
 561         u32 saveTRANS_VBLANK_A;
 562         u32 saveTRANS_VSYNC_A;
 563         u32 savePIPEASTAT;
 564         u32 saveDSPASTRIDE;
 565         u32 saveDSPASIZE;
 566         u32 saveDSPAPOS;
 567         u32 saveDSPAADDR;
 568         u32 saveDSPASURF;
 569         u32 saveDSPATILEOFF;
 570         u32 savePFIT_PGM_RATIOS;
 571         u32 saveBLC_HIST_CTL;
 572         u32 saveBLC_PWM_CTL;
 573         u32 saveBLC_PWM_CTL2;
 574         u32 saveBLC_CPU_PWM_CTL;
 575         u32 saveBLC_CPU_PWM_CTL2;
 576         u32 saveFPB0;
 577         u32 saveFPB1;
 578         u32 saveDPLL_B;
 579         u32 saveDPLL_B_MD;
 580         u32 saveHTOTAL_B;
 581         u32 saveHBLANK_B;
 582         u32 saveHSYNC_B;
 583         u32 saveVTOTAL_B;
 584         u32 saveVBLANK_B;
 585         u32 saveVSYNC_B;
 586         u32 saveBCLRPAT_B;
 587         u32 saveTRANSBCONF;
 588         u32 saveTRANS_HTOTAL_B;
 589         u32 saveTRANS_HBLANK_B;
 590         u32 saveTRANS_HSYNC_B;
 591         u32 saveTRANS_VTOTAL_B;
 592         u32 saveTRANS_VBLANK_B;
 593         u32 saveTRANS_VSYNC_B;
 594         u32 savePIPEBSTAT;
 595         u32 saveDSPBSTRIDE;
 596         u32 saveDSPBSIZE;
 597         u32 saveDSPBPOS;
 598         u32 saveDSPBADDR;
 599         u32 saveDSPBSURF;
 600         u32 saveDSPBTILEOFF;
 601         u32 saveVGA0;
 602         u32 saveVGA1;
 603         u32 saveVGA_PD;
 604         u32 saveVGACNTRL;
 605         u32 saveADPA;
 606         u32 saveLVDS;
 607         u32 savePP_ON_DELAYS;
 608         u32 savePP_OFF_DELAYS;
 609         u32 saveDVOA;
 610         u32 saveDVOB;
 611         u32 saveDVOC;
 612         u32 savePP_ON;
 613         u32 savePP_OFF;
 614         u32 savePP_CONTROL;
 615         u32 savePP_DIVISOR;
 616         u32 savePFIT_CONTROL;
 617         u32 save_palette_a[256];
 618         u32 save_palette_b[256];
 619         u32 saveDPFC_CB_BASE;
 620         u32 saveFBC_CFB_BASE;
 621         u32 saveFBC_LL_BASE;
 622         u32 saveFBC_CONTROL;
 623         u32 saveFBC_CONTROL2;
 624         u32 saveIER;
 625         u32 saveIIR;
 626         u32 saveIMR;
 627         u32 saveDEIER;
 628         u32 saveDEIMR;
 629         u32 saveGTIER;
 630         u32 saveGTIMR;
 631         u32 saveFDI_RXA_IMR;
 632         u32 saveFDI_RXB_IMR;
 633         u32 saveCACHE_MODE_0;
 634         u32 saveMI_ARB_STATE;
 635         u32 saveSWF0[16];
 636         u32 saveSWF1[16];
 637         u32 saveSWF2[3];
 638         u8 saveMSR;
 639         u8 saveSR[8];
 640         u8 saveGR[25];
 641         u8 saveAR_INDEX;
 642         u8 saveAR[21];
 643         u8 saveDACMASK;
 644         u8 saveCR[37];
 645         uint64_t saveFENCE[I915_MAX_NUM_FENCES];
 646         u32 saveCURACNTR;
 647         u32 saveCURAPOS;
 648         u32 saveCURABASE;
 649         u32 saveCURBCNTR;
 650         u32 saveCURBPOS;
 651         u32 saveCURBBASE;
 652         u32 saveCURSIZE;
 653         u32 saveDP_B;
 654         u32 saveDP_C;
 655         u32 saveDP_D;
 656         u32 savePIPEA_GMCH_DATA_M;
 657         u32 savePIPEB_GMCH_DATA_M;
 658         u32 savePIPEA_GMCH_DATA_N;
 659         u32 savePIPEB_GMCH_DATA_N;
 660         u32 savePIPEA_DP_LINK_M;
 661         u32 savePIPEB_DP_LINK_M;
 662         u32 savePIPEA_DP_LINK_N;
 663         u32 savePIPEB_DP_LINK_N;
 664         u32 saveFDI_RXA_CTL;
 665         u32 saveFDI_TXA_CTL;
 666         u32 saveFDI_RXB_CTL;
 667         u32 saveFDI_TXB_CTL;
 668         u32 savePFA_CTL_1;
 669         u32 savePFB_CTL_1;
 670         u32 savePFA_WIN_SZ;
 671         u32 savePFB_WIN_SZ;
 672         u32 savePFA_WIN_POS;
 673         u32 savePFB_WIN_POS;
 674         u32 savePCH_DREF_CONTROL;
 675         u32 saveDISP_ARB_CTL;
 676         u32 savePIPEA_DATA_M1;
 677         u32 savePIPEA_DATA_N1;
 678         u32 savePIPEA_LINK_M1;
 679         u32 savePIPEA_LINK_N1;
 680         u32 savePIPEB_DATA_M1;
 681         u32 savePIPEB_DATA_N1;
 682         u32 savePIPEB_LINK_M1;
 683         u32 savePIPEB_LINK_N1;
 684         u32 saveMCHBAR_RENDER_STANDBY;
 685         u32 savePCH_PORT_HOTPLUG;
 686
 687         struct {
 688                 /** Bridge to intel-gtt-ko */
 689                 const struct intel_gtt *gtt;
 690                 /** Memory allocator for GTT stolen memory */
 691                 struct drm_mm stolen;
 692                 /** Memory allocator for GTT */
 693                 struct drm_mm gtt_space;
 694                 /** List of all objects in gtt_space. Used to restore gtt
 695                  * mappings on resume */
 696                 struct list_head bound_list;
 697                 /**
 698                  * List of objects which are not bound to the GTT (thus
 699                  * are idle and not used by the GPU) but still have
 700                  * (presumably uncached) pages still attached.
 701                  */
 702                 struct list_head unbound_list;
 703
 704                 /** Usable portion of the GTT for GEM */
 705                 unsigned long gtt_start;
 706                 unsigned long gtt_mappable_end;
 707                 unsigned long gtt_end;
 708
 709                 struct io_mapping *gtt_mapping;
 710                 phys_addr_t gtt_base_addr;
 711                 int gtt_mtrr;
 712
 713                 /** PPGTT used for aliasing the PPGTT with the GTT */
 714                 struct i915_hw_ppgtt *aliasing_ppgtt;
 715
 716                 u32 *l3_remap_info;
 717
 718                 struct shrinker inactive_shrinker;
 719
 720                 /**
 721                  * List of objects currently involved in rendering.
 722                  *
 723                  * Includes buffers having the contents of their GPU caches
 724                  * flushed, not necessarily primitives.  last_rendering_seqno
 725                  * represents when the rendering involved will be completed.
 726                  *
 727                  * A reference is held on the buffer while on this list.
 728                  */
 729                 struct list_head active_list;
 730
 731                 /**
 732                  * LRU list of objects which are not in the ringbuffer and
 733                  * are ready to unbind, but are still in the GTT.
 734                  *
 735                  * last_rendering_seqno is 0 while an object is in this list.
 736                  *
 737                  * A reference is not held on the buffer while on this list,
 738                  * as merely being GTT-bound shouldn't prevent its being
 739                  * freed, and we'll pull it off the list in the free path.
 740                  */
 741                 struct list_head inactive_list;
 742
 743                 /** LRU list of objects with fence regs on them. */
 744                 struct list_head fence_list;
 745
 746                 /**
 747                  * We leave the user IRQ off as much as possible,
 748                  * but this means that requests will finish and never
 749                  * be retired once the system goes idle. Set a timer to
 750                  * fire periodically while the ring is running. When it
 751                  * fires, go retire requests.
 752                  */
 753                 struct delayed_work retire_work;
 754
 755                 /**
 756                  * Are we in a non-interruptible section of code like
 757                  * modesetting?
 758                  */
 759                 bool interruptible;
 760
 761                 /**
 762                  * Flag if the X Server, and thus DRM, is not currently in
 763                  * control of the device.
 764                  *
 765                  * This is set between LeaveVT and EnterVT.  It needs to be
 766                  * replaced with a semaphore.  It also needs to be
 767                  * transitioned away from for kernel modesetting.
 768                  */
 769                 int suspended;
 770
 771                 /**
 772                  * Flag if the hardware appears to be wedged.
 773                  *
 774                  * This is set when attempts to idle the device timeout.
 775                  * It prevents command submission from occurring and makes
 776                  * every pending request fail
 777                  */
 778                 atomic_t wedged;
 779
 780                 /** Bit 6 swizzling required for X tiling */
 781                 uint32_t bit_6_swizzle_x;
 782                 /** Bit 6 swizzling required for Y tiling */
 783                 uint32_t bit_6_swizzle_y;
 784
 785                 /* storage for physical objects */
 786                 struct drm_i915_gem_phys_object *phys_objs[I915_MAX_PHYS_OBJECT];
 787
 788                 /* accounting, useful for userland debugging */
 789                 size_t gtt_total;
 790                 size_t mappable_gtt_total;
 791                 size_t object_memory;
 792                 u32 object_count;
 793         } mm;
 794
 795         /* Old dri1 support infrastructure, beware the dragons ya fools entering
 796          * here! */
 797         struct {
 798                 unsigned allow_batchbuffer : 1;
 799                 u32 __iomem *gfx_hws_cpu_addr;
 800
 801                 unsigned int cpp;
 802                 int back_offset;
 803                 int front_offset;
 804                 int current_page;
 805                 int page_flipping;
 806         } dri1;
 807
 808         /* Kernel Modesetting */
 809
 810         struct sdvo_device_mapping sdvo_mappings[2];
 811         /* indicate whether the LVDS_BORDER should be enabled or not */
 812         unsigned int lvds_border_bits;
 813         /* Panel fitter placement and size for Ironlake+ */
 814         u32 pch_pf_pos, pch_pf_size;
 815
 816         struct drm_crtc *plane_to_crtc_mapping[3];
 817         struct drm_crtc *pipe_to_crtc_mapping[3];
 818         wait_queue_head_t pending_flip_queue;
 819
 820         struct intel_pch_pll pch_plls[I915_NUM_PLLS];
 821         struct intel_ddi_plls ddi_plls;
 822
 823         /* Reclocking support */
 824         bool render_reclock_avail;
 825         bool lvds_downclock_avail;
 826         /* indicates the reduced downclock for LVDS*/
 827         int lvds_downclock;
 828         u16 orig_clock;
 829         int child_dev_num;
 830         struct child_device_config *child_dev;
 831         struct drm_connector *int_lvds_connector;
 832         struct drm_connector *int_edp_connector;
 833
 834         bool mchbar_need_disable;
 835
 836         /* gen6+ rps state */
 837         struct {
 838                 struct work_struct work;
 839                 u32 pm_iir;
 840                 /* lock - irqsave spinlock that protectects the work_struct and
 841                  * pm_iir. */
 842                 spinlock_t lock;
 843
 844                 /* The below variables an all the rps hw state are protected by
 845                  * dev->struct mutext. */
 846                 u8 cur_delay;
 847                 u8 min_delay;
 848                 u8 max_delay;
 849         } rps;
 850
 851         /* ilk-only ips/rps state. Everything in here is protected by the global
 852          * mchdev_lock in intel_pm.c */
 853         struct {
 854                 u8 cur_delay;
 855                 u8 min_delay;
 856                 u8 max_delay;
 857                 u8 fmax;
 858                 u8 fstart;
 859
 860                 u64 last_count1;
 861                 unsigned long last_time1;
 862                 unsigned long chipset_power;
 863                 u64 last_count2;
 864                 struct timespec last_time2;
 865                 unsigned long gfx_power;
 866                 u8 corr;
 867
 868                 int c_m;
 869                 int r_t;
 870         } ips;
 871
 872         enum no_fbc_reason no_fbc_reason;
 873
 874         struct drm_mm_node *compressed_fb;
 875         struct drm_mm_node *compressed_llb;
 876
 877         unsigned long last_gpu_reset;
 878
 879         /* list of fbdev register on this device */
 880         struct intel_fbdev *fbdev;
 881
 882         struct backlight_device *backlight;
 883
 884         struct drm_property *broadcast_rgb_property;
 885         struct drm_property *force_audio_property;
 886
 887         struct work_struct parity_error_work;
 888         bool hw_contexts_disabled;
 889         uint32_t hw_context_size;
 890 } drm_i915_private_t;
 891
 892 /* Iterate over initialised rings */
 893 #define for_each_ring(ring__, dev_priv__, i__) \
 894         for ((i__) = 0; (i__) < I915_NUM_RINGS; (i__)++) \
 895                 if (((ring__) = &(dev_priv__)->ring[(i__)]), intel_ring_initialized((ring__)))
 896
 897 enum hdmi_force_audio {
 898         HDMI_AUDIO_OFF_DVI = -2,        /* no aux data for HDMI-DVI converter */
 899         HDMI_AUDIO_OFF,                 /* force turn off HDMI audio */
 900         HDMI_AUDIO_AUTO,                /* trust EDID */
 901         HDMI_AUDIO_ON,                  /* force turn on HDMI audio */
 902 };
 903
 904 enum i915_cache_level {
 905         I915_CACHE_NONE = 0,
 906         I915_CACHE_LLC,
 907         I915_CACHE_LLC_MLC, /* gen6+, in docs at least! */
 908 };
 909
 910 struct drm_i915_gem_object_ops {
 911         /* Interface between the GEM object and its backing storage.
 912          * get_pages() is called once prior to the use of the associated set
 913          * of pages before to binding them into the GTT, and put_pages() is
 914          * called after we no longer need them. As we expect there to be
 915          * associated cost with migrating pages between the backing storage
 916          * and making them available for the GPU (e.g. clflush), we may hold
 917          * onto the pages after they are no longer referenced by the GPU
 918          * in case they may be used again shortly (for example migrating the
 919          * pages to a different memory domain within the GTT). put_pages()
 920          * will therefore most likely be called when the object itself is
 921          * being released or under memory pressure (where we attempt to
 922          * reap pages for the shrinker).
 923          */
 924         int (*get_pages)(struct drm_i915_gem_object *);
 925         void (*put_pages)(struct drm_i915_gem_object *);
 926 };
 927
 928 struct drm_i915_gem_object {
 929         struct drm_gem_object base;
 930
 931         const struct drm_i915_gem_object_ops *ops;
 932
 933         /** Current space allocated to this object in the GTT, if any. */
 934         struct drm_mm_node *gtt_space;
 935         struct list_head gtt_list;
 936
 937         /** This object's place on the active/inactive lists */
 938         struct list_head ring_list;
 939         struct list_head mm_list;
 940         /** This object's place in the batchbuffer or on the eviction list */
 941         struct list_head exec_list;
 942
 943         /**
 944          * This is set if the object is on the active lists (has pending
 945          * rendering and so a non-zero seqno), and is not set if it i s on
 946          * inactive (ready to be unbound) list.
 947          */
 948         unsigned int active:1;
 949
 950         /**
 951          * This is set if the object has been written to since last bound
 952          * to the GTT
 953          */
 954         unsigned int dirty:1;
 955
 956         /**
 957          * Fence register bits (if any) for this object.  Will be set
 958          * as needed when mapped into the GTT.
 959          * Protected by dev->struct_mutex.
 960          */
 961         signed int fence_reg:I915_MAX_NUM_FENCE_BITS;
 962
 963         /**
 964          * Advice: are the backing pages purgeable?
 965          */
 966         unsigned int madv:2;
 967
 968         /**
 969          * Current tiling mode for the object.
 970          */
 971         unsigned int tiling_mode:2;
 972         /**
 973          * Whether the tiling parameters for the currently associated fence
 974          * register have changed. Note that for the purposes of tracking
 975          * tiling changes we also treat the unfenced register, the register
 976          * slot that the object occupies whilst it executes a fenced
 977          * command (such as BLT on gen2/3), as a "fence".
 978          */
 979         unsigned int fence_dirty:1;
 980
 981         /** How many users have pinned this object in GTT space. The following
 982          * users can each hold at most one reference: pwrite/pread, pin_ioctl
 983          * (via user_pin_count), execbuffer (objects are not allowed multiple
 984          * times for the same batchbuffer), and the framebuffer code. When
 985          * switching/pageflipping, the framebuffer code has at most two buffers
 986          * pinned per crtc.
 987          *
 988          * In the worst case this is 1 + 1 + 1 + 2*2 = 7. That would fit into 3
 989          * bits with absolutely no headroom. So use 4 bits. */
 990         unsigned int pin_count:4;
 991 #define DRM_I915_GEM_OBJECT_MAX_PIN_COUNT 0xf
 992
 993         /**
 994          * Is the object at the current location in the gtt mappable and
 995          * fenceable? Used to avoid costly recalculations.
 996          */
 997         unsigned int map_and_fenceable:1;
 998
 999         /**
1000          * Whether the current gtt mapping needs to be mappable (and isn't just
1001          * mappable by accident). Track pin and fault separate for a more
1002          * accurate mappable working set.
1003          */
1004         unsigned int fault_mappable:1;
1005         unsigned int pin_mappable:1;
1006
1007         /*
1008          * Is the GPU currently using a fence to access this buffer,
1009          */
1010         unsigned int pending_fenced_gpu_access:1;
1011         unsigned int fenced_gpu_access:1;
1012
1013         unsigned int cache_level:2;
1014
1015         unsigned int has_aliasing_ppgtt_mapping:1;
1016         unsigned int has_global_gtt_mapping:1;
1017         unsigned int has_dma_mapping:1;
1018
1019         struct sg_table *pages;
1020         int pages_pin_count;
1021
1022         /* prime dma-buf support */
1023         void *dma_buf_vmapping;
1024         int vmapping_count;
1025
1026         /**
1027          * Used for performing relocations during execbuffer insertion.
1028          */
1029         struct hlist_node exec_node;
1030         unsigned long exec_handle;
1031         struct drm_i915_gem_exec_object2 *exec_entry;
1032
1033         /**
1034          * Current offset of the object in GTT space.
1035          *
1036          * This is the same as gtt_space->start
1037          */
1038         uint32_t gtt_offset;
1039
1040         struct intel_ring_buffer *ring;
1041
1042         /** Breadcrumb of last rendering to the buffer. */
1043         uint32_t last_read_seqno;
1044         uint32_t last_write_seqno;
1045         /** Breadcrumb of last fenced GPU access to the buffer. */
1046         uint32_t last_fenced_seqno;
1047
1048         /** Current tiling stride for the object, if it's tiled. */
1049         uint32_t stride;
1050
1051         /** Record of address bit 17 of each page at last unbind. */
1052         unsigned long *bit_17;
1053
1054         /** User space pin count and filp owning the pin */
1055         uint32_t user_pin_count;
1056         struct drm_file *pin_filp;
1057
1058         /** for phy allocated objects */
1059         struct drm_i915_gem_phys_object *phys_obj;
1060
1061         /**
1062          * Number of crtcs where this object is currently the fb, but
1063          * will be page flipped away on the next vblank.  When it
1064          * reaches 0, dev_priv->pending_flip_queue will be woken up.
1065          */
1066         atomic_t pending_flip;
1067 };
1068
1069 #define to_intel_bo(x) container_of(x, struct drm_i915_gem_object, base)
1070
1071 /**
1072  * Request queue structure.
1073  *
1074  * The request queue allows us to note sequence numbers that have been emitted
1075  * and may be associated with active buffers to be retired.
1076  *
1077  * By keeping this list, we can avoid having to do questionable
1078  * sequence-number comparisons on buffer last_rendering_seqnos, and associate
1079  * an emission time with seqnos for tracking how far ahead of the GPU we are.
1080  */
1081 struct drm_i915_gem_request {
1082         /** On Which ring this request was generated */
1083         struct intel_ring_buffer *ring;
1084
1085         /** GEM sequence number associated with this request. */
1086         uint32_t seqno;
1087
1088         /** Postion in the ringbuffer of the end of the request */
1089         u32 tail;
1090
1091         /** Time at which this request was emitted, in jiffies. */
1092         unsigned long emitted_jiffies;
1093
1094         /** global list entry for this request */
1095         struct list_head list;
1096
1097         struct drm_i915_file_private *file_priv;
1098         /** file_priv list entry for this request */
1099         struct list_head client_list;
1100 };
1101
1102 struct drm_i915_file_private {
1103         struct {
1104                 struct spinlock lock;
1105                 struct list_head request_list;
1106         } mm;
1107         struct idr context_idr;
1108 };
1109
1110 #define INTEL_INFO(dev) (((struct drm_i915_private *) (dev)->dev_private)->info)
1111
1112 #define IS_I830(dev)            ((dev)->pci_device == 0x3577)
1113 #define IS_845G(dev)            ((dev)->pci_device == 0x2562)
1114 #define IS_I85X(dev)            (INTEL_INFO(dev)->is_i85x)
1115 #define IS_I865G(dev)           ((dev)->pci_device == 0x2572)
1116 #define IS_I915G(dev)           (INTEL_INFO(dev)->is_i915g)
1117 #define IS_I915GM(dev)          ((dev)->pci_device == 0x2592)
1118 #define IS_I945G(dev)           ((dev)->pci_device == 0x2772)
1119 #define IS_I945GM(dev)          (INTEL_INFO(dev)->is_i945gm)
1120 #define IS_BROADWATER(dev)      (INTEL_INFO(dev)->is_broadwater)
1121 #define IS_CRESTLINE(dev)       (INTEL_INFO(dev)->is_crestline)
1122 #define IS_GM45(dev)            ((dev)->pci_device == 0x2A42)
1123 #define IS_G4X(dev)             (INTEL_INFO(dev)->is_g4x)
1124 #define IS_PINEVIEW_G(dev)      ((dev)->pci_device == 0xa001)
1125 #define IS_PINEVIEW_M(dev)      ((dev)->pci_device == 0xa011)
1126 #define IS_PINEVIEW(dev)        (INTEL_INFO(dev)->is_pineview)
1127 #define IS_G33(dev)             (INTEL_INFO(dev)->is_g33)
1128 #define IS_IRONLAKE_D(dev)      ((dev)->pci_device == 0x0042)
1129 #define IS_IRONLAKE_M(dev)      ((dev)->pci_device == 0x0046)
1130 #define IS_IVYBRIDGE(dev)       (INTEL_INFO(dev)->is_ivybridge)
1131 #define IS_VALLEYVIEW(dev)      (INTEL_INFO(dev)->is_valleyview)
1132 #define IS_HASWELL(dev) (INTEL_INFO(dev)->is_haswell)
1133 #define IS_MOBILE(dev)          (INTEL_INFO(dev)->is_mobile)
1134
1135 /*
1136  * The genX designation typically refers to the render engine, so render
1137  * capability related checks should use IS_GEN, while display and other checks
1138  * have their own (e.g. HAS_PCH_SPLIT for ILK+ display, IS_foo for particular
1139  * chips, etc.).
1140  */
1141 #define IS_GEN2(dev)    (INTEL_INFO(dev)->gen == 2)
1142 #define IS_GEN3(dev)    (INTEL_INFO(dev)->gen == 3)
1143 #define IS_GEN4(dev)    (INTEL_INFO(dev)->gen == 4)
1144 #define IS_GEN5(dev)    (INTEL_INFO(dev)->gen == 5)
1145 #define IS_GEN6(dev)    (INTEL_INFO(dev)->gen == 6)
1146 #define IS_GEN7(dev)    (INTEL_INFO(dev)->gen == 7)
1147
1148 #define HAS_BSD(dev)            (INTEL_INFO(dev)->has_bsd_ring)
1149 #define HAS_BLT(dev)            (INTEL_INFO(dev)->has_blt_ring)
1150 #define HAS_LLC(dev)            (INTEL_INFO(dev)->has_llc)
1151 #define I915_NEED_GFX_HWS(dev)  (INTEL_INFO(dev)->need_gfx_hws)
1152
1153 #define HAS_HW_CONTEXTS(dev)    (INTEL_INFO(dev)->gen >= 6)
1154 #define HAS_ALIASING_PPGTT(dev) (INTEL_INFO(dev)->gen >=6 && !IS_VALLEYVIEW(dev))
1155
1156 #define HAS_OVERLAY(dev)                (INTEL_INFO(dev)->has_overlay)
1157 #define OVERLAY_NEEDS_PHYSICAL(dev)     (INTEL_INFO(dev)->overlay_needs_physical)
1158
1159 /* With the 945 and later, Y tiling got adjusted so that it was 32 128-byte
1160  * rows, which changed the alignment requirements and fence programming.
1161  */
1162 #define HAS_128_BYTE_Y_TILING(dev) (!IS_GEN2(dev) && !(IS_I915G(dev) || \
1163                                                       IS_I915GM(dev)))
1164 #define SUPPORTS_DIGITAL_OUTPUTS(dev)   (!IS_GEN2(dev) && !IS_PINEVIEW(dev))
1165 #define SUPPORTS_INTEGRATED_HDMI(dev)   (IS_G4X(dev) || IS_GEN5(dev))
1166 #define SUPPORTS_INTEGRATED_DP(dev)     (IS_G4X(dev) || IS_GEN5(dev))
1167 #define SUPPORTS_EDP(dev)               (IS_IRONLAKE_M(dev))
1168 #define SUPPORTS_TV(dev)                (INTEL_INFO(dev)->supports_tv)
1169 #define I915_HAS_HOTPLUG(dev)            (INTEL_INFO(dev)->has_hotplug)
1170 /* dsparb controlled by hw only */
1171 #define DSPARB_HWCONTROL(dev) (IS_G4X(dev) || IS_IRONLAKE(dev))
1172
1173 #define HAS_FW_BLC(dev) (INTEL_INFO(dev)->gen > 2)
1174 #define HAS_PIPE_CXSR(dev) (INTEL_INFO(dev)->has_pipe_cxsr)
1175 #define I915_HAS_FBC(dev) (INTEL_INFO(dev)->has_fbc)
1176
1177 #define HAS_PIPE_CONTROL(dev) (INTEL_INFO(dev)->gen >= 5)
1178
1179 #define INTEL_PCH_TYPE(dev) (((struct drm_i915_private *)(dev)->dev_private)->pch_type)
1180 #define HAS_PCH_LPT(dev) (INTEL_PCH_TYPE(dev) == PCH_LPT)
1181 #define HAS_PCH_CPT(dev) (INTEL_PCH_TYPE(dev) == PCH_CPT)
1182 #define HAS_PCH_IBX(dev) (INTEL_PCH_TYPE(dev) == PCH_IBX)
1183 #define HAS_PCH_SPLIT(dev) (INTEL_PCH_TYPE(dev) != PCH_NONE)
1184
1185 #define HAS_FORCE_WAKE(dev) (INTEL_INFO(dev)->has_force_wake)
1186
1187 #define HAS_L3_GPU_CACHE(dev) (IS_IVYBRIDGE(dev) || IS_HASWELL(dev))
1188
1189 #define GT_FREQUENCY_MULTIPLIER 50
1190
1191 #include "i915_trace.h"
1192
1193 /**
1194  * RC6 is a special power stage which allows the GPU to enter an very
1195  * low-voltage mode when idle, using down to 0V while at this stage.  This
1196  * stage is entered automatically when the GPU is idle when RC6 support is
1197  * enabled, and as soon as new workload arises GPU wakes up automatically as well.
1198  *
1199  * There are different RC6 modes available in Intel GPU, which differentiate
1200  * among each other with the latency required to enter and leave RC6 and
1201  * voltage consumed by the GPU in different states.
1202  *
1203  * The combination of the following flags define which states GPU is allowed
1204  * to enter, while RC6 is the normal RC6 state, RC6p is the deep RC6, and
1205  * RC6pp is deepest RC6. Their support by hardware varies according to the
1206  * GPU, BIOS, chipset and platform. RC6 is usually the safest one and the one
1207  * which brings the most power savings; deeper states save more power, but
1208  * require higher latency to switch to and wake up.
1209  */
1210 #define INTEL_RC6_ENABLE                        (1<<0)
1211 #define INTEL_RC6p_ENABLE                       (1<<1)
1212 #define INTEL_RC6pp_ENABLE                      (1<<2)
1213
1214 extern struct drm_ioctl_desc i915_ioctls[];
1215 extern int i915_max_ioctl;
1216 extern unsigned int i915_fbpercrtc __always_unused;
1217 extern int i915_panel_ignore_lid __read_mostly;
1218 extern unsigned int i915_powersave __read_mostly;
1219 extern int i915_semaphores __read_mostly;
1220 extern unsigned int i915_lvds_downclock __read_mostly;
1221 extern int i915_lvds_channel_mode __read_mostly;
1222 extern int i915_panel_use_ssc __read_mostly;
1223 extern int i915_vbt_sdvo_panel_type __read_mostly;
1224 extern int i915_enable_rc6 __read_mostly;
1225 extern int i915_enable_fbc __read_mostly;
1226 extern bool i915_enable_hangcheck __read_mostly;
1227 extern int i915_enable_ppgtt __read_mostly;
1228
1229 extern int i915_suspend(struct drm_device *dev, pm_message_t state);
1230 extern int i915_resume(struct drm_device *dev);
1231 extern int i915_master_create(struct drm_device *dev, struct drm_master *master);
1232 extern void i915_master_destroy(struct drm_device *dev, struct drm_master *master);
1233
1234                                 /* i915_dma.c */
1235 void i915_update_dri1_breadcrumb(struct drm_device *dev);
1236 extern void i915_kernel_lost_context(struct drm_device * dev);
1237 extern int i915_driver_load(struct drm_device *, unsigned long flags);
1238 extern int i915_driver_unload(struct drm_device *);
1239 extern int i915_driver_open(struct drm_device *dev, struct drm_file *file_priv);
1240 extern void i915_driver_lastclose(struct drm_device * dev);
1241 extern void i915_driver_preclose(struct drm_device *dev,
1242                                  struct drm_file *file_priv);
1243 extern void i915_driver_postclose(struct drm_device *dev,
1244                                   struct drm_file *file_priv);
1245 extern int i915_driver_device_is_agp(struct drm_device * dev);
1246 #ifdef CONFIG_COMPAT
1247 extern long i915_compat_ioctl(struct file *filp, unsigned int cmd,
1248                               unsigned long arg);
1249 #endif
1250 extern int i915_emit_box(struct drm_device *dev,
1251                          struct drm_clip_rect *box,
1252                          int DR1, int DR4);
1253 extern int intel_gpu_reset(struct drm_device *dev);
1254 extern int i915_reset(struct drm_device *dev);
1255 extern unsigned long i915_chipset_val(struct drm_i915_private *dev_priv);
1256 extern unsigned long i915_mch_val(struct drm_i915_private *dev_priv);
1257 extern unsigned long i915_gfx_val(struct drm_i915_private *dev_priv);
1258 extern void i915_update_gfx_val(struct drm_i915_private *dev_priv);
1259
1260
1261 /* i915_irq.c */
1262 void i915_hangcheck_elapsed(unsigned long data);
1263 void i915_handle_error(struct drm_device *dev, bool wedged);
1264
1265 extern void intel_irq_init(struct drm_device *dev);
1266 extern void intel_gt_init(struct drm_device *dev);
1267 extern void intel_gt_reset(struct drm_device *dev);
1268
1269 void i915_error_state_free(struct kref *error_ref);
1270
1271 void
1272 i915_enable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1273
1274 void
1275 i915_disable_pipestat(drm_i915_private_t *dev_priv, int pipe, u32 mask);
1276
1277 void intel_enable_asle(struct drm_device *dev);
1278
1279 #ifdef CONFIG_DEBUG_FS
1280 extern void i915_destroy_error_state(struct drm_device *dev);
1281 #else
1282 #define i915_destroy_error_state(x)
1283 #endif
1284
1285
1286 /* i915_gem.c */
1287 int i915_gem_init_ioctl(struct drm_device *dev, void *data,
1288                         struct drm_file *file_priv);
1289 int i915_gem_create_ioctl(struct drm_device *dev, void *data,
1290                           struct drm_file *file_priv);
1291 int i915_gem_pread_ioctl(struct drm_device *dev, void *data,
1292                          struct drm_file *file_priv);
1293 int i915_gem_pwrite_ioctl(struct drm_device *dev, void *data,
1294                           struct drm_file *file_priv);
1295 int i915_gem_mmap_ioctl(struct drm_device *dev, void *data,
1296                         struct drm_file *file_priv);
1297 int i915_gem_mmap_gtt_ioctl(struct drm_device *dev, void *data,
1298                         struct drm_file *file_priv);
1299 int i915_gem_set_domain_ioctl(struct drm_device *dev, void *data,
1300                               struct drm_file *file_priv);
1301 int i915_gem_sw_finish_ioctl(struct drm_device *dev, void *data,
1302                              struct drm_file *file_priv);
1303 int i915_gem_execbuffer(struct drm_device *dev, void *data,
1304                         struct drm_file *file_priv);
1305 int i915_gem_execbuffer2(struct drm_device *dev, void *data,
1306                          struct drm_file *file_priv);
1307 int i915_gem_pin_ioctl(struct drm_device *dev, void *data,
1308                        struct drm_file *file_priv);
1309 int i915_gem_unpin_ioctl(struct drm_device *dev, void *data,
1310                          struct drm_file *file_priv);
1311 int i915_gem_busy_ioctl(struct drm_device *dev, void *data,
1312                         struct drm_file *file_priv);
1313 int i915_gem_get_caching_ioctl(struct drm_device *dev, void *data,
1314                                struct drm_file *file);
1315 int i915_gem_set_caching_ioctl(struct drm_device *dev, void *data,
1316                                struct drm_file *file);
1317 int i915_gem_throttle_ioctl(struct drm_device *dev, void *data,
1318                             struct drm_file *file_priv);
1319 int i915_gem_madvise_ioctl(struct drm_device *dev, void *data,
1320                            struct drm_file *file_priv);
1321 int i915_gem_entervt_ioctl(struct drm_device *dev, void *data,
1322                            struct drm_file *file_priv);
1323 int i915_gem_leavevt_ioctl(struct drm_device *dev, void *data,
1324                            struct drm_file *file_priv);
1325 int i915_gem_set_tiling(struct drm_device *dev, void *data,
1326                         struct drm_file *file_priv);
1327 int i915_gem_get_tiling(struct drm_device *dev, void *data,
1328                         struct drm_file *file_priv);
1329 int i915_gem_get_aperture_ioctl(struct drm_device *dev, void *data,
1330                                 struct drm_file *file_priv);
1331 int i915_gem_wait_ioctl(struct drm_device *dev, void *data,
1332                         struct drm_file *file_priv);
1333 void i915_gem_load(struct drm_device *dev);
1334 int i915_gem_init_object(struct drm_gem_object *obj);
1335 void i915_gem_object_init(struct drm_i915_gem_object *obj,
1336                          const struct drm_i915_gem_object_ops *ops);
1337 struct drm_i915_gem_object *i915_gem_alloc_object(struct drm_device *dev,
1338                                                   size_t size);
1339 void i915_gem_free_object(struct drm_gem_object *obj);
1340 int __must_check i915_gem_object_pin(struct drm_i915_gem_object *obj,
1341                                      uint32_t alignment,
1342                                      bool map_and_fenceable,
1343                                      bool nonblocking);
1344 void i915_gem_object_unpin(struct drm_i915_gem_object *obj);
1345 int __must_check i915_gem_object_unbind(struct drm_i915_gem_object *obj);
1346 void i915_gem_release_mmap(struct drm_i915_gem_object *obj);
1347 void i915_gem_lastclose(struct drm_device *dev);
1348
1349 int __must_check i915_gem_object_get_pages(struct drm_i915_gem_object *obj);
1350 static inline struct page *i915_gem_object_get_page(struct drm_i915_gem_object *obj, int n)
1351 {
1352         struct scatterlist *sg = obj->pages->sgl;
1353         int nents = obj->pages->nents;
1354         while (nents > SG_MAX_SINGLE_ALLOC) {
1355                 if (n < SG_MAX_SINGLE_ALLOC - 1)
1356                         break;
1357
1358                 sg = sg_chain_ptr(sg + SG_MAX_SINGLE_ALLOC - 1);
1359                 n -= SG_MAX_SINGLE_ALLOC - 1;
1360                 nents -= SG_MAX_SINGLE_ALLOC - 1;
1361         }
1362         return sg_page(sg+n);
1363 }
1364 static inline void i915_gem_object_pin_pages(struct drm_i915_gem_object *obj)
1365 {
1366         BUG_ON(obj->pages == NULL);
1367         obj->pages_pin_count++;
1368 }
1369 static inline void i915_gem_object_unpin_pages(struct drm_i915_gem_object *obj)
1370 {
1371         BUG_ON(obj->pages_pin_count == 0);
1372         obj->pages_pin_count--;
1373 }
1374
1375 int __must_check i915_mutex_lock_interruptible(struct drm_device *dev);
1376 int i915_gem_object_sync(struct drm_i915_gem_object *obj,
1377                          struct intel_ring_buffer *to);
1378 void i915_gem_object_move_to_active(struct drm_i915_gem_object *obj,
1379                                     struct intel_ring_buffer *ring,
1380                                     u32 seqno);
1381
1382 int i915_gem_dumb_create(struct drm_file *file_priv,
1383                          struct drm_device *dev,
1384                          struct drm_mode_create_dumb *args);
1385 int i915_gem_mmap_gtt(struct drm_file *file_priv, struct drm_device *dev,
1386                       uint32_t handle, uint64_t *offset);
1387 int i915_gem_dumb_destroy(struct drm_file *file_priv, struct drm_device *dev,
1388                           uint32_t handle);
1389 /**
1390  * Returns true if seq1 is later than seq2.
1391  */
1392 static inline bool
1393 i915_seqno_passed(uint32_t seq1, uint32_t seq2)
1394 {
1395         return (int32_t)(seq1 - seq2) >= 0;
1396 }
1397
1398 u32 i915_gem_next_request_seqno(struct intel_ring_buffer *ring);
1399
1400 int __must_check i915_gem_object_get_fence(struct drm_i915_gem_object *obj);
1401 int __must_check i915_gem_object_put_fence(struct drm_i915_gem_object *obj);
1402
1403 static inline bool
1404 i915_gem_object_pin_fence(struct drm_i915_gem_object *obj)
1405 {
1406         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1407                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1408                 dev_priv->fence_regs[obj->fence_reg].pin_count++;
1409                 return true;
1410         } else
1411                 return false;
1412 }
1413
1414 static inline void
1415 i915_gem_object_unpin_fence(struct drm_i915_gem_object *obj)
1416 {
1417         if (obj->fence_reg != I915_FENCE_REG_NONE) {
1418                 struct drm_i915_private *dev_priv = obj->base.dev->dev_private;
1419                 dev_priv->fence_regs[obj->fence_reg].pin_count--;
1420         }
1421 }
1422
1423 void i915_gem_retire_requests(struct drm_device *dev);
1424 void i915_gem_retire_requests_ring(struct intel_ring_buffer *ring);
1425 int __must_check i915_gem_check_wedge(struct drm_i915_private *dev_priv,
1426                                       bool interruptible);
1427
1428 void i915_gem_reset(struct drm_device *dev);
1429 void i915_gem_clflush_object(struct drm_i915_gem_object *obj);
1430 int __must_check i915_gem_object_set_domain(struct drm_i915_gem_object *obj,
1431                                             uint32_t read_domains,
1432                                             uint32_t write_domain);
1433 int __must_check i915_gem_object_finish_gpu(struct drm_i915_gem_object *obj);
1434 int __must_check i915_gem_init(struct drm_device *dev);
1435 int __must_check i915_gem_init_hw(struct drm_device *dev);
1436 void i915_gem_l3_remap(struct drm_device *dev);
1437 void i915_gem_init_swizzling(struct drm_device *dev);
1438 void i915_gem_init_ppgtt(struct drm_device *dev);
1439 void i915_gem_cleanup_ringbuffer(struct drm_device *dev);
1440 int __must_check i915_gpu_idle(struct drm_device *dev);
1441 int __must_check i915_gem_idle(struct drm_device *dev);
1442 int i915_add_request(struct intel_ring_buffer *ring,
1443                      struct drm_file *file,
1444                      u32 *seqno);
1445 int __must_check i915_wait_seqno(struct intel_ring_buffer *ring,
1446                                  uint32_t seqno);
1447 int i915_gem_fault(struct vm_area_struct *vma, struct vm_fault *vmf);
1448 int __must_check
1449 i915_gem_object_set_to_gtt_domain(struct drm_i915_gem_object *obj,
1450                                   bool write);
1451 int __must_check
1452 i915_gem_object_set_to_cpu_domain(struct drm_i915_gem_object *obj, bool write);
1453 int __must_check
1454 i915_gem_object_pin_to_display_plane(struct drm_i915_gem_object *obj,
1455                                      u32 alignment,
1456                                      struct intel_ring_buffer *pipelined);
1457 int i915_gem_attach_phys_object(struct drm_device *dev,
1458                                 struct drm_i915_gem_object *obj,
1459                                 int id,
1460                                 int align);
1461 void i915_gem_detach_phys_object(struct drm_device *dev,
1462                                  struct drm_i915_gem_object *obj);
1463 void i915_gem_free_all_phys_object(struct drm_device *dev);
1464 void i915_gem_release(struct drm_device *dev, struct drm_file *file);
1465
1466 uint32_t
1467 i915_gem_get_unfenced_gtt_alignment(struct drm_device *dev,
1468                                     uint32_t size,
1469                                     int tiling_mode);
1470
1471 int i915_gem_object_set_cache_level(struct drm_i915_gem_object *obj,
1472                                     enum i915_cache_level cache_level);
1473
1474 struct drm_gem_object *i915_gem_prime_import(struct drm_device *dev,
1475                                 struct dma_buf *dma_buf);
1476
1477 struct dma_buf *i915_gem_prime_export(struct drm_device *dev,
1478                                 struct drm_gem_object *gem_obj, int flags);
1479
1480 /* i915_gem_context.c */
1481 void i915_gem_context_init(struct drm_device *dev);
1482 void i915_gem_context_fini(struct drm_device *dev);
1483 void i915_gem_context_close(struct drm_device *dev, struct drm_file *file);
1484 int i915_switch_context(struct intel_ring_buffer *ring,
1485                         struct drm_file *file, int to_id);
1486 int i915_gem_context_create_ioctl(struct drm_device *dev, void *data,
1487                                   struct drm_file *file);
1488 int i915_gem_context_destroy_ioctl(struct drm_device *dev, void *data,
1489                                    struct drm_file *file);
1490
1491 /* i915_gem_gtt.c */
1492 int __must_check i915_gem_init_aliasing_ppgtt(struct drm_device *dev);
1493 void i915_gem_cleanup_aliasing_ppgtt(struct drm_device *dev);
1494 void i915_ppgtt_bind_object(struct i915_hw_ppgtt *ppgtt,
1495                             struct drm_i915_gem_object *obj,
1496                             enum i915_cache_level cache_level);
1497 void i915_ppgtt_unbind_object(struct i915_hw_ppgtt *ppgtt,
1498                               struct drm_i915_gem_object *obj);
1499
1500 void i915_gem_restore_gtt_mappings(struct drm_device *dev);
1501 int __must_check i915_gem_gtt_prepare_object(struct drm_i915_gem_object *obj);
1502 void i915_gem_gtt_bind_object(struct drm_i915_gem_object *obj,
1503                                 enum i915_cache_level cache_level);
1504 void i915_gem_gtt_unbind_object(struct drm_i915_gem_object *obj);
1505 void i915_gem_gtt_finish_object(struct drm_i915_gem_object *obj);
1506 void i915_gem_init_global_gtt(struct drm_device *dev,
1507                               unsigned long start,
1508                               unsigned long mappable_end,
1509                               unsigned long end);
1510
1511 /* i915_gem_evict.c */
1512 int __must_check i915_gem_evict_something(struct drm_device *dev, int min_size,
1513                                           unsigned alignment,
1514                                           unsigned cache_level,
1515                                           bool mappable,
1516                                           bool nonblock);
1517 int i915_gem_evict_everything(struct drm_device *dev);
1518
1519 /* i915_gem_stolen.c */
1520 int i915_gem_init_stolen(struct drm_device *dev);
1521 void i915_gem_cleanup_stolen(struct drm_device *dev);
1522
1523 /* i915_gem_tiling.c */
1524 void i915_gem_detect_bit_6_swizzle(struct drm_device *dev);
1525 void i915_gem_object_do_bit_17_swizzle(struct drm_i915_gem_object *obj);
1526 void i915_gem_object_save_bit_17_swizzle(struct drm_i915_gem_object *obj);
1527
1528 /* i915_gem_debug.c */
1529 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1530                           const char *where, uint32_t mark);
1531 #if WATCH_LISTS
1532 int i915_verify_lists(struct drm_device *dev);
1533 #else
1534 #define i915_verify_lists(dev) 0
1535 #endif
1536 void i915_gem_object_check_coherency(struct drm_i915_gem_object *obj,
1537                                      int handle);
1538 void i915_gem_dump_object(struct drm_i915_gem_object *obj, int len,
1539                           const char *where, uint32_t mark);
1540
1541 /* i915_debugfs.c */
1542 int i915_debugfs_init(struct drm_minor *minor);
1543 void i915_debugfs_cleanup(struct drm_minor *minor);
1544
1545 /* i915_suspend.c */
1546 extern int i915_save_state(struct drm_device *dev);
1547 extern int i915_restore_state(struct drm_device *dev);
1548
1549 /* i915_suspend.c */
1550 extern int i915_save_state(struct drm_device *dev);
1551 extern int i915_restore_state(struct drm_device *dev);
1552
1553 /* i915_sysfs.c */
1554 void i915_setup_sysfs(struct drm_device *dev_priv);
1555 void i915_teardown_sysfs(struct drm_device *dev_priv);
1556
1557 /* intel_i2c.c */
1558 extern int intel_setup_gmbus(struct drm_device *dev);
1559 extern void intel_teardown_gmbus(struct drm_device *dev);
1560 extern inline bool intel_gmbus_is_port_valid(unsigned port)
1561 {
1562         return (port >= GMBUS_PORT_SSC && port <= GMBUS_PORT_DPD);
1563 }
1564
1565 extern struct i2c_adapter *intel_gmbus_get_adapter(
1566                 struct drm_i915_private *dev_priv, unsigned port);
1567 extern void intel_gmbus_set_speed(struct i2c_adapter *adapter, int speed);
1568 extern void intel_gmbus_force_bit(struct i2c_adapter *adapter, bool force_bit);
1569 extern inline bool intel_gmbus_is_forced_bit(struct i2c_adapter *adapter)
1570 {
1571         return container_of(adapter, struct intel_gmbus, adapter)->force_bit;
1572 }
1573 extern void intel_i2c_reset(struct drm_device *dev);
1574
1575 /* intel_opregion.c */
1576 extern int intel_opregion_setup(struct drm_device *dev);
1577 #ifdef CONFIG_ACPI
1578 extern void intel_opregion_init(struct drm_device *dev);
1579 extern void intel_opregion_fini(struct drm_device *dev);
1580 extern void intel_opregion_asle_intr(struct drm_device *dev);
1581 extern void intel_opregion_gse_intr(struct drm_device *dev);
1582 extern void intel_opregion_enable_asle(struct drm_device *dev);
1583 #else
1584 static inline void intel_opregion_init(struct drm_device *dev) { return; }
1585 static inline void intel_opregion_fini(struct drm_device *dev) { return; }
1586 static inline void intel_opregion_asle_intr(struct drm_device *dev) { return; }
1587 static inline void intel_opregion_gse_intr(struct drm_device *dev) { return; }
1588 static inline void intel_opregion_enable_asle(struct drm_device *dev) { return; }
1589 #endif
1590
1591 /* intel_acpi.c */
1592 #ifdef CONFIG_ACPI
1593 extern void intel_register_dsm_handler(void);
1594 extern void intel_unregister_dsm_handler(void);
1595 #else
1596 static inline void intel_register_dsm_handler(void) { return; }
1597 static inline void intel_unregister_dsm_handler(void) { return; }
1598 #endif /* CONFIG_ACPI */
1599
1600 /* modesetting */
1601 extern void intel_modeset_init_hw(struct drm_device *dev);
1602 extern void intel_modeset_init(struct drm_device *dev);
1603 extern void intel_modeset_gem_init(struct drm_device *dev);
1604 extern void intel_modeset_cleanup(struct drm_device *dev);
1605 extern int intel_modeset_vga_set_state(struct drm_device *dev, bool state);
1606 extern void intel_modeset_setup_hw_state(struct drm_device *dev);
1607 extern bool intel_fbc_enabled(struct drm_device *dev);
1608 extern void intel_disable_fbc(struct drm_device *dev);
1609 extern bool ironlake_set_drps(struct drm_device *dev, u8 val);
1610 extern void ironlake_init_pch_refclk(struct drm_device *dev);
1611 extern void gen6_set_rps(struct drm_device *dev, u8 val);
1612 extern void intel_detect_pch(struct drm_device *dev);
1613 extern int intel_trans_dp_port_sel(struct drm_crtc *crtc);
1614 extern int intel_enable_rc6(const struct drm_device *dev);
1615
1616 extern bool i915_semaphore_is_enabled(struct drm_device *dev);
1617 int i915_reg_read_ioctl(struct drm_device *dev, void *data,
1618                         struct drm_file *file);
1619
1620 /* overlay */
1621 #ifdef CONFIG_DEBUG_FS
1622 extern struct intel_overlay_error_state *intel_overlay_capture_error_state(struct drm_device *dev);
1623 extern void intel_overlay_print_error_state(struct seq_file *m, struct intel_overlay_error_state *error);
1624
1625 extern struct intel_display_error_state *intel_display_capture_error_state(struct drm_device *dev);
1626 extern void intel_display_print_error_state(struct seq_file *m,
1627                                             struct drm_device *dev,
1628                                             struct intel_display_error_state *error);
1629 #endif
1630
1631 /* On SNB platform, before reading ring registers forcewake bit
1632  * must be set to prevent GT core from power down and stale values being
1633  * returned.
1634  */
1635 void gen6_gt_force_wake_get(struct drm_i915_private *dev_priv);
1636 void gen6_gt_force_wake_put(struct drm_i915_private *dev_priv);
1637 int __gen6_gt_wait_for_fifo(struct drm_i915_private *dev_priv);
1638
1639 int sandybridge_pcode_read(struct drm_i915_private *dev_priv, u8 mbox, u32 *val);
1640 int sandybridge_pcode_write(struct drm_i915_private *dev_priv, u8 mbox, u32 val);
1641
1642 #define __i915_read(x, y) \
1643         u##x i915_read##x(struct drm_i915_private *dev_priv, u32 reg);
1644
1645 __i915_read(8, b)
1646 __i915_read(16, w)
1647 __i915_read(32, l)
1648 __i915_read(64, q)
1649 #undef __i915_read
1650
1651 #define __i915_write(x, y) \
1652         void i915_write##x(struct drm_i915_private *dev_priv, u32 reg, u##x val);
1653
1654 __i915_write(8, b)
1655 __i915_write(16, w)
1656 __i915_write(32, l)
1657 __i915_write(64, q)
1658 #undef __i915_write
1659
1660 #define I915_READ8(reg)         i915_read8(dev_priv, (reg))
1661 #define I915_WRITE8(reg, val)   i915_write8(dev_priv, (reg), (val))
1662
1663 #define I915_READ16(reg)        i915_read16(dev_priv, (reg))
1664 #define I915_WRITE16(reg, val)  i915_write16(dev_priv, (reg), (val))
1665 #define I915_READ16_NOTRACE(reg)        readw(dev_priv->regs + (reg))
1666 #define I915_WRITE16_NOTRACE(reg, val)  writew(val, dev_priv->regs + (reg))
1667
1668 #define I915_READ(reg)          i915_read32(dev_priv, (reg))
1669 #define I915_WRITE(reg, val)    i915_write32(dev_priv, (reg), (val))
1670 #define I915_READ_NOTRACE(reg)          readl(dev_priv->regs + (reg))
1671 #define I915_WRITE_NOTRACE(reg, val)    writel(val, dev_priv->regs + (reg))
1672
1673 #define I915_WRITE64(reg, val)  i915_write64(dev_priv, (reg), (val))
1674 #define I915_READ64(reg)        i915_read64(dev_priv, (reg))
1675
1676 #define POSTING_READ(reg)       (void)I915_READ_NOTRACE(reg)
1677 #define POSTING_READ16(reg)     (void)I915_READ16_NOTRACE(reg)
1678
1679
1680 #endif