drivers/mtd/spi-nor/spi-nor.c

   1 /*
   2  * Based on m25p80.c, by Mike Lavender (mike@steroidmicros.com), with
   3  * influence from lart.c (Abraham Van Der Merwe) and mtd_dataflash.c
   4  *
   5  * Copyright (C) 2005, Intec Automation Inc.
   6  * Copyright (C) 2014, Freescale Semiconductor, Inc.
   7  *
   8  * This code is free software; you can redistribute it and/or modify
   9  * it under the terms of the GNU General Public License version 2 as
  10  * published by the Free Software Foundation.
  11  */
  12
  13 #include <linux/err.h>
  14 #include <linux/errno.h>
  15 #include <linux/module.h>
  16 #include <linux/device.h>
  17 #include <linux/mutex.h>
  18 #include <linux/math64.h>
  19 #include <linux/sizes.h>
  20
  21 #include <linux/mtd/mtd.h>
  22 #include <linux/of_platform.h>
  23 #include <linux/spi/flash.h>
  24 #include <linux/mtd/spi-nor.h>
  25
  26 /* Define max times to check status register before we give up. */
  27
  28 /*
  29  * For everything but full-chip erase; probably could be much smaller, but kept
  30  * around for safety for now
  31  */
  32 #define DEFAULT_READY_WAIT_JIFFIES              (40UL * HZ)
  33
  34 /*
  35  * For full-chip erase, calibrated to a 2MB flash (M25P16); should be scaled up
  36  * for larger flash
  37  */
  38 #define CHIP_ERASE_2MB_READY_WAIT_JIFFIES       (40UL * HZ)
  39
  40 #define SPI_NOR_MAX_ID_LEN      6
  41 #define SPI_NOR_MAX_ADDR_WIDTH  4
  42
  43 struct flash_info {
  44         char            *name;
  45
  46         /*
  47          * This array stores the ID bytes.
  48          * The first three bytes are the JEDIC ID.
  49          * JEDEC ID zero means "no ID" (mostly older chips).
  50          */
  51         u8              id[SPI_NOR_MAX_ID_LEN];
  52         u8              id_len;
  53
  54         /* The size listed here is what works with SPINOR_OP_SE, which isn't
  55          * necessarily called a "sector" by the vendor.
  56          */
  57         unsigned        sector_size;
  58         u16             n_sectors;
  59
  60         u16             page_size;
  61         u16             addr_width;
  62
  63         u16             flags;
  64 #define SECT_4K                 BIT(0)  /* SPINOR_OP_BE_4K works uniformly */
  65 #define SPI_NOR_NO_ERASE        BIT(1)  /* No erase command needed */
  66 #define SST_WRITE               BIT(2)  /* use SST byte programming */
  67 #define SPI_NOR_NO_FR           BIT(3)  /* Can't do fastread */
  68 #define SECT_4K_PMC             BIT(4)  /* SPINOR_OP_BE_4K_PMC works uniformly */
  69 #define SPI_NOR_DUAL_READ       BIT(5)  /* Flash supports Dual Read */
  70 #define SPI_NOR_QUAD_READ       BIT(6)  /* Flash supports Quad Read */
  71 #define USE_FSR                 BIT(7)  /* use flag status register */
  72 #define SPI_NOR_HAS_LOCK        BIT(8)  /* Flash supports lock/unlock via SR */
  73 #define SPI_NOR_HAS_TB          BIT(9)  /*
  74                                          * Flash SR has Top/Bottom (TB) protect
  75                                          * bit. Must be used with
  76                                          * SPI_NOR_HAS_LOCK.
  77                                          */
  78 #define SPI_S3AN                BIT(10) /*
  79                                          * Xilinx Spartan 3AN In-System Flash
  80                                          * (MFR cannot be used for probing
  81                                          * because it has the same value as
  82                                          * ATMEL flashes)
  83                                          */
  84 #define SPI_NOR_4B_OPCODES      BIT(11) /*
  85                                          * Use dedicated 4byte address op codes
  86                                          * to support memory size above 128Mib.
  87                                          */
  88 #define NO_CHIP_ERASE           BIT(12) /* Chip does not support chip erase */
  89 };
  90
  91 #define JEDEC_MFR(info) ((info)->id[0])
  92
  93 static const struct flash_info *spi_nor_match_id(const char *name);
  94
  95 /*
  96  * Read the status register, returning its value in the location
  97  * Return the status register value.
  98  * Returns negative if error occurred.
  99  */
 100 static int read_sr(struct spi_nor *nor)
 101 {
 102         int ret;
 103         u8 val;
 104
 105         ret = nor->read_reg(nor, SPINOR_OP_RDSR, &val, 1);
 106         if (ret < 0) {
 107                 pr_err("error %d reading SR\n", (int) ret);
 108                 return ret;
 109         }
 110
 111         return val;
 112 }
 113
 114 /*
 115  * Read the flag status register, returning its value in the location
 116  * Return the status register value.
 117  * Returns negative if error occurred.
 118  */
 119 static int read_fsr(struct spi_nor *nor)
 120 {
 121         int ret;
 122         u8 val;
 123
 124         ret = nor->read_reg(nor, SPINOR_OP_RDFSR, &val, 1);
 125         if (ret < 0) {
 126                 pr_err("error %d reading FSR\n", ret);
 127                 return ret;
 128         }
 129
 130         return val;
 131 }
 132
 133 /*
 134  * Read configuration register, returning its value in the
 135  * location. Return the configuration register value.
 136  * Returns negative if error occurred.
 137  */
 138 static int read_cr(struct spi_nor *nor)
 139 {
 140         int ret;
 141         u8 val;
 142
 143         ret = nor->read_reg(nor, SPINOR_OP_RDCR, &val, 1);
 144         if (ret < 0) {
 145                 dev_err(nor->dev, "error %d reading CR\n", ret);
 146                 return ret;
 147         }
 148
 149         return val;
 150 }
 151
 152 /*
 153  * Dummy Cycle calculation for different type of read.
 154  * It can be used to support more commands with
 155  * different dummy cycle requirements.
 156  */
 157 static inline int spi_nor_read_dummy_cycles(struct spi_nor *nor)
 158 {
 159         switch (nor->flash_read) {
 160         case SPI_NOR_FAST:
 161         case SPI_NOR_DUAL:
 162         case SPI_NOR_QUAD:
 163                 return 8;
 164         case SPI_NOR_NORMAL:
 165                 return 0;
 166         }
 167         return 0;
 168 }
 169
 170 /*
 171  * Write status register 1 byte
 172  * Returns negative if error occurred.
 173  */
 174 static inline int write_sr(struct spi_nor *nor, u8 val)
 175 {
 176         nor->cmd_buf[0] = val;
 177         return nor->write_reg(nor, SPINOR_OP_WRSR, nor->cmd_buf, 1);
 178 }
 179
 180 /*
 181  * Set write enable latch with Write Enable command.
 182  * Returns negative if error occurred.
 183  */
 184 static inline int write_enable(struct spi_nor *nor)
 185 {
 186         return nor->write_reg(nor, SPINOR_OP_WREN, NULL, 0);
 187 }
 188
 189 /*
 190  * Send write disable instruction to the chip.
 191  */
 192 static inline int write_disable(struct spi_nor *nor)
 193 {
 194         return nor->write_reg(nor, SPINOR_OP_WRDI, NULL, 0);
 195 }
 196
 197 static inline struct spi_nor *mtd_to_spi_nor(struct mtd_info *mtd)
 198 {
 199         return mtd->priv;
 200 }
 201
 202
 203 static u8 spi_nor_convert_opcode(u8 opcode, const u8 table[][2], size_t size)
 204 {
 205         size_t i;
 206
 207         for (i = 0; i < size; i++)
 208                 if (table[i][0] == opcode)
 209                         return table[i][1];
 210
 211         /* No conversion found, keep input op code. */
 212         return opcode;
 213 }
 214
 215 static inline u8 spi_nor_convert_3to4_read(u8 opcode)
 216 {
 217         static const u8 spi_nor_3to4_read[][2] = {
 218                 { SPINOR_OP_READ,       SPINOR_OP_READ_4B },
 219                 { SPINOR_OP_READ_FAST,  SPINOR_OP_READ_FAST_4B },
 220                 { SPINOR_OP_READ_1_1_2, SPINOR_OP_READ_1_1_2_4B },
 221                 { SPINOR_OP_READ_1_2_2, SPINOR_OP_READ_1_2_2_4B },
 222                 { SPINOR_OP_READ_1_1_4, SPINOR_OP_READ_1_1_4_4B },
 223                 { SPINOR_OP_READ_1_4_4, SPINOR_OP_READ_1_4_4_4B },
 224         };
 225
 226         return spi_nor_convert_opcode(opcode, spi_nor_3to4_read,
 227                                       ARRAY_SIZE(spi_nor_3to4_read));
 228 }
 229
 230 static inline u8 spi_nor_convert_3to4_program(u8 opcode)
 231 {
 232         static const u8 spi_nor_3to4_program[][2] = {
 233                 { SPINOR_OP_PP,         SPINOR_OP_PP_4B },
 234                 { SPINOR_OP_PP_1_1_4,   SPINOR_OP_PP_1_1_4_4B },
 235                 { SPINOR_OP_PP_1_4_4,   SPINOR_OP_PP_1_4_4_4B },
 236         };
 237
 238         return spi_nor_convert_opcode(opcode, spi_nor_3to4_program,
 239                                       ARRAY_SIZE(spi_nor_3to4_program));
 240 }
 241
 242 static inline u8 spi_nor_convert_3to4_erase(u8 opcode)
 243 {
 244         static const u8 spi_nor_3to4_erase[][2] = {
 245                 { SPINOR_OP_BE_4K,      SPINOR_OP_BE_4K_4B },
 246                 { SPINOR_OP_BE_32K,     SPINOR_OP_BE_32K_4B },
 247                 { SPINOR_OP_SE,         SPINOR_OP_SE_4B },
 248         };
 249
 250         return spi_nor_convert_opcode(opcode, spi_nor_3to4_erase,
 251                                       ARRAY_SIZE(spi_nor_3to4_erase));
 252 }
 253
 254 static void spi_nor_set_4byte_opcodes(struct spi_nor *nor,
 255                                       const struct flash_info *info)
 256 {
 257         /* Do some manufacturer fixups first */
 258         switch (JEDEC_MFR(info)) {
 259         case SNOR_MFR_SPANSION:
 260                 /* No small sector erase for 4-byte command set */
 261                 nor->erase_opcode = SPINOR_OP_SE;
 262                 nor->mtd.erasesize = info->sector_size;
 263                 break;
 264
 265         default:
 266                 break;
 267         }
 268
 269         nor->read_opcode = spi_nor_convert_3to4_read(nor->read_opcode);
 270         nor->program_opcode = spi_nor_convert_3to4_program(nor->program_opcode);
 271         nor->erase_opcode = spi_nor_convert_3to4_erase(nor->erase_opcode);
 272 }
 273
 274 /* Enable/disable 4-byte addressing mode. */
 275 static inline int set_4byte(struct spi_nor *nor, const struct flash_info *info,
 276                             int enable)
 277 {
 278         int status;
 279         bool need_wren = false;
 280         u8 cmd;
 281
 282         switch (JEDEC_MFR(info)) {
 283         case SNOR_MFR_MICRON:
 284                 /* Some Micron need WREN command; all will accept it */
 285                 need_wren = true;
 286         case SNOR_MFR_MACRONIX:
 287         case SNOR_MFR_WINBOND:
 288                 if (need_wren)
 289                         write_enable(nor);
 290
 291                 cmd = enable ? SPINOR_OP_EN4B : SPINOR_OP_EX4B;
 292                 status = nor->write_reg(nor, cmd, NULL, 0);
 293                 if (need_wren)
 294                         write_disable(nor);
 295
 296                 return status;
 297         default:
 298                 /* Spansion style */
 299                 nor->cmd_buf[0] = enable << 7;
 300                 return nor->write_reg(nor, SPINOR_OP_BRWR, nor->cmd_buf, 1);
 301         }
 302 }
 303
 304 static int s3an_sr_ready(struct spi_nor *nor)
 305 {
 306         int ret;
 307         u8 val;
 308
 309         ret = nor->read_reg(nor, SPINOR_OP_XRDSR, &val, 1);
 310         if (ret < 0) {
 311                 dev_err(nor->dev, "error %d reading XRDSR\n", (int) ret);
 312                 return ret;
 313         }
 314
 315         return !!(val & XSR_RDY);
 316 }
 317
 318 static inline int spi_nor_sr_ready(struct spi_nor *nor)
 319 {
 320         int sr = read_sr(nor);
 321         if (sr < 0)
 322                 return sr;
 323         else
 324                 return !(sr & SR_WIP);
 325 }
 326
 327 static inline int spi_nor_fsr_ready(struct spi_nor *nor)
 328 {
 329         int fsr = read_fsr(nor);
 330         if (fsr < 0)
 331                 return fsr;
 332         else
 333                 return fsr & FSR_READY;
 334 }
 335
 336 static int spi_nor_ready(struct spi_nor *nor)
 337 {
 338         int sr, fsr;
 339
 340         if (nor->flags & SNOR_F_READY_XSR_RDY)
 341                 sr = s3an_sr_ready(nor);
 342         else
 343                 sr = spi_nor_sr_ready(nor);
 344         if (sr < 0)
 345                 return sr;
 346         fsr = nor->flags & SNOR_F_USE_FSR ? spi_nor_fsr_ready(nor) : 1;
 347         if (fsr < 0)
 348                 return fsr;
 349         return sr && fsr;
 350 }
 351
 352 /*
 353  * Service routine to read status register until ready, or timeout occurs.
 354  * Returns non-zero if error.
 355  */
 356 static int spi_nor_wait_till_ready_with_timeout(struct spi_nor *nor,
 357                                                 unsigned long timeout_jiffies)
 358 {
 359         unsigned long deadline;
 360         int timeout = 0, ret;
 361
 362         deadline = jiffies + timeout_jiffies;
 363
 364         while (!timeout) {
 365                 if (time_after_eq(jiffies, deadline))
 366                         timeout = 1;
 367
 368                 ret = spi_nor_ready(nor);
 369                 if (ret < 0)
 370                         return ret;
 371                 if (ret)
 372                         return 0;
 373
 374                 cond_resched();
 375         }
 376
 377         dev_err(nor->dev, "flash operation timed out\n");
 378
 379         return -ETIMEDOUT;
 380 }
 381
 382 static int spi_nor_wait_till_ready(struct spi_nor *nor)
 383 {
 384         return spi_nor_wait_till_ready_with_timeout(nor,
 385                                                     DEFAULT_READY_WAIT_JIFFIES);
 386 }
 387
 388 /*
 389  * Erase the whole flash memory
 390  *
 391  * Returns 0 if successful, non-zero otherwise.
 392  */
 393 static int erase_chip(struct spi_nor *nor)
 394 {
 395         dev_dbg(nor->dev, " %lldKiB\n", (long long)(nor->mtd.size >> 10));
 396
 397         return nor->write_reg(nor, SPINOR_OP_CHIP_ERASE, NULL, 0);
 398 }
 399
 400 static int spi_nor_lock_and_prep(struct spi_nor *nor, enum spi_nor_ops ops)
 401 {
 402         int ret = 0;
 403
 404         mutex_lock(&nor->lock);
 405
 406         if (nor->prepare) {
 407                 ret = nor->prepare(nor, ops);
 408                 if (ret) {
 409                         dev_err(nor->dev, "failed in the preparation.\n");
 410                         mutex_unlock(&nor->lock);
 411                         return ret;
 412                 }
 413         }
 414         return ret;
 415 }
 416
 417 static void spi_nor_unlock_and_unprep(struct spi_nor *nor, enum spi_nor_ops ops)
 418 {
 419         if (nor->unprepare)
 420                 nor->unprepare(nor, ops);
 421         mutex_unlock(&nor->lock);
 422 }
 423
 424 /*
 425  * This code converts an address to the Default Address Mode, that has non
 426  * power of two page sizes. We must support this mode because it is the default
 427  * mode supported by Xilinx tools, it can access the whole flash area and
 428  * changing over to the Power-of-two mode is irreversible and corrupts the
 429  * original data.
 430  * Addr can safely be unsigned int, the biggest S3AN device is smaller than
 431  * 4 MiB.
 432  */
 433 static loff_t spi_nor_s3an_addr_convert(struct spi_nor *nor, unsigned int addr)
 434 {
 435         unsigned int offset;
 436         unsigned int page;
 437
 438         offset = addr % nor->page_size;
 439         page = addr / nor->page_size;
 440         page <<= (nor->page_size > 512) ? 10 : 9;
 441
 442         return page | offset;
 443 }
 444
 445 /*
 446  * Initiate the erasure of a single sector
 447  */
 448 static int spi_nor_erase_sector(struct spi_nor *nor, u32 addr)
 449 {
 450         u8 buf[SPI_NOR_MAX_ADDR_WIDTH];
 451         int i;
 452
 453         if (nor->flags & SNOR_F_S3AN_ADDR_DEFAULT)
 454                 addr = spi_nor_s3an_addr_convert(nor, addr);
 455
 456         if (nor->erase)
 457                 return nor->erase(nor, addr);
 458
 459         /*
 460          * Default implementation, if driver doesn't have a specialized HW
 461          * control
 462          */
 463         for (i = nor->addr_width - 1; i >= 0; i--) {
 464                 buf[i] = addr & 0xff;
 465                 addr >>= 8;
 466         }
 467
 468         return nor->write_reg(nor, nor->erase_opcode, buf, nor->addr_width);
 469 }
 470
 471 /*
 472  * Erase an address range on the nor chip.  The address range may extend
 473  * one or more erase sectors.  Return an error is there is a problem erasing.
 474  */
 475 static int spi_nor_erase(struct mtd_info *mtd, struct erase_info *instr)
 476 {
 477         struct spi_nor *nor = mtd_to_spi_nor(mtd);
 478         u32 addr, len;
 479         uint32_t rem;
 480         int ret;
 481
 482         dev_dbg(nor->dev, "at 0x%llx, len %lld\n", (long long)instr->addr,
 483                         (long long)instr->len);
 484
 485         div_u64_rem(instr->len, mtd->erasesize, &rem);
 486         if (rem)
 487                 return -EINVAL;
 488
 489         addr = instr->addr;
 490         len = instr->len;
 491
 492         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_ERASE);
 493         if (ret)
 494                 return ret;
 495
 496         /* whole-chip erase? */
 497         if (len == mtd->size && !(nor->flags & SNOR_F_NO_OP_CHIP_ERASE)) {
 498                 unsigned long timeout;
 499
 500                 write_enable(nor);
 501
 502                 if (erase_chip(nor)) {
 503                         ret = -EIO;
 504                         goto erase_err;
 505                 }
 506
 507                 /*
 508                  * Scale the timeout linearly with the size of the flash, with
 509                  * a minimum calibrated to an old 2MB flash. We could try to
 510                  * pull these from CFI/SFDP, but these values should be good
 511                  * enough for now.
 512                  */
 513                 timeout = max(CHIP_ERASE_2MB_READY_WAIT_JIFFIES,
 514                               CHIP_ERASE_2MB_READY_WAIT_JIFFIES *
 515                               (unsigned long)(mtd->size / SZ_2M));
 516                 ret = spi_nor_wait_till_ready_with_timeout(nor, timeout);
 517                 if (ret)
 518                         goto erase_err;
 519
 520         /* REVISIT in some cases we could speed up erasing large regions
 521          * by using SPINOR_OP_SE instead of SPINOR_OP_BE_4K.  We may have set up
 522          * to use "small sector erase", but that's not always optimal.
 523          */
 524
 525         /* "sector"-at-a-time erase */
 526         } else {
 527                 while (len) {
 528                         write_enable(nor);
 529
 530                         ret = spi_nor_erase_sector(nor, addr);
 531                         if (ret)
 532                                 goto erase_err;
 533
 534                         addr += mtd->erasesize;
 535                         len -= mtd->erasesize;
 536
 537                         ret = spi_nor_wait_till_ready(nor);
 538                         if (ret)
 539                                 goto erase_err;
 540                 }
 541         }
 542
 543         write_disable(nor);
 544
 545 erase_err:
 546         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_ERASE);
 547
 548         instr->state = ret ? MTD_ERASE_FAILED : MTD_ERASE_DONE;
 549         mtd_erase_callback(instr);
 550
 551         return ret;
 552 }
 553
 554 static void stm_get_locked_range(struct spi_nor *nor, u8 sr, loff_t *ofs,
 555                                  uint64_t *len)
 556 {
 557         struct mtd_info *mtd = &nor->mtd;
 558         u8 mask = SR_BP2 | SR_BP1 | SR_BP0;
 559         int shift = ffs(mask) - 1;
 560         int pow;
 561
 562         if (!(sr & mask)) {
 563                 /* No protection */
 564                 *ofs = 0;
 565                 *len = 0;
 566         } else {
 567                 pow = ((sr & mask) ^ mask) >> shift;
 568                 *len = mtd->size >> pow;
 569                 if (nor->flags & SNOR_F_HAS_SR_TB && sr & SR_TB)
 570                         *ofs = 0;
 571                 else
 572                         *ofs = mtd->size - *len;
 573         }
 574 }
 575
 576 /*
 577  * Return 1 if the entire region is locked (if @locked is true) or unlocked (if
 578  * @locked is false); 0 otherwise
 579  */
 580 static int stm_check_lock_status_sr(struct spi_nor *nor, loff_t ofs, uint64_t len,
 581                                     u8 sr, bool locked)
 582 {
 583         loff_t lock_offs;
 584         uint64_t lock_len;
 585
 586         if (!len)
 587                 return 1;
 588
 589         stm_get_locked_range(nor, sr, &lock_offs, &lock_len);
 590
 591         if (locked)
 592                 /* Requested range is a sub-range of locked range */
 593                 return (ofs + len <= lock_offs + lock_len) && (ofs >= lock_offs);
 594         else
 595                 /* Requested range does not overlap with locked range */
 596                 return (ofs >= lock_offs + lock_len) || (ofs + len <= lock_offs);
 597 }
 598
 599 static int stm_is_locked_sr(struct spi_nor *nor, loff_t ofs, uint64_t len,
 600                             u8 sr)
 601 {
 602         return stm_check_lock_status_sr(nor, ofs, len, sr, true);
 603 }
 604
 605 static int stm_is_unlocked_sr(struct spi_nor *nor, loff_t ofs, uint64_t len,
 606                               u8 sr)
 607 {
 608         return stm_check_lock_status_sr(nor, ofs, len, sr, false);
 609 }
 610
 611 /*
 612  * Lock a region of the flash. Compatible with ST Micro and similar flash.
 613  * Supports the block protection bits BP{0,1,2} in the status register
 614  * (SR). Does not support these features found in newer SR bitfields:
 615  *   - SEC: sector/block protect - only handle SEC=0 (block protect)
 616  *   - CMP: complement protect - only support CMP=0 (range is not complemented)
 617  *
 618  * Support for the following is provided conditionally for some flash:
 619  *   - TB: top/bottom protect
 620  *
 621  * Sample table portion for 8MB flash (Winbond w25q64fw):
 622  *
 623  *   SEC  |  TB   |  BP2  |  BP1  |  BP0  |  Prot Length  | Protected Portion
 624  *  --------------------------------------------------------------------------
 625  *    X   |   X   |   0   |   0   |   0   |  NONE         | NONE
 626  *    0   |   0   |   0   |   0   |   1   |  128 KB       | Upper 1/64
 627  *    0   |   0   |   0   |   1   |   0   |  256 KB       | Upper 1/32
 628  *    0   |   0   |   0   |   1   |   1   |  512 KB       | Upper 1/16
 629  *    0   |   0   |   1   |   0   |   0   |  1 MB         | Upper 1/8
 630  *    0   |   0   |   1   |   0   |   1   |  2 MB         | Upper 1/4
 631  *    0   |   0   |   1   |   1   |   0   |  4 MB         | Upper 1/2
 632  *    X   |   X   |   1   |   1   |   1   |  8 MB         | ALL
 633  *  ------|-------|-------|-------|-------|---------------|-------------------
 634  *    0   |   1   |   0   |   0   |   1   |  128 KB       | Lower 1/64
 635  *    0   |   1   |   0   |   1   |   0   |  256 KB       | Lower 1/32
 636  *    0   |   1   |   0   |   1   |   1   |  512 KB       | Lower 1/16
 637  *    0   |   1   |   1   |   0   |   0   |  1 MB         | Lower 1/8
 638  *    0   |   1   |   1   |   0   |   1   |  2 MB         | Lower 1/4
 639  *    0   |   1   |   1   |   1   |   0   |  4 MB         | Lower 1/2
 640  *
 641  * Returns negative on errors, 0 on success.
 642  */
 643 static int stm_lock(struct spi_nor *nor, loff_t ofs, uint64_t len)
 644 {
 645         struct mtd_info *mtd = &nor->mtd;
 646         int status_old, status_new;
 647         u8 mask = SR_BP2 | SR_BP1 | SR_BP0;
 648         u8 shift = ffs(mask) - 1, pow, val;
 649         loff_t lock_len;
 650         bool can_be_top = true, can_be_bottom = nor->flags & SNOR_F_HAS_SR_TB;
 651         bool use_top;
 652         int ret;
 653
 654         status_old = read_sr(nor);
 655         if (status_old < 0)
 656                 return status_old;
 657
 658         /* If nothing in our range is unlocked, we don't need to do anything */
 659         if (stm_is_locked_sr(nor, ofs, len, status_old))
 660                 return 0;
 661
 662         /* If anything below us is unlocked, we can't use 'bottom' protection */
 663         if (!stm_is_locked_sr(nor, 0, ofs, status_old))
 664                 can_be_bottom = false;
 665
 666         /* If anything above us is unlocked, we can't use 'top' protection */
 667         if (!stm_is_locked_sr(nor, ofs + len, mtd->size - (ofs + len),
 668                                 status_old))
 669                 can_be_top = false;
 670
 671         if (!can_be_bottom && !can_be_top)
 672                 return -EINVAL;
 673
 674         /* Prefer top, if both are valid */
 675         use_top = can_be_top;
 676
 677         /* lock_len: length of region that should end up locked */
 678         if (use_top)
 679                 lock_len = mtd->size - ofs;
 680         else
 681                 lock_len = ofs + len;
 682
 683         /*
 684          * Need smallest pow such that:
 685          *
 686          *   1 / (2^pow) <= (len / size)
 687          *
 688          * so (assuming power-of-2 size) we do:
 689          *
 690          *   pow = ceil(log2(size / len)) = log2(size) - floor(log2(len))
 691          */
 692         pow = ilog2(mtd->size) - ilog2(lock_len);
 693         val = mask - (pow << shift);
 694         if (val & ~mask)
 695                 return -EINVAL;
 696         /* Don't "lock" with no region! */
 697         if (!(val & mask))
 698                 return -EINVAL;
 699
 700         status_new = (status_old & ~mask & ~SR_TB) | val;
 701
 702         /* Disallow further writes if WP pin is asserted */
 703         status_new |= SR_SRWD;
 704
 705         if (!use_top)
 706                 status_new |= SR_TB;
 707
 708         /* Don't bother if they're the same */
 709         if (status_new == status_old)
 710                 return 0;
 711
 712         /* Only modify protection if it will not unlock other areas */
 713         if ((status_new & mask) < (status_old & mask))
 714                 return -EINVAL;
 715
 716         write_enable(nor);
 717         ret = write_sr(nor, status_new);
 718         if (ret)
 719                 return ret;
 720         return spi_nor_wait_till_ready(nor);
 721 }
 722
 723 /*
 724  * Unlock a region of the flash. See stm_lock() for more info
 725  *
 726  * Returns negative on errors, 0 on success.
 727  */
 728 static int stm_unlock(struct spi_nor *nor, loff_t ofs, uint64_t len)
 729 {
 730         struct mtd_info *mtd = &nor->mtd;
 731         int status_old, status_new;
 732         u8 mask = SR_BP2 | SR_BP1 | SR_BP0;
 733         u8 shift = ffs(mask) - 1, pow, val;
 734         loff_t lock_len;
 735         bool can_be_top = true, can_be_bottom = nor->flags & SNOR_F_HAS_SR_TB;
 736         bool use_top;
 737         int ret;
 738
 739         status_old = read_sr(nor);
 740         if (status_old < 0)
 741                 return status_old;
 742
 743         /* If nothing in our range is locked, we don't need to do anything */
 744         if (stm_is_unlocked_sr(nor, ofs, len, status_old))
 745                 return 0;
 746
 747         /* If anything below us is locked, we can't use 'top' protection */
 748         if (!stm_is_unlocked_sr(nor, 0, ofs, status_old))
 749                 can_be_top = false;
 750
 751         /* If anything above us is locked, we can't use 'bottom' protection */
 752         if (!stm_is_unlocked_sr(nor, ofs + len, mtd->size - (ofs + len),
 753                                 status_old))
 754                 can_be_bottom = false;
 755
 756         if (!can_be_bottom && !can_be_top)
 757                 return -EINVAL;
 758
 759         /* Prefer top, if both are valid */
 760         use_top = can_be_top;
 761
 762         /* lock_len: length of region that should remain locked */
 763         if (use_top)
 764                 lock_len = mtd->size - (ofs + len);
 765         else
 766                 lock_len = ofs;
 767
 768         /*
 769          * Need largest pow such that:
 770          *
 771          *   1 / (2^pow) >= (len / size)
 772          *
 773          * so (assuming power-of-2 size) we do:
 774          *
 775          *   pow = floor(log2(size / len)) = log2(size) - ceil(log2(len))
 776          */
 777         pow = ilog2(mtd->size) - order_base_2(lock_len);
 778         if (lock_len == 0) {
 779                 val = 0; /* fully unlocked */
 780         } else {
 781                 val = mask - (pow << shift);
 782                 /* Some power-of-two sizes are not supported */
 783                 if (val & ~mask)
 784                         return -EINVAL;
 785         }
 786
 787         status_new = (status_old & ~mask & ~SR_TB) | val;
 788
 789         /* Don't protect status register if we're fully unlocked */
 790         if (lock_len == 0)
 791                 status_new &= ~SR_SRWD;
 792
 793         if (!use_top)
 794                 status_new |= SR_TB;
 795
 796         /* Don't bother if they're the same */
 797         if (status_new == status_old)
 798                 return 0;
 799
 800         /* Only modify protection if it will not lock other areas */
 801         if ((status_new & mask) > (status_old & mask))
 802                 return -EINVAL;
 803
 804         write_enable(nor);
 805         ret = write_sr(nor, status_new);
 806         if (ret)
 807                 return ret;
 808         return spi_nor_wait_till_ready(nor);
 809 }
 810
 811 /*
 812  * Check if a region of the flash is (completely) locked. See stm_lock() for
 813  * more info.
 814  *
 815  * Returns 1 if entire region is locked, 0 if any portion is unlocked, and
 816  * negative on errors.
 817  */
 818 static int stm_is_locked(struct spi_nor *nor, loff_t ofs, uint64_t len)
 819 {
 820         int status;
 821
 822         status = read_sr(nor);
 823         if (status < 0)
 824                 return status;
 825
 826         return stm_is_locked_sr(nor, ofs, len, status);
 827 }
 828
 829 static int spi_nor_lock(struct mtd_info *mtd, loff_t ofs, uint64_t len)
 830 {
 831         struct spi_nor *nor = mtd_to_spi_nor(mtd);
 832         int ret;
 833
 834         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_LOCK);
 835         if (ret)
 836                 return ret;
 837
 838         ret = nor->flash_lock(nor, ofs, len);
 839
 840         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_UNLOCK);
 841         return ret;
 842 }
 843
 844 static int spi_nor_unlock(struct mtd_info *mtd, loff_t ofs, uint64_t len)
 845 {
 846         struct spi_nor *nor = mtd_to_spi_nor(mtd);
 847         int ret;
 848
 849         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_UNLOCK);
 850         if (ret)
 851                 return ret;
 852
 853         ret = nor->flash_unlock(nor, ofs, len);
 854
 855         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_LOCK);
 856         return ret;
 857 }
 858
 859 static int spi_nor_is_locked(struct mtd_info *mtd, loff_t ofs, uint64_t len)
 860 {
 861         struct spi_nor *nor = mtd_to_spi_nor(mtd);
 862         int ret;
 863
 864         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_UNLOCK);
 865         if (ret)
 866                 return ret;
 867
 868         ret = nor->flash_is_locked(nor, ofs, len);
 869
 870         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_LOCK);
 871         return ret;
 872 }
 873
 874 /* Used when the "_ext_id" is two bytes at most */
 875 #define INFO(_jedec_id, _ext_id, _sector_size, _n_sectors, _flags)      \
 876                 .id = {                                                 \
 877                         ((_jedec_id) >> 16) & 0xff,                     \
 878                         ((_jedec_id) >> 8) & 0xff,                      \
 879                         (_jedec_id) & 0xff,                             \
 880                         ((_ext_id) >> 8) & 0xff,                        \
 881                         (_ext_id) & 0xff,                               \
 882                         },                                              \
 883                 .id_len = (!(_jedec_id) ? 0 : (3 + ((_ext_id) ? 2 : 0))),       \
 884                 .sector_size = (_sector_size),                          \
 885                 .n_sectors = (_n_sectors),                              \
 886                 .page_size = 256,                                       \
 887                 .flags = (_flags),
 888
 889 #define INFO6(_jedec_id, _ext_id, _sector_size, _n_sectors, _flags)     \
 890                 .id = {                                                 \
 891                         ((_jedec_id) >> 16) & 0xff,                     \
 892                         ((_jedec_id) >> 8) & 0xff,                      \
 893                         (_jedec_id) & 0xff,                             \
 894                         ((_ext_id) >> 16) & 0xff,                       \
 895                         ((_ext_id) >> 8) & 0xff,                        \
 896                         (_ext_id) & 0xff,                               \
 897                         },                                              \
 898                 .id_len = 6,                                            \
 899                 .sector_size = (_sector_size),                          \
 900                 .n_sectors = (_n_sectors),                              \
 901                 .page_size = 256,                                       \
 902                 .flags = (_flags),
 903
 904 #define CAT25_INFO(_sector_size, _n_sectors, _page_size, _addr_width, _flags)   \
 905                 .sector_size = (_sector_size),                          \
 906                 .n_sectors = (_n_sectors),                              \
 907                 .page_size = (_page_size),                              \
 908                 .addr_width = (_addr_width),                            \
 909                 .flags = (_flags),
 910
 911 #define S3AN_INFO(_jedec_id, _n_sectors, _page_size)                    \
 912                 .id = {                                                 \
 913                         ((_jedec_id) >> 16) & 0xff,                     \
 914                         ((_jedec_id) >> 8) & 0xff,                      \
 915                         (_jedec_id) & 0xff                              \
 916                         },                                              \
 917                 .id_len = 3,                                            \
 918                 .sector_size = (8*_page_size),                          \
 919                 .n_sectors = (_n_sectors),                              \
 920                 .page_size = _page_size,                                \
 921                 .addr_width = 3,                                        \
 922                 .flags = SPI_NOR_NO_FR | SPI_S3AN,
 923
 924 /* NOTE: double check command sets and memory organization when you add
 925  * more nor chips.  This current list focusses on newer chips, which
 926  * have been converging on command sets which including JEDEC ID.
 927  *
 928  * All newly added entries should describe *hardware* and should use SECT_4K
 929  * (or SECT_4K_PMC) if hardware supports erasing 4 KiB sectors. For usage
 930  * scenarios excluding small sectors there is config option that can be
 931  * disabled: CONFIG_MTD_SPI_NOR_USE_4K_SECTORS.
 932  * For historical (and compatibility) reasons (before we got above config) some
 933  * old entries may be missing 4K flag.
 934  */
 935 static const struct flash_info spi_nor_ids[] = {
 936         /* Atmel -- some are (confusingly) marketed as "DataFlash" */
 937         { "at25fs010",  INFO(0x1f6601, 0, 32 * 1024,   4, SECT_4K) },
 938         { "at25fs040",  INFO(0x1f6604, 0, 64 * 1024,   8, SECT_4K) },
 939
 940         { "at25df041a", INFO(0x1f4401, 0, 64 * 1024,   8, SECT_4K) },
 941         { "at25df321",  INFO(0x1f4700, 0, 64 * 1024,  64, SECT_4K) },
 942         { "at25df321a", INFO(0x1f4701, 0, 64 * 1024,  64, SECT_4K) },
 943         { "at25df641",  INFO(0x1f4800, 0, 64 * 1024, 128, SECT_4K) },
 944
 945         { "at26f004",   INFO(0x1f0400, 0, 64 * 1024,  8, SECT_4K) },
 946         { "at26df081a", INFO(0x1f4501, 0, 64 * 1024, 16, SECT_4K) },
 947         { "at26df161a", INFO(0x1f4601, 0, 64 * 1024, 32, SECT_4K) },
 948         { "at26df321",  INFO(0x1f4700, 0, 64 * 1024, 64, SECT_4K) },
 949
 950         { "at45db081d", INFO(0x1f2500, 0, 64 * 1024, 16, SECT_4K) },
 951
 952         /* EON -- en25xxx */
 953         { "en25f32",    INFO(0x1c3116, 0, 64 * 1024,   64, SECT_4K) },
 954         { "en25p32",    INFO(0x1c2016, 0, 64 * 1024,   64, 0) },
 955         { "en25q32b",   INFO(0x1c3016, 0, 64 * 1024,   64, 0) },
 956         { "en25p64",    INFO(0x1c2017, 0, 64 * 1024,  128, 0) },
 957         { "en25q64",    INFO(0x1c3017, 0, 64 * 1024,  128, SECT_4K) },
 958         { "en25qh128",  INFO(0x1c7018, 0, 64 * 1024,  256, 0) },
 959         { "en25qh256",  INFO(0x1c7019, 0, 64 * 1024,  512, 0) },
 960         { "en25s64",    INFO(0x1c3817, 0, 64 * 1024,  128, SECT_4K) },
 961
 962         /* ESMT */
 963         { "f25l32pa", INFO(0x8c2016, 0, 64 * 1024, 64, SECT_4K | SPI_NOR_HAS_LOCK) },
 964         { "f25l32qa", INFO(0x8c4116, 0, 64 * 1024, 64, SECT_4K | SPI_NOR_HAS_LOCK) },
 965         { "f25l64qa", INFO(0x8c4117, 0, 64 * 1024, 128, SECT_4K | SPI_NOR_HAS_LOCK) },
 966
 967         /* Everspin */
 968         { "mr25h256", CAT25_INFO( 32 * 1024, 1, 256, 2, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
 969         { "mr25h10",  CAT25_INFO(128 * 1024, 1, 256, 3, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
 970         { "mr25h40",  CAT25_INFO(512 * 1024, 1, 256, 3, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
 971
 972         /* Fujitsu */
 973         { "mb85rs1mt", INFO(0x047f27, 0, 128 * 1024, 1, SPI_NOR_NO_ERASE) },
 974
 975         /* GigaDevice */
 976         {
 977                 "gd25q16", INFO(0xc84015, 0, 64 * 1024,  32,
 978                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 979                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 980         },
 981         {
 982                 "gd25q32", INFO(0xc84016, 0, 64 * 1024,  64,
 983                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 984                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 985         },
 986         {
 987                 "gd25q64", INFO(0xc84017, 0, 64 * 1024, 128,
 988                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 989                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 990         },
 991         {
 992                 "gd25lq64c", INFO(0xc86017, 0, 64 * 1024, 128,
 993                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 994                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
 995         },
 996         {
 997                 "gd25q128", INFO(0xc84018, 0, 64 * 1024, 256,
 998                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
 999                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
1000         },
1001
1002         /* Intel/Numonyx -- xxxs33b */
1003         { "160s33b",  INFO(0x898911, 0, 64 * 1024,  32, 0) },
1004         { "320s33b",  INFO(0x898912, 0, 64 * 1024,  64, 0) },
1005         { "640s33b",  INFO(0x898913, 0, 64 * 1024, 128, 0) },
1006
1007         /* ISSI */
1008         { "is25cd512", INFO(0x7f9d20, 0, 32 * 1024,   2, SECT_4K) },
1009
1010         /* Macronix */
1011         { "mx25l512e",   INFO(0xc22010, 0, 64 * 1024,   1, SECT_4K) },
1012         { "mx25l2005a",  INFO(0xc22012, 0, 64 * 1024,   4, SECT_4K) },
1013         { "mx25l4005a",  INFO(0xc22013, 0, 64 * 1024,   8, SECT_4K) },
1014         { "mx25l8005",   INFO(0xc22014, 0, 64 * 1024,  16, 0) },
1015         { "mx25l1606e",  INFO(0xc22015, 0, 64 * 1024,  32, SECT_4K) },
1016         { "mx25l3205d",  INFO(0xc22016, 0, 64 * 1024,  64, SECT_4K) },
1017         { "mx25l3255e",  INFO(0xc29e16, 0, 64 * 1024,  64, SECT_4K) },
1018         { "mx25l6405d",  INFO(0xc22017, 0, 64 * 1024, 128, SECT_4K) },
1019         { "mx25u2033e",  INFO(0xc22532, 0, 64 * 1024,   4, SECT_4K) },
1020         { "mx25u4035",   INFO(0xc22533, 0, 64 * 1024,   8, SECT_4K) },
1021         { "mx25u8035",   INFO(0xc22534, 0, 64 * 1024,  16, SECT_4K) },
1022         { "mx25u6435f",  INFO(0xc22537, 0, 64 * 1024, 128, SECT_4K) },
1023         { "mx25l12805d", INFO(0xc22018, 0, 64 * 1024, 256, 0) },
1024         { "mx25l12855e", INFO(0xc22618, 0, 64 * 1024, 256, 0) },
1025         { "mx25l25635e", INFO(0xc22019, 0, 64 * 1024, 512, 0) },
1026         { "mx25u25635f", INFO(0xc22539, 0, 64 * 1024, 512, SECT_4K | SPI_NOR_4B_OPCODES) },
1027         { "mx25l25655e", INFO(0xc22619, 0, 64 * 1024, 512, 0) },
1028         { "mx66l51235l", INFO(0xc2201a, 0, 64 * 1024, 1024, SPI_NOR_QUAD_READ) },
1029         { "mx66l1g55g",  INFO(0xc2261b, 0, 64 * 1024, 2048, SPI_NOR_QUAD_READ) },
1030
1031         /* Micron */
1032         { "n25q016a",    INFO(0x20bb15, 0, 64 * 1024,   32, SECT_4K | SPI_NOR_QUAD_READ) },
1033         { "n25q032",     INFO(0x20ba16, 0, 64 * 1024,   64, SPI_NOR_QUAD_READ) },
1034         { "n25q032a",    INFO(0x20bb16, 0, 64 * 1024,   64, SPI_NOR_QUAD_READ) },
1035         { "n25q064",     INFO(0x20ba17, 0, 64 * 1024,  128, SECT_4K | SPI_NOR_QUAD_READ) },
1036         { "n25q064a",    INFO(0x20bb17, 0, 64 * 1024,  128, SECT_4K | SPI_NOR_QUAD_READ) },
1037         { "n25q128a11",  INFO(0x20bb18, 0, 64 * 1024,  256, SECT_4K | SPI_NOR_QUAD_READ) },
1038         { "n25q128a13",  INFO(0x20ba18, 0, 64 * 1024,  256, SECT_4K | SPI_NOR_QUAD_READ) },
1039         { "n25q256a",    INFO(0x20ba19, 0, 64 * 1024,  512, SECT_4K | SPI_NOR_QUAD_READ) },
1040         { "n25q256ax1",  INFO(0x20bb19, 0, 64 * 1024,  512, SECT_4K | SPI_NOR_QUAD_READ) },
1041         { "n25q512a",    INFO(0x20bb20, 0, 64 * 1024, 1024, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ) },
1042         { "n25q512ax3",  INFO(0x20ba20, 0, 64 * 1024, 1024, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ) },
1043         { "n25q00",      INFO(0x20ba21, 0, 64 * 1024, 2048, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ | NO_CHIP_ERASE) },
1044         { "n25q00a",     INFO(0x20bb21, 0, 64 * 1024, 2048, SECT_4K | USE_FSR | SPI_NOR_QUAD_READ | NO_CHIP_ERASE) },
1045
1046         /* PMC */
1047         { "pm25lv512",   INFO(0,        0, 32 * 1024,    2, SECT_4K_PMC) },
1048         { "pm25lv010",   INFO(0,        0, 32 * 1024,    4, SECT_4K_PMC) },
1049         { "pm25lq032",   INFO(0x7f9d46, 0, 64 * 1024,   64, SECT_4K) },
1050
1051         /* Spansion -- single (large) sector size only, at least
1052          * for the chips listed here (without boot sectors).
1053          */
1054         { "s25sl032p",  INFO(0x010215, 0x4d00,  64 * 1024,  64, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
1055         { "s25sl064p",  INFO(0x010216, 0x4d00,  64 * 1024, 128, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
1056         { "s25fl256s0", INFO(0x010219, 0x4d00, 256 * 1024, 128, 0) },
1057         { "s25fl256s1", INFO(0x010219, 0x4d01,  64 * 1024, 512, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
1058         { "s25fl512s",  INFO(0x010220, 0x4d00, 256 * 1024, 256, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
1059         { "s70fl01gs",  INFO(0x010221, 0x4d00, 256 * 1024, 256, 0) },
1060         { "s25sl12800", INFO(0x012018, 0x0300, 256 * 1024,  64, 0) },
1061         { "s25sl12801", INFO(0x012018, 0x0301,  64 * 1024, 256, 0) },
1062         { "s25fl128s",  INFO6(0x012018, 0x4d0180, 64 * 1024, 256, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
1063         { "s25fl129p0", INFO(0x012018, 0x4d00, 256 * 1024,  64, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
1064         { "s25fl129p1", INFO(0x012018, 0x4d01,  64 * 1024, 256, SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
1065         { "s25sl004a",  INFO(0x010212,      0,  64 * 1024,   8, 0) },
1066         { "s25sl008a",  INFO(0x010213,      0,  64 * 1024,  16, 0) },
1067         { "s25sl016a",  INFO(0x010214,      0,  64 * 1024,  32, 0) },
1068         { "s25sl032a",  INFO(0x010215,      0,  64 * 1024,  64, 0) },
1069         { "s25sl064a",  INFO(0x010216,      0,  64 * 1024, 128, 0) },
1070         { "s25fl004k",  INFO(0xef4013,      0,  64 * 1024,   8, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
1071         { "s25fl008k",  INFO(0xef4014,      0,  64 * 1024,  16, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
1072         { "s25fl016k",  INFO(0xef4015,      0,  64 * 1024,  32, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
1073         { "s25fl064k",  INFO(0xef4017,      0,  64 * 1024, 128, SECT_4K) },
1074         { "s25fl116k",  INFO(0x014015,      0,  64 * 1024,  32, SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ) },
1075         { "s25fl132k",  INFO(0x014016,      0,  64 * 1024,  64, SECT_4K) },
1076         { "s25fl164k",  INFO(0x014017,      0,  64 * 1024, 128, SECT_4K) },
1077         { "s25fl204k",  INFO(0x014013,      0,  64 * 1024,   8, SECT_4K | SPI_NOR_DUAL_READ) },
1078         { "s25fl208k",  INFO(0x014014,      0,  64 * 1024,  16, SECT_4K | SPI_NOR_DUAL_READ) },
1079
1080         /* SST -- large erase sizes are "overlays", "sectors" are 4K */
1081         { "sst25vf040b", INFO(0xbf258d, 0, 64 * 1024,  8, SECT_4K | SST_WRITE) },
1082         { "sst25vf080b", INFO(0xbf258e, 0, 64 * 1024, 16, SECT_4K | SST_WRITE) },
1083         { "sst25vf016b", INFO(0xbf2541, 0, 64 * 1024, 32, SECT_4K | SST_WRITE) },
1084         { "sst25vf032b", INFO(0xbf254a, 0, 64 * 1024, 64, SECT_4K | SST_WRITE) },
1085         { "sst25vf064c", INFO(0xbf254b, 0, 64 * 1024, 128, SECT_4K) },
1086         { "sst25wf512",  INFO(0xbf2501, 0, 64 * 1024,  1, SECT_4K | SST_WRITE) },
1087         { "sst25wf010",  INFO(0xbf2502, 0, 64 * 1024,  2, SECT_4K | SST_WRITE) },
1088         { "sst25wf020",  INFO(0xbf2503, 0, 64 * 1024,  4, SECT_4K | SST_WRITE) },
1089         { "sst25wf020a", INFO(0x621612, 0, 64 * 1024,  4, SECT_4K) },
1090         { "sst25wf040b", INFO(0x621613, 0, 64 * 1024,  8, SECT_4K) },
1091         { "sst25wf040",  INFO(0xbf2504, 0, 64 * 1024,  8, SECT_4K | SST_WRITE) },
1092         { "sst25wf080",  INFO(0xbf2505, 0, 64 * 1024, 16, SECT_4K | SST_WRITE) },
1093
1094         /* ST Microelectronics -- newer production may have feature updates */
1095         { "m25p05",  INFO(0x202010,  0,  32 * 1024,   2, 0) },
1096         { "m25p10",  INFO(0x202011,  0,  32 * 1024,   4, 0) },
1097         { "m25p20",  INFO(0x202012,  0,  64 * 1024,   4, 0) },
1098         { "m25p40",  INFO(0x202013,  0,  64 * 1024,   8, 0) },
1099         { "m25p80",  INFO(0x202014,  0,  64 * 1024,  16, 0) },
1100         { "m25p16",  INFO(0x202015,  0,  64 * 1024,  32, 0) },
1101         { "m25p32",  INFO(0x202016,  0,  64 * 1024,  64, 0) },
1102         { "m25p64",  INFO(0x202017,  0,  64 * 1024, 128, 0) },
1103         { "m25p128", INFO(0x202018,  0, 256 * 1024,  64, 0) },
1104
1105         { "m25p05-nonjedec",  INFO(0, 0,  32 * 1024,   2, 0) },
1106         { "m25p10-nonjedec",  INFO(0, 0,  32 * 1024,   4, 0) },
1107         { "m25p20-nonjedec",  INFO(0, 0,  64 * 1024,   4, 0) },
1108         { "m25p40-nonjedec",  INFO(0, 0,  64 * 1024,   8, 0) },
1109         { "m25p80-nonjedec",  INFO(0, 0,  64 * 1024,  16, 0) },
1110         { "m25p16-nonjedec",  INFO(0, 0,  64 * 1024,  32, 0) },
1111         { "m25p32-nonjedec",  INFO(0, 0,  64 * 1024,  64, 0) },
1112         { "m25p64-nonjedec",  INFO(0, 0,  64 * 1024, 128, 0) },
1113         { "m25p128-nonjedec", INFO(0, 0, 256 * 1024,  64, 0) },
1114
1115         { "m45pe10", INFO(0x204011,  0, 64 * 1024,    2, 0) },
1116         { "m45pe80", INFO(0x204014,  0, 64 * 1024,   16, 0) },
1117         { "m45pe16", INFO(0x204015,  0, 64 * 1024,   32, 0) },
1118
1119         { "m25pe20", INFO(0x208012,  0, 64 * 1024,  4,       0) },
1120         { "m25pe80", INFO(0x208014,  0, 64 * 1024, 16,       0) },
1121         { "m25pe16", INFO(0x208015,  0, 64 * 1024, 32, SECT_4K) },
1122
1123         { "m25px16",    INFO(0x207115,  0, 64 * 1024, 32, SECT_4K) },
1124         { "m25px32",    INFO(0x207116,  0, 64 * 1024, 64, SECT_4K) },
1125         { "m25px32-s0", INFO(0x207316,  0, 64 * 1024, 64, SECT_4K) },
1126         { "m25px32-s1", INFO(0x206316,  0, 64 * 1024, 64, SECT_4K) },
1127         { "m25px64",    INFO(0x207117,  0, 64 * 1024, 128, 0) },
1128         { "m25px80",    INFO(0x207114,  0, 64 * 1024, 16, 0) },
1129
1130         /* Winbond -- w25x "blocks" are 64K, "sectors" are 4KiB */
1131         { "w25x05", INFO(0xef3010, 0, 64 * 1024,  1,  SECT_4K) },
1132         { "w25x10", INFO(0xef3011, 0, 64 * 1024,  2,  SECT_4K) },
1133         { "w25x20", INFO(0xef3012, 0, 64 * 1024,  4,  SECT_4K) },
1134         { "w25x40", INFO(0xef3013, 0, 64 * 1024,  8,  SECT_4K) },
1135         { "w25x80", INFO(0xef3014, 0, 64 * 1024,  16, SECT_4K) },
1136         { "w25x16", INFO(0xef3015, 0, 64 * 1024,  32, SECT_4K) },
1137         { "w25x32", INFO(0xef3016, 0, 64 * 1024,  64, SECT_4K) },
1138         { "w25q20cl", INFO(0xef4012, 0, 64 * 1024,  4, SECT_4K) },
1139         { "w25q20bw", INFO(0xef5012, 0, 64 * 1024,  4, SECT_4K) },
1140         { "w25q20ew", INFO(0xef6012, 0, 64 * 1024,  4, SECT_4K) },
1141         { "w25q32", INFO(0xef4016, 0, 64 * 1024,  64, SECT_4K) },
1142         {
1143                 "w25q32dw", INFO(0xef6016, 0, 64 * 1024,  64,
1144                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
1145                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
1146         },
1147         { "w25x64", INFO(0xef3017, 0, 64 * 1024, 128, SECT_4K) },
1148         { "w25q64", INFO(0xef4017, 0, 64 * 1024, 128, SECT_4K) },
1149         {
1150                 "w25q64dw", INFO(0xef6017, 0, 64 * 1024, 128,
1151                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
1152                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
1153         },
1154         {
1155                 "w25q128fw", INFO(0xef6018, 0, 64 * 1024, 256,
1156                         SECT_4K | SPI_NOR_DUAL_READ | SPI_NOR_QUAD_READ |
1157                         SPI_NOR_HAS_LOCK | SPI_NOR_HAS_TB)
1158         },
1159         { "w25q80", INFO(0xef5014, 0, 64 * 1024,  16, SECT_4K) },
1160         { "w25q80bl", INFO(0xef4014, 0, 64 * 1024,  16, SECT_4K) },
1161         { "w25q128", INFO(0xef4018, 0, 64 * 1024, 256, SECT_4K) },
1162         { "w25q256", INFO(0xef4019, 0, 64 * 1024, 512, SECT_4K) },
1163
1164         /* Catalyst / On Semiconductor -- non-JEDEC */
1165         { "cat25c11", CAT25_INFO(  16, 8, 16, 1, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
1166         { "cat25c03", CAT25_INFO(  32, 8, 16, 2, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
1167         { "cat25c09", CAT25_INFO( 128, 8, 32, 2, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
1168         { "cat25c17", CAT25_INFO( 256, 8, 32, 2, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
1169         { "cat25128", CAT25_INFO(2048, 8, 64, 2, SPI_NOR_NO_ERASE | SPI_NOR_NO_FR) },
1170
1171         /* Xilinx S3AN Internal Flash */
1172         { "3S50AN", S3AN_INFO(0x1f2200, 64, 264) },
1173         { "3S200AN", S3AN_INFO(0x1f2400, 256, 264) },
1174         { "3S400AN", S3AN_INFO(0x1f2400, 256, 264) },
1175         { "3S700AN", S3AN_INFO(0x1f2500, 512, 264) },
1176         { "3S1400AN", S3AN_INFO(0x1f2600, 512, 528) },
1177         { },
1178 };
1179
1180 static const struct flash_info *spi_nor_read_id(struct spi_nor *nor)
1181 {
1182         int                     tmp;
1183         u8                      id[SPI_NOR_MAX_ID_LEN];
1184         const struct flash_info *info;
1185
1186         tmp = nor->read_reg(nor, SPINOR_OP_RDID, id, SPI_NOR_MAX_ID_LEN);
1187         if (tmp < 0) {
1188                 dev_dbg(nor->dev, "error %d reading JEDEC ID\n", tmp);
1189                 return ERR_PTR(tmp);
1190         }
1191
1192         for (tmp = 0; tmp < ARRAY_SIZE(spi_nor_ids) - 1; tmp++) {
1193                 info = &spi_nor_ids[tmp];
1194                 if (info->id_len) {
1195                         if (!memcmp(info->id, id, info->id_len))
1196                                 return &spi_nor_ids[tmp];
1197                 }
1198         }
1199         dev_err(nor->dev, "unrecognized JEDEC id bytes: %02x, %02x, %02x\n",
1200                 id[0], id[1], id[2]);
1201         return ERR_PTR(-ENODEV);
1202 }
1203
1204 static int spi_nor_read(struct mtd_info *mtd, loff_t from, size_t len,
1205                         size_t *retlen, u_char *buf)
1206 {
1207         struct spi_nor *nor = mtd_to_spi_nor(mtd);
1208         int ret;
1209
1210         dev_dbg(nor->dev, "from 0x%08x, len %zd\n", (u32)from, len);
1211
1212         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_READ);
1213         if (ret)
1214                 return ret;
1215
1216         while (len) {
1217                 loff_t addr = from;
1218
1219                 if (nor->flags & SNOR_F_S3AN_ADDR_DEFAULT)
1220                         addr = spi_nor_s3an_addr_convert(nor, addr);
1221
1222                 ret = nor->read(nor, addr, len, buf);
1223                 if (ret == 0) {
1224                         /* We shouldn't see 0-length reads */
1225                         ret = -EIO;
1226                         goto read_err;
1227                 }
1228                 if (ret < 0)
1229                         goto read_err;
1230
1231                 WARN_ON(ret > len);
1232                 *retlen += ret;
1233                 buf += ret;
1234                 from += ret;
1235                 len -= ret;
1236         }
1237         ret = 0;
1238
1239 read_err:
1240         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_READ);
1241         return ret;
1242 }
1243
1244 static int sst_write(struct mtd_info *mtd, loff_t to, size_t len,
1245                 size_t *retlen, const u_char *buf)
1246 {
1247         struct spi_nor *nor = mtd_to_spi_nor(mtd);
1248         size_t actual;
1249         int ret;
1250
1251         dev_dbg(nor->dev, "to 0x%08x, len %zd\n", (u32)to, len);
1252
1253         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_WRITE);
1254         if (ret)
1255                 return ret;
1256
1257         write_enable(nor);
1258
1259         nor->sst_write_second = false;
1260
1261         actual = to % 2;
1262         /* Start write from odd address. */
1263         if (actual) {
1264                 nor->program_opcode = SPINOR_OP_BP;
1265
1266                 /* write one byte. */
1267                 ret = nor->write(nor, to, 1, buf);
1268                 if (ret < 0)
1269                         goto sst_write_err;
1270                 WARN(ret != 1, "While writing 1 byte written %i bytes\n",
1271                      (int)ret);
1272                 ret = spi_nor_wait_till_ready(nor);
1273                 if (ret)
1274                         goto sst_write_err;
1275         }
1276         to += actual;
1277
1278         /* Write out most of the data here. */
1279         for (; actual < len - 1; actual += 2) {
1280                 nor->program_opcode = SPINOR_OP_AAI_WP;
1281
1282                 /* write two bytes. */
1283                 ret = nor->write(nor, to, 2, buf + actual);
1284                 if (ret < 0)
1285                         goto sst_write_err;
1286                 WARN(ret != 2, "While writing 2 bytes written %i bytes\n",
1287                      (int)ret);
1288                 ret = spi_nor_wait_till_ready(nor);
1289                 if (ret)
1290                         goto sst_write_err;
1291                 to += 2;
1292                 nor->sst_write_second = true;
1293         }
1294         nor->sst_write_second = false;
1295
1296         write_disable(nor);
1297         ret = spi_nor_wait_till_ready(nor);
1298         if (ret)
1299                 goto sst_write_err;
1300
1301         /* Write out trailing byte if it exists. */
1302         if (actual != len) {
1303                 write_enable(nor);
1304
1305                 nor->program_opcode = SPINOR_OP_BP;
1306                 ret = nor->write(nor, to, 1, buf + actual);
1307                 if (ret < 0)
1308                         goto sst_write_err;
1309                 WARN(ret != 1, "While writing 1 byte written %i bytes\n",
1310                      (int)ret);
1311                 ret = spi_nor_wait_till_ready(nor);
1312                 if (ret)
1313                         goto sst_write_err;
1314                 write_disable(nor);
1315                 actual += 1;
1316         }
1317 sst_write_err:
1318         *retlen += actual;
1319         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_WRITE);
1320         return ret;
1321 }
1322
1323 /*
1324  * Write an address range to the nor chip.  Data must be written in
1325  * FLASH_PAGESIZE chunks.  The address range may be any size provided
1326  * it is within the physical boundaries.
1327  */
1328 static int spi_nor_write(struct mtd_info *mtd, loff_t to, size_t len,
1329         size_t *retlen, const u_char *buf)
1330 {
1331         struct spi_nor *nor = mtd_to_spi_nor(mtd);
1332         size_t page_offset, page_remain, i;
1333         ssize_t ret;
1334
1335         dev_dbg(nor->dev, "to 0x%08x, len %zd\n", (u32)to, len);
1336
1337         ret = spi_nor_lock_and_prep(nor, SPI_NOR_OPS_WRITE);
1338         if (ret)
1339                 return ret;
1340
1341         for (i = 0; i < len; ) {
1342                 ssize_t written;
1343                 loff_t addr = to + i;
1344
1345                 /*
1346                  * If page_size is a power of two, the offset can be quickly
1347                  * calculated with an AND operation. On the other cases we
1348                  * need to do a modulus operation (more expensive).
1349                  * Power of two numbers have only one bit set and we can use
1350                  * the instruction hweight32 to detect if we need to do a
1351                  * modulus (do_div()) or not.
1352                  */
1353                 if (hweight32(nor->page_size) == 1) {
1354                         page_offset = addr & (nor->page_size - 1);
1355                 } else {
1356                         uint64_t aux = addr;
1357
1358                         page_offset = do_div(aux, nor->page_size);
1359                 }
1360                 /* the size of data remaining on the first page */
1361                 page_remain = min_t(size_t,
1362                                     nor->page_size - page_offset, len - i);
1363
1364                 if (nor->flags & SNOR_F_S3AN_ADDR_DEFAULT)
1365                         addr = spi_nor_s3an_addr_convert(nor, addr);
1366
1367                 write_enable(nor);
1368                 ret = nor->write(nor, addr, page_remain, buf + i);
1369                 if (ret < 0)
1370                         goto write_err;
1371                 written = ret;
1372
1373                 ret = spi_nor_wait_till_ready(nor);
1374                 if (ret)
1375                         goto write_err;
1376                 *retlen += written;
1377                 i += written;
1378                 if (written != page_remain) {
1379                         dev_err(nor->dev,
1380                                 "While writing %zu bytes written %zd bytes\n",
1381                                 page_remain, written);
1382                         ret = -EIO;
1383                         goto write_err;
1384                 }
1385         }
1386
1387 write_err:
1388         spi_nor_unlock_and_unprep(nor, SPI_NOR_OPS_WRITE);
1389         return ret;
1390 }
1391
1392 static int macronix_quad_enable(struct spi_nor *nor)
1393 {
1394         int ret, val;
1395
1396         val = read_sr(nor);
1397         if (val < 0)
1398                 return val;
1399         if (val & SR_QUAD_EN_MX)
1400                 return 0;
1401
1402         write_enable(nor);
1403
1404         write_sr(nor, val | SR_QUAD_EN_MX);
1405
1406         if (spi_nor_wait_till_ready(nor))
1407                 return 1;
1408
1409         ret = read_sr(nor);
1410         if (!(ret > 0 && (ret & SR_QUAD_EN_MX))) {
1411                 dev_err(nor->dev, "Macronix Quad bit not set\n");
1412                 return -EINVAL;
1413         }
1414
1415         return 0;
1416 }
1417
1418 /*
1419  * Write status Register and configuration register with 2 bytes
1420  * The first byte will be written to the status register, while the
1421  * second byte will be written to the configuration register.
1422  * Return negative if error occurred.
1423  */
1424 static int write_sr_cr(struct spi_nor *nor, u16 val)
1425 {
1426         nor->cmd_buf[0] = val & 0xff;
1427         nor->cmd_buf[1] = (val >> 8);
1428
1429         return nor->write_reg(nor, SPINOR_OP_WRSR, nor->cmd_buf, 2);
1430 }
1431
1432 static int spansion_quad_enable(struct spi_nor *nor)
1433 {
1434         int ret;
1435         int quad_en = CR_QUAD_EN_SPAN << 8;
1436
1437         write_enable(nor);
1438
1439         ret = write_sr_cr(nor, quad_en);
1440         if (ret < 0) {
1441                 dev_err(nor->dev,
1442                         "error while writing configuration register\n");
1443                 return -EINVAL;
1444         }
1445
1446         ret = spi_nor_wait_till_ready(nor);
1447         if (ret) {
1448                 dev_err(nor->dev,
1449                         "timeout while writing configuration register\n");
1450                 return ret;
1451         }
1452
1453         /* read back and check it */
1454         ret = read_cr(nor);
1455         if (!(ret > 0 && (ret & CR_QUAD_EN_SPAN))) {
1456                 dev_err(nor->dev, "Spansion Quad bit not set\n");
1457                 return -EINVAL;
1458         }
1459
1460         return 0;
1461 }
1462
1463 static int set_quad_mode(struct spi_nor *nor, const struct flash_info *info)
1464 {
1465         int status;
1466
1467         switch (JEDEC_MFR(info)) {
1468         case SNOR_MFR_MACRONIX:
1469                 status = macronix_quad_enable(nor);
1470                 if (status) {
1471                         dev_err(nor->dev, "Macronix quad-read not enabled\n");
1472                         return -EINVAL;
1473                 }
1474                 return status;
1475         case SNOR_MFR_MICRON:
1476                 return 0;
1477         default:
1478                 status = spansion_quad_enable(nor);
1479                 if (status) {
1480                         dev_err(nor->dev, "Spansion quad-read not enabled\n");
1481                         return -EINVAL;
1482                 }
1483                 return status;
1484         }
1485 }
1486
1487 static int spi_nor_check(struct spi_nor *nor)
1488 {
1489         if (!nor->dev || !nor->read || !nor->write ||
1490                 !nor->read_reg || !nor->write_reg) {
1491                 pr_err("spi-nor: please fill all the necessary fields!\n");
1492                 return -EINVAL;
1493         }
1494
1495         return 0;
1496 }
1497
1498 static int s3an_nor_scan(const struct flash_info *info, struct spi_nor *nor)
1499 {
1500         int ret;
1501         u8 val;
1502
1503         ret = nor->read_reg(nor, SPINOR_OP_XRDSR, &val, 1);
1504         if (ret < 0) {
1505                 dev_err(nor->dev, "error %d reading XRDSR\n", (int) ret);
1506                 return ret;
1507         }
1508
1509         nor->erase_opcode = SPINOR_OP_XSE;
1510         nor->program_opcode = SPINOR_OP_XPP;
1511         nor->read_opcode = SPINOR_OP_READ;
1512         nor->flags |= SNOR_F_NO_OP_CHIP_ERASE;
1513
1514         /*
1515          * This flashes have a page size of 264 or 528 bytes (known as
1516          * Default addressing mode). It can be changed to a more standard
1517          * Power of two mode where the page size is 256/512. This comes
1518          * with a price: there is 3% less of space, the data is corrupted
1519          * and the page size cannot be changed back to default addressing
1520          * mode.
1521          *
1522          * The current addressing mode can be read from the XRDSR register
1523          * and should not be changed, because is a destructive operation.
1524          */
1525         if (val & XSR_PAGESIZE) {
1526                 /* Flash in Power of 2 mode */
1527                 nor->page_size = (nor->page_size == 264) ? 256 : 512;
1528                 nor->mtd.writebufsize = nor->page_size;
1529                 nor->mtd.size = 8 * nor->page_size * info->n_sectors;
1530                 nor->mtd.erasesize = 8 * nor->page_size;
1531         } else {
1532                 /* Flash in Default addressing mode */
1533                 nor->flags |= SNOR_F_S3AN_ADDR_DEFAULT;
1534         }
1535
1536         return 0;
1537 }
1538
1539 int spi_nor_scan(struct spi_nor *nor, const char *name, enum read_mode mode)
1540 {
1541         const struct flash_info *info = NULL;
1542         struct device *dev = nor->dev;
1543         struct mtd_info *mtd = &nor->mtd;
1544         struct device_node *np = spi_nor_get_flash_node(nor);
1545         int ret;
1546         int i;
1547
1548         ret = spi_nor_check(nor);
1549         if (ret)
1550                 return ret;
1551
1552         if (name)
1553                 info = spi_nor_match_id(name);
1554         /* Try to auto-detect if chip name wasn't specified or not found */
1555         if (!info)
1556                 info = spi_nor_read_id(nor);
1557         if (IS_ERR_OR_NULL(info))
1558                 return -ENOENT;
1559
1560         /*
1561          * If caller has specified name of flash model that can normally be
1562          * detected using JEDEC, let's verify it.
1563          */
1564         if (name && info->id_len) {
1565                 const struct flash_info *jinfo;
1566
1567                 jinfo = spi_nor_read_id(nor);
1568                 if (IS_ERR(jinfo)) {
1569                         return PTR_ERR(jinfo);
1570                 } else if (jinfo != info) {
1571                         /*
1572                          * JEDEC knows better, so overwrite platform ID. We
1573                          * can't trust partitions any longer, but we'll let
1574                          * mtd apply them anyway, since some partitions may be
1575                          * marked read-only, and we don't want to lose that
1576                          * information, even if it's not 100% accurate.
1577                          */
1578                         dev_warn(dev, "found %s, expected %s\n",
1579                                  jinfo->name, info->name);
1580                         info = jinfo;
1581                 }
1582         }
1583
1584         mutex_init(&nor->lock);
1585
1586         /*
1587          * Make sure the XSR_RDY flag is set before calling
1588          * spi_nor_wait_till_ready(). Xilinx S3AN share MFR
1589          * with Atmel spi-nor
1590          */
1591         if (info->flags & SPI_S3AN)
1592                 nor->flags |=  SNOR_F_READY_XSR_RDY;
1593
1594         /*
1595          * Atmel, SST, Intel/Numonyx, and others serial NOR tend to power up
1596          * with the software protection bits set
1597          */
1598
1599         if (JEDEC_MFR(info) == SNOR_MFR_ATMEL ||
1600             JEDEC_MFR(info) == SNOR_MFR_INTEL ||
1601             JEDEC_MFR(info) == SNOR_MFR_SST ||
1602             info->flags & SPI_NOR_HAS_LOCK) {
1603                 write_enable(nor);
1604                 write_sr(nor, 0);
1605                 spi_nor_wait_till_ready(nor);
1606         }
1607
1608         if (!mtd->name)
1609                 mtd->name = dev_name(dev);
1610         mtd->priv = nor;
1611         mtd->type = MTD_NORFLASH;
1612         mtd->writesize = 1;
1613         mtd->flags = MTD_CAP_NORFLASH;
1614         mtd->size = info->sector_size * info->n_sectors;
1615         mtd->_erase = spi_nor_erase;
1616         mtd->_read = spi_nor_read;
1617
1618         /* NOR protection support for STmicro/Micron chips and similar */
1619         if (JEDEC_MFR(info) == SNOR_MFR_MICRON ||
1620                         info->flags & SPI_NOR_HAS_LOCK) {
1621                 nor->flash_lock = stm_lock;
1622                 nor->flash_unlock = stm_unlock;
1623                 nor->flash_is_locked = stm_is_locked;
1624         }
1625
1626         if (nor->flash_lock && nor->flash_unlock && nor->flash_is_locked) {
1627                 mtd->_lock = spi_nor_lock;
1628                 mtd->_unlock = spi_nor_unlock;
1629                 mtd->_is_locked = spi_nor_is_locked;
1630         }
1631
1632         /* sst nor chips use AAI word program */
1633         if (info->flags & SST_WRITE)
1634                 mtd->_write = sst_write;
1635         else
1636                 mtd->_write = spi_nor_write;
1637
1638         if (info->flags & USE_FSR)
1639                 nor->flags |= SNOR_F_USE_FSR;
1640         if (info->flags & SPI_NOR_HAS_TB)
1641                 nor->flags |= SNOR_F_HAS_SR_TB;
1642         if (info->flags & NO_CHIP_ERASE)
1643                 nor->flags |= SNOR_F_NO_OP_CHIP_ERASE;
1644
1645 #ifdef CONFIG_MTD_SPI_NOR_USE_4K_SECTORS
1646         /* prefer "small sector" erase if possible */
1647         if (info->flags & SECT_4K) {
1648                 nor->erase_opcode = SPINOR_OP_BE_4K;
1649                 mtd->erasesize = 4096;
1650         } else if (info->flags & SECT_4K_PMC) {
1651                 nor->erase_opcode = SPINOR_OP_BE_4K_PMC;
1652                 mtd->erasesize = 4096;
1653         } else
1654 #endif
1655         {
1656                 nor->erase_opcode = SPINOR_OP_SE;
1657                 mtd->erasesize = info->sector_size;
1658         }
1659
1660         if (info->flags & SPI_NOR_NO_ERASE)
1661                 mtd->flags |= MTD_NO_ERASE;
1662
1663         mtd->dev.parent = dev;
1664         nor->page_size = info->page_size;
1665         mtd->writebufsize = nor->page_size;
1666
1667         if (np) {
1668                 /* If we were instantiated by DT, use it */
1669                 if (of_property_read_bool(np, "m25p,fast-read"))
1670                         nor->flash_read = SPI_NOR_FAST;
1671                 else
1672                         nor->flash_read = SPI_NOR_NORMAL;
1673         } else {
1674                 /* If we weren't instantiated by DT, default to fast-read */
1675                 nor->flash_read = SPI_NOR_FAST;
1676         }
1677
1678         /* Some devices cannot do fast-read, no matter what DT tells us */
1679         if (info->flags & SPI_NOR_NO_FR)
1680                 nor->flash_read = SPI_NOR_NORMAL;
1681
1682         /* Quad/Dual-read mode takes precedence over fast/normal */
1683         if (mode == SPI_NOR_QUAD && info->flags & SPI_NOR_QUAD_READ) {
1684                 ret = set_quad_mode(nor, info);
1685                 if (ret) {
1686                         dev_err(dev, "quad mode not supported\n");
1687                         return ret;
1688                 }
1689                 nor->flash_read = SPI_NOR_QUAD;
1690         } else if (mode == SPI_NOR_DUAL && info->flags & SPI_NOR_DUAL_READ) {
1691                 nor->flash_read = SPI_NOR_DUAL;
1692         }
1693
1694         /* Default commands */
1695         switch (nor->flash_read) {
1696         case SPI_NOR_QUAD:
1697                 nor->read_opcode = SPINOR_OP_READ_1_1_4;
1698                 break;
1699         case SPI_NOR_DUAL:
1700                 nor->read_opcode = SPINOR_OP_READ_1_1_2;
1701                 break;
1702         case SPI_NOR_FAST:
1703                 nor->read_opcode = SPINOR_OP_READ_FAST;
1704                 break;
1705         case SPI_NOR_NORMAL:
1706                 nor->read_opcode = SPINOR_OP_READ;
1707                 break;
1708         default:
1709                 dev_err(dev, "No Read opcode defined\n");
1710                 return -EINVAL;
1711         }
1712
1713         nor->program_opcode = SPINOR_OP_PP;
1714
1715         if (info->addr_width)
1716                 nor->addr_width = info->addr_width;
1717         else if (mtd->size > 0x1000000) {
1718                 /* enable 4-byte addressing if the device exceeds 16MiB */
1719                 nor->addr_width = 4;
1720                 if (JEDEC_MFR(info) == SNOR_MFR_SPANSION ||
1721                     info->flags & SPI_NOR_4B_OPCODES)
1722                         spi_nor_set_4byte_opcodes(nor, info);
1723                 else
1724                         set_4byte(nor, info, 1);
1725         } else {
1726                 nor->addr_width = 3;
1727         }
1728
1729         if (nor->addr_width > SPI_NOR_MAX_ADDR_WIDTH) {
1730                 dev_err(dev, "address width is too large: %u\n",
1731                         nor->addr_width);
1732                 return -EINVAL;
1733         }
1734
1735         nor->read_dummy = spi_nor_read_dummy_cycles(nor);
1736
1737         if (info->flags & SPI_S3AN) {
1738                 ret = s3an_nor_scan(info, nor);
1739                 if (ret)
1740                         return ret;
1741         }
1742
1743         dev_info(dev, "%s (%lld Kbytes)\n", info->name,
1744                         (long long)mtd->size >> 10);
1745
1746         dev_dbg(dev,
1747                 "mtd .name = %s, .size = 0x%llx (%lldMiB), "
1748                 ".erasesize = 0x%.8x (%uKiB) .numeraseregions = %d\n",
1749                 mtd->name, (long long)mtd->size, (long long)(mtd->size >> 20),
1750                 mtd->erasesize, mtd->erasesize / 1024, mtd->numeraseregions);
1751
1752         if (mtd->numeraseregions)
1753                 for (i = 0; i < mtd->numeraseregions; i++)
1754                         dev_dbg(dev,
1755                                 "mtd.eraseregions[%d] = { .offset = 0x%llx, "
1756                                 ".erasesize = 0x%.8x (%uKiB), "
1757                                 ".numblocks = %d }\n",
1758                                 i, (long long)mtd->eraseregions[i].offset,
1759                                 mtd->eraseregions[i].erasesize,
1760                                 mtd->eraseregions[i].erasesize / 1024,
1761                                 mtd->eraseregions[i].numblocks);
1762         return 0;
1763 }
1764 EXPORT_SYMBOL_GPL(spi_nor_scan);
1765
1766 static const struct flash_info *spi_nor_match_id(const char *name)
1767 {
1768         const struct flash_info *id = spi_nor_ids;
1769
1770         while (id->name) {
1771                 if (!strcmp(name, id->name))
1772                         return id;
1773                 id++;
1774         }
1775         return NULL;
1776 }
1777
1778 MODULE_LICENSE("GPL");
1779 MODULE_AUTHOR("Huang Shijie <shijie8@gmail.com>");
1780 MODULE_AUTHOR("Mike Lavender");
1781 MODULE_DESCRIPTION("framework for SPI NOR");