sound/pci/hda/hda_intel.c

   1 /*
   2  *
   3  *  hda_intel.c - Implementation of primary alsa driver code base
   4  *                for Intel HD Audio.
   5  *
   6  *  Copyright(c) 2004 Intel Corporation. All rights reserved.
   7  *
   8  *  Copyright (c) 2004 Takashi Iwai <tiwai@suse.de>
   9  *                     PeiSen Hou <pshou@realtek.com.tw>
  10  *
  11  *  This program is free software; you can redistribute it and/or modify it
  12  *  under the terms of the GNU General Public License as published by the Free
  13  *  Software Foundation; either version 2 of the License, or (at your option)
  14  *  any later version.
  15  *
  16  *  This program is distributed in the hope that it will be useful, but WITHOUT
  17  *  ANY WARRANTY; without even the implied warranty of MERCHANTABILITY or
  18  *  FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License for
  19  *  more details.
  20  *
  21  *  You should have received a copy of the GNU General Public License along with
  22  *  this program; if not, write to the Free Software Foundation, Inc., 59
  23  *  Temple Place - Suite 330, Boston, MA  02111-1307, USA.
  24  *
  25  *  CONTACTS:
  26  *
  27  *  Matt Jared          matt.jared@intel.com
  28  *  Andy Kopp           andy.kopp@intel.com
  29  *  Dan Kogan           dan.d.kogan@intel.com
  30  *
  31  *  CHANGES:
  32  *
  33  *  2004.12.01  Major rewrite by tiwai, merged the work of pshou
  34  *
  35  */
  36
  37 #include <sound/driver.h>
  38 #include <asm/io.h>
  39 #include <linux/delay.h>
  40 #include <linux/interrupt.h>
  41 #include <linux/kernel.h>
  42 #include <linux/module.h>
  43 #include <linux/moduleparam.h>
  44 #include <linux/init.h>
  45 #include <linux/slab.h>
  46 #include <linux/pci.h>
  47 #include <linux/mutex.h>
  48 #include <sound/core.h>
  49 #include <sound/initval.h>
  50 #include "hda_codec.h"
  51
  52
  53 static int index = SNDRV_DEFAULT_IDX1;
  54 static char *id = SNDRV_DEFAULT_STR1;
  55 static char *model;
  56 static int position_fix;
  57 static int probe_mask = -1;
  58 static int single_cmd;
  59 static int enable_msi;
  60
  61 module_param(index, int, 0444);
  62 MODULE_PARM_DESC(index, "Index value for Intel HD audio interface.");
  63 module_param(id, charp, 0444);
  64 MODULE_PARM_DESC(id, "ID string for Intel HD audio interface.");
  65 module_param(model, charp, 0444);
  66 MODULE_PARM_DESC(model, "Use the given board model.");
  67 module_param(position_fix, int, 0444);
  68 MODULE_PARM_DESC(position_fix, "Fix DMA pointer "
  69                  "(0 = auto, 1 = none, 2 = POSBUF, 3 = FIFO size).");
  70 module_param(probe_mask, int, 0444);
  71 MODULE_PARM_DESC(probe_mask, "Bitmask to probe codecs (default = -1).");
  72 module_param(single_cmd, bool, 0444);
  73 MODULE_PARM_DESC(single_cmd, "Use single command to communicate with codecs "
  74                  "(for debugging only).");
  75 module_param(enable_msi, int, 0);
  76 MODULE_PARM_DESC(enable_msi, "Enable Message Signaled Interrupt (MSI)");
  77
  78 #ifdef CONFIG_SND_HDA_POWER_SAVE
  79 /* power_save option is defined in hda_codec.c */
  80
  81 /* reset the HD-audio controller in power save mode.
  82  * this may give more power-saving, but will take longer time to
  83  * wake up.
  84  */
  85 static int power_save_controller = 1;
  86 module_param(power_save_controller, bool, 0644);
  87 MODULE_PARM_DESC(power_save_controller, "Reset controller in power save mode.");
  88 #endif
  89
  90 /* just for backward compatibility */
  91 static int enable;
  92 module_param(enable, bool, 0444);
  93
  94 MODULE_LICENSE("GPL");
  95 MODULE_SUPPORTED_DEVICE("{{Intel, ICH6},"
  96                          "{Intel, ICH6M},"
  97                          "{Intel, ICH7},"
  98                          "{Intel, ESB2},"
  99                          "{Intel, ICH8},"
 100                          "{Intel, ICH9},"
 101                          "{ATI, SB450},"
 102                          "{ATI, SB600},"
 103                          "{ATI, RS600},"
 104                          "{ATI, RS690},"
 105                          "{ATI, RS780},"
 106                          "{ATI, R600},"
 107                          "{ATI, RV630},"
 108                          "{ATI, RV610},"
 109                          "{VIA, VT8251},"
 110                          "{VIA, VT8237A},"
 111                          "{SiS, SIS966},"
 112                          "{ULI, M5461}}");
 113 MODULE_DESCRIPTION("Intel HDA driver");
 114
 115 #define SFX     "hda-intel: "
 116
 117
 118 /*
 119  * registers
 120  */
 121 #define ICH6_REG_GCAP                   0x00
 122 #define ICH6_REG_VMIN                   0x02
 123 #define ICH6_REG_VMAJ                   0x03
 124 #define ICH6_REG_OUTPAY                 0x04
 125 #define ICH6_REG_INPAY                  0x06
 126 #define ICH6_REG_GCTL                   0x08
 127 #define ICH6_REG_WAKEEN                 0x0c
 128 #define ICH6_REG_STATESTS               0x0e
 129 #define ICH6_REG_GSTS                   0x10
 130 #define ICH6_REG_INTCTL                 0x20
 131 #define ICH6_REG_INTSTS                 0x24
 132 #define ICH6_REG_WALCLK                 0x30
 133 #define ICH6_REG_SYNC                   0x34
 134 #define ICH6_REG_CORBLBASE              0x40
 135 #define ICH6_REG_CORBUBASE              0x44
 136 #define ICH6_REG_CORBWP                 0x48
 137 #define ICH6_REG_CORBRP                 0x4A
 138 #define ICH6_REG_CORBCTL                0x4c
 139 #define ICH6_REG_CORBSTS                0x4d
 140 #define ICH6_REG_CORBSIZE               0x4e
 141
 142 #define ICH6_REG_RIRBLBASE              0x50
 143 #define ICH6_REG_RIRBUBASE              0x54
 144 #define ICH6_REG_RIRBWP                 0x58
 145 #define ICH6_REG_RINTCNT                0x5a
 146 #define ICH6_REG_RIRBCTL                0x5c
 147 #define ICH6_REG_RIRBSTS                0x5d
 148 #define ICH6_REG_RIRBSIZE               0x5e
 149
 150 #define ICH6_REG_IC                     0x60
 151 #define ICH6_REG_IR                     0x64
 152 #define ICH6_REG_IRS                    0x68
 153 #define   ICH6_IRS_VALID        (1<<1)
 154 #define   ICH6_IRS_BUSY         (1<<0)
 155
 156 #define ICH6_REG_DPLBASE                0x70
 157 #define ICH6_REG_DPUBASE                0x74
 158 #define   ICH6_DPLBASE_ENABLE   0x1     /* Enable position buffer */
 159
 160 /* SD offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
 161 enum { SDI0, SDI1, SDI2, SDI3, SDO0, SDO1, SDO2, SDO3 };
 162
 163 /* stream register offsets from stream base */
 164 #define ICH6_REG_SD_CTL                 0x00
 165 #define ICH6_REG_SD_STS                 0x03
 166 #define ICH6_REG_SD_LPIB                0x04
 167 #define ICH6_REG_SD_CBL                 0x08
 168 #define ICH6_REG_SD_LVI                 0x0c
 169 #define ICH6_REG_SD_FIFOW               0x0e
 170 #define ICH6_REG_SD_FIFOSIZE            0x10
 171 #define ICH6_REG_SD_FORMAT              0x12
 172 #define ICH6_REG_SD_BDLPL               0x18
 173 #define ICH6_REG_SD_BDLPU               0x1c
 174
 175 /* PCI space */
 176 #define ICH6_PCIREG_TCSEL       0x44
 177
 178 /*
 179  * other constants
 180  */
 181
 182 /* max number of SDs */
 183 /* ICH, ATI and VIA have 4 playback and 4 capture */
 184 #define ICH6_CAPTURE_INDEX      0
 185 #define ICH6_NUM_CAPTURE        4
 186 #define ICH6_PLAYBACK_INDEX     4
 187 #define ICH6_NUM_PLAYBACK       4
 188
 189 /* ULI has 6 playback and 5 capture */
 190 #define ULI_CAPTURE_INDEX       0
 191 #define ULI_NUM_CAPTURE         5
 192 #define ULI_PLAYBACK_INDEX      5
 193 #define ULI_NUM_PLAYBACK        6
 194
 195 /* ATI HDMI has 1 playback and 0 capture */
 196 #define ATIHDMI_CAPTURE_INDEX   0
 197 #define ATIHDMI_NUM_CAPTURE     0
 198 #define ATIHDMI_PLAYBACK_INDEX  0
 199 #define ATIHDMI_NUM_PLAYBACK    1
 200
 201 /* this number is statically defined for simplicity */
 202 #define MAX_AZX_DEV             16
 203
 204 /* max number of fragments - we may use more if allocating more pages for BDL */
 205 #define BDL_SIZE                PAGE_ALIGN(8192)
 206 #define AZX_MAX_FRAG            (BDL_SIZE / (MAX_AZX_DEV * 16))
 207 /* max buffer size - no h/w limit, you can increase as you like */
 208 #define AZX_MAX_BUF_SIZE        (1024*1024*1024)
 209 /* max number of PCM devics per card */
 210 #define AZX_MAX_AUDIO_PCMS      6
 211 #define AZX_MAX_MODEM_PCMS      2
 212 #define AZX_MAX_PCMS            (AZX_MAX_AUDIO_PCMS + AZX_MAX_MODEM_PCMS)
 213
 214 /* RIRB int mask: overrun[2], response[0] */
 215 #define RIRB_INT_RESPONSE       0x01
 216 #define RIRB_INT_OVERRUN        0x04
 217 #define RIRB_INT_MASK           0x05
 218
 219 /* STATESTS int mask: SD2,SD1,SD0 */
 220 #define AZX_MAX_CODECS          3
 221 #define STATESTS_INT_MASK       0x07
 222
 223 /* SD_CTL bits */
 224 #define SD_CTL_STREAM_RESET     0x01    /* stream reset bit */
 225 #define SD_CTL_DMA_START        0x02    /* stream DMA start bit */
 226 #define SD_CTL_STREAM_TAG_MASK  (0xf << 20)
 227 #define SD_CTL_STREAM_TAG_SHIFT 20
 228
 229 /* SD_CTL and SD_STS */
 230 #define SD_INT_DESC_ERR         0x10    /* descriptor error interrupt */
 231 #define SD_INT_FIFO_ERR         0x08    /* FIFO error interrupt */
 232 #define SD_INT_COMPLETE         0x04    /* completion interrupt */
 233 #define SD_INT_MASK             (SD_INT_DESC_ERR|SD_INT_FIFO_ERR|\
 234                                  SD_INT_COMPLETE)
 235
 236 /* SD_STS */
 237 #define SD_STS_FIFO_READY       0x20    /* FIFO ready */
 238
 239 /* INTCTL and INTSTS */
 240 #define ICH6_INT_ALL_STREAM     0xff       /* all stream interrupts */
 241 #define ICH6_INT_CTRL_EN        0x40000000 /* controller interrupt enable bit */
 242 #define ICH6_INT_GLOBAL_EN      0x80000000 /* global interrupt enable bit */
 243
 244 /* GCTL unsolicited response enable bit */
 245 #define ICH6_GCTL_UREN          (1<<8)
 246
 247 /* GCTL reset bit */
 248 #define ICH6_GCTL_RESET         (1<<0)
 249
 250 /* CORB/RIRB control, read/write pointer */
 251 #define ICH6_RBCTL_DMA_EN       0x02    /* enable DMA */
 252 #define ICH6_RBCTL_IRQ_EN       0x01    /* enable IRQ */
 253 #define ICH6_RBRWP_CLR          0x8000  /* read/write pointer clear */
 254 /* below are so far hardcoded - should read registers in future */
 255 #define ICH6_MAX_CORB_ENTRIES   256
 256 #define ICH6_MAX_RIRB_ENTRIES   256
 257
 258 /* position fix mode */
 259 enum {
 260         POS_FIX_AUTO,
 261         POS_FIX_NONE,
 262         POS_FIX_POSBUF,
 263         POS_FIX_FIFO,
 264 };
 265
 266 /* Defines for ATI HD Audio support in SB450 south bridge */
 267 #define ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR   0x42
 268 #define ATI_SB450_HDAUDIO_ENABLE_SNOOP      0x02
 269
 270 /* Defines for Nvidia HDA support */
 271 #define NVIDIA_HDA_TRANSREG_ADDR      0x4e
 272 #define NVIDIA_HDA_ENABLE_COHBITS     0x0f
 273
 274 /*
 275  */
 276
 277 struct azx_dev {
 278         u32 *bdl;               /* virtual address of the BDL */
 279         dma_addr_t bdl_addr;    /* physical address of the BDL */
 280         u32 *posbuf;            /* position buffer pointer */
 281
 282         unsigned int bufsize;   /* size of the play buffer in bytes */
 283         unsigned int fragsize;  /* size of each period in bytes */
 284         unsigned int frags;     /* number for period in the play buffer */
 285         unsigned int fifo_size; /* FIFO size */
 286
 287         void __iomem *sd_addr;  /* stream descriptor pointer */
 288
 289         u32 sd_int_sta_mask;    /* stream int status mask */
 290
 291         /* pcm support */
 292         struct snd_pcm_substream *substream;    /* assigned substream,
 293                                                  * set in PCM open
 294                                                  */
 295         unsigned int format_val;        /* format value to be set in the
 296                                          * controller and the codec
 297                                          */
 298         unsigned char stream_tag;       /* assigned stream */
 299         unsigned char index;            /* stream index */
 300         /* for sanity check of position buffer */
 301         unsigned int period_intr;
 302
 303         unsigned int opened :1;
 304         unsigned int running :1;
 305 };
 306
 307 /* CORB/RIRB */
 308 struct azx_rb {
 309         u32 *buf;               /* CORB/RIRB buffer
 310                                  * Each CORB entry is 4byte, RIRB is 8byte
 311                                  */
 312         dma_addr_t addr;        /* physical address of CORB/RIRB buffer */
 313         /* for RIRB */
 314         unsigned short rp, wp;  /* read/write pointers */
 315         int cmds;               /* number of pending requests */
 316         u32 res;                /* last read value */
 317 };
 318
 319 struct azx {
 320         struct snd_card *card;
 321         struct pci_dev *pci;
 322
 323         /* chip type specific */
 324         int driver_type;
 325         int playback_streams;
 326         int playback_index_offset;
 327         int capture_streams;
 328         int capture_index_offset;
 329         int num_streams;
 330
 331         /* pci resources */
 332         unsigned long addr;
 333         void __iomem *remap_addr;
 334         int irq;
 335
 336         /* locks */
 337         spinlock_t reg_lock;
 338         struct mutex open_mutex;
 339
 340         /* streams (x num_streams) */
 341         struct azx_dev *azx_dev;
 342
 343         /* PCM */
 344         unsigned int pcm_devs;
 345         struct snd_pcm *pcm[AZX_MAX_PCMS];
 346
 347         /* HD codec */
 348         unsigned short codec_mask;
 349         struct hda_bus *bus;
 350
 351         /* CORB/RIRB */
 352         struct azx_rb corb;
 353         struct azx_rb rirb;
 354
 355         /* BDL, CORB/RIRB and position buffers */
 356         struct snd_dma_buffer bdl;
 357         struct snd_dma_buffer rb;
 358         struct snd_dma_buffer posbuf;
 359
 360         /* flags */
 361         int position_fix;
 362         unsigned int running :1;
 363         unsigned int initialized :1;
 364         unsigned int single_cmd :1;
 365         unsigned int polling_mode :1;
 366         unsigned int msi :1;
 367
 368         /* for debugging */
 369         unsigned int last_cmd;  /* last issued command (to sync) */
 370 };
 371
 372 /* driver types */
 373 enum {
 374         AZX_DRIVER_ICH,
 375         AZX_DRIVER_ATI,
 376         AZX_DRIVER_ATIHDMI,
 377         AZX_DRIVER_VIA,
 378         AZX_DRIVER_SIS,
 379         AZX_DRIVER_ULI,
 380         AZX_DRIVER_NVIDIA,
 381 };
 382
 383 static char *driver_short_names[] __devinitdata = {
 384         [AZX_DRIVER_ICH] = "HDA Intel",
 385         [AZX_DRIVER_ATI] = "HDA ATI SB",
 386         [AZX_DRIVER_ATIHDMI] = "HDA ATI HDMI",
 387         [AZX_DRIVER_VIA] = "HDA VIA VT82xx",
 388         [AZX_DRIVER_SIS] = "HDA SIS966",
 389         [AZX_DRIVER_ULI] = "HDA ULI M5461",
 390         [AZX_DRIVER_NVIDIA] = "HDA NVidia",
 391 };
 392
 393 /*
 394  * macros for easy use
 395  */
 396 #define azx_writel(chip,reg,value) \
 397         writel(value, (chip)->remap_addr + ICH6_REG_##reg)
 398 #define azx_readl(chip,reg) \
 399         readl((chip)->remap_addr + ICH6_REG_##reg)
 400 #define azx_writew(chip,reg,value) \
 401         writew(value, (chip)->remap_addr + ICH6_REG_##reg)
 402 #define azx_readw(chip,reg) \
 403         readw((chip)->remap_addr + ICH6_REG_##reg)
 404 #define azx_writeb(chip,reg,value) \
 405         writeb(value, (chip)->remap_addr + ICH6_REG_##reg)
 406 #define azx_readb(chip,reg) \
 407         readb((chip)->remap_addr + ICH6_REG_##reg)
 408
 409 #define azx_sd_writel(dev,reg,value) \
 410         writel(value, (dev)->sd_addr + ICH6_REG_##reg)
 411 #define azx_sd_readl(dev,reg) \
 412         readl((dev)->sd_addr + ICH6_REG_##reg)
 413 #define azx_sd_writew(dev,reg,value) \
 414         writew(value, (dev)->sd_addr + ICH6_REG_##reg)
 415 #define azx_sd_readw(dev,reg) \
 416         readw((dev)->sd_addr + ICH6_REG_##reg)
 417 #define azx_sd_writeb(dev,reg,value) \
 418         writeb(value, (dev)->sd_addr + ICH6_REG_##reg)
 419 #define azx_sd_readb(dev,reg) \
 420         readb((dev)->sd_addr + ICH6_REG_##reg)
 421
 422 /* for pcm support */
 423 #define get_azx_dev(substream) (substream->runtime->private_data)
 424
 425 /* Get the upper 32bit of the given dma_addr_t
 426  * Compiler should optimize and eliminate the code if dma_addr_t is 32bit
 427  */
 428 #define upper_32bit(addr) (sizeof(addr) > 4 ? (u32)((addr) >> 32) : (u32)0)
 429
 430 static int azx_acquire_irq(struct azx *chip, int do_disconnect);
 431
 432 /*
 433  * Interface for HD codec
 434  */
 435
 436 /*
 437  * CORB / RIRB interface
 438  */
 439 static int azx_alloc_cmd_io(struct azx *chip)
 440 {
 441         int err;
 442
 443         /* single page (at least 4096 bytes) must suffice for both ringbuffes */
 444         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
 445                                   snd_dma_pci_data(chip->pci),
 446                                   PAGE_SIZE, &chip->rb);
 447         if (err < 0) {
 448                 snd_printk(KERN_ERR SFX "cannot allocate CORB/RIRB\n");
 449                 return err;
 450         }
 451         return 0;
 452 }
 453
 454 static void azx_init_cmd_io(struct azx *chip)
 455 {
 456         /* CORB set up */
 457         chip->corb.addr = chip->rb.addr;
 458         chip->corb.buf = (u32 *)chip->rb.area;
 459         azx_writel(chip, CORBLBASE, (u32)chip->corb.addr);
 460         azx_writel(chip, CORBUBASE, upper_32bit(chip->corb.addr));
 461
 462         /* set the corb size to 256 entries (ULI requires explicitly) */
 463         azx_writeb(chip, CORBSIZE, 0x02);
 464         /* set the corb write pointer to 0 */
 465         azx_writew(chip, CORBWP, 0);
 466         /* reset the corb hw read pointer */
 467         azx_writew(chip, CORBRP, ICH6_RBRWP_CLR);
 468         /* enable corb dma */
 469         azx_writeb(chip, CORBCTL, ICH6_RBCTL_DMA_EN);
 470
 471         /* RIRB set up */
 472         chip->rirb.addr = chip->rb.addr + 2048;
 473         chip->rirb.buf = (u32 *)(chip->rb.area + 2048);
 474         azx_writel(chip, RIRBLBASE, (u32)chip->rirb.addr);
 475         azx_writel(chip, RIRBUBASE, upper_32bit(chip->rirb.addr));
 476
 477         /* set the rirb size to 256 entries (ULI requires explicitly) */
 478         azx_writeb(chip, RIRBSIZE, 0x02);
 479         /* reset the rirb hw write pointer */
 480         azx_writew(chip, RIRBWP, ICH6_RBRWP_CLR);
 481         /* set N=1, get RIRB response interrupt for new entry */
 482         azx_writew(chip, RINTCNT, 1);
 483         /* enable rirb dma and response irq */
 484         azx_writeb(chip, RIRBCTL, ICH6_RBCTL_DMA_EN | ICH6_RBCTL_IRQ_EN);
 485         chip->rirb.rp = chip->rirb.cmds = 0;
 486 }
 487
 488 static void azx_free_cmd_io(struct azx *chip)
 489 {
 490         /* disable ringbuffer DMAs */
 491         azx_writeb(chip, RIRBCTL, 0);
 492         azx_writeb(chip, CORBCTL, 0);
 493 }
 494
 495 /* send a command */
 496 static int azx_corb_send_cmd(struct hda_codec *codec, u32 val)
 497 {
 498         struct azx *chip = codec->bus->private_data;
 499         unsigned int wp;
 500
 501         /* add command to corb */
 502         wp = azx_readb(chip, CORBWP);
 503         wp++;
 504         wp %= ICH6_MAX_CORB_ENTRIES;
 505
 506         spin_lock_irq(&chip->reg_lock);
 507         chip->rirb.cmds++;
 508         chip->corb.buf[wp] = cpu_to_le32(val);
 509         azx_writel(chip, CORBWP, wp);
 510         spin_unlock_irq(&chip->reg_lock);
 511
 512         return 0;
 513 }
 514
 515 #define ICH6_RIRB_EX_UNSOL_EV   (1<<4)
 516
 517 /* retrieve RIRB entry - called from interrupt handler */
 518 static void azx_update_rirb(struct azx *chip)
 519 {
 520         unsigned int rp, wp;
 521         u32 res, res_ex;
 522
 523         wp = azx_readb(chip, RIRBWP);
 524         if (wp == chip->rirb.wp)
 525                 return;
 526         chip->rirb.wp = wp;
 527
 528         while (chip->rirb.rp != wp) {
 529                 chip->rirb.rp++;
 530                 chip->rirb.rp %= ICH6_MAX_RIRB_ENTRIES;
 531
 532                 rp = chip->rirb.rp << 1; /* an RIRB entry is 8-bytes */
 533                 res_ex = le32_to_cpu(chip->rirb.buf[rp + 1]);
 534                 res = le32_to_cpu(chip->rirb.buf[rp]);
 535                 if (res_ex & ICH6_RIRB_EX_UNSOL_EV)
 536                         snd_hda_queue_unsol_event(chip->bus, res, res_ex);
 537                 else if (chip->rirb.cmds) {
 538                         chip->rirb.cmds--;
 539                         chip->rirb.res = res;
 540                 }
 541         }
 542 }
 543
 544 /* receive a response */
 545 static unsigned int azx_rirb_get_response(struct hda_codec *codec)
 546 {
 547         struct azx *chip = codec->bus->private_data;
 548         unsigned long timeout;
 549
 550  again:
 551         timeout = jiffies + msecs_to_jiffies(1000);
 552         do {
 553                 if (chip->polling_mode) {
 554                         spin_lock_irq(&chip->reg_lock);
 555                         azx_update_rirb(chip);
 556                         spin_unlock_irq(&chip->reg_lock);
 557                 }
 558                 if (!chip->rirb.cmds)
 559                         return chip->rirb.res; /* the last value */
 560                 schedule_timeout_uninterruptible(1);
 561         } while (time_after_eq(timeout, jiffies));
 562
 563         if (chip->msi) {
 564                 snd_printk(KERN_WARNING "hda_intel: No response from codec, "
 565                            "disabling MSI: last cmd=0x%08x\n", chip->last_cmd);
 566                 free_irq(chip->irq, chip);
 567                 chip->irq = -1;
 568                 pci_disable_msi(chip->pci);
 569                 chip->msi = 0;
 570                 if (azx_acquire_irq(chip, 1) < 0)
 571                         return -1;
 572                 goto again;
 573         }
 574
 575         if (!chip->polling_mode) {
 576                 snd_printk(KERN_WARNING "hda_intel: azx_get_response timeout, "
 577                            "switching to polling mode: last cmd=0x%08x\n",
 578                            chip->last_cmd);
 579                 chip->polling_mode = 1;
 580                 goto again;
 581         }
 582
 583         snd_printk(KERN_ERR "hda_intel: azx_get_response timeout, "
 584                    "switching to single_cmd mode: last cmd=0x%08x\n",
 585                    chip->last_cmd);
 586         chip->rirb.rp = azx_readb(chip, RIRBWP);
 587         chip->rirb.cmds = 0;
 588         /* switch to single_cmd mode */
 589         chip->single_cmd = 1;
 590         azx_free_cmd_io(chip);
 591         return -1;
 592 }
 593
 594 /*
 595  * Use the single immediate command instead of CORB/RIRB for simplicity
 596  *
 597  * Note: according to Intel, this is not preferred use.  The command was
 598  *       intended for the BIOS only, and may get confused with unsolicited
 599  *       responses.  So, we shouldn't use it for normal operation from the
 600  *       driver.
 601  *       I left the codes, however, for debugging/testing purposes.
 602  */
 603
 604 /* send a command */
 605 static int azx_single_send_cmd(struct hda_codec *codec, u32 val)
 606 {
 607         struct azx *chip = codec->bus->private_data;
 608         int timeout = 50;
 609
 610         while (timeout--) {
 611                 /* check ICB busy bit */
 612                 if (!((azx_readw(chip, IRS) & ICH6_IRS_BUSY))) {
 613                         /* Clear IRV valid bit */
 614                         azx_writew(chip, IRS, azx_readw(chip, IRS) |
 615                                    ICH6_IRS_VALID);
 616                         azx_writel(chip, IC, val);
 617                         azx_writew(chip, IRS, azx_readw(chip, IRS) |
 618                                    ICH6_IRS_BUSY);
 619                         return 0;
 620                 }
 621                 udelay(1);
 622         }
 623         snd_printd(SFX "send_cmd timeout: IRS=0x%x, val=0x%x\n",
 624                    azx_readw(chip, IRS), val);
 625         return -EIO;
 626 }
 627
 628 /* receive a response */
 629 static unsigned int azx_single_get_response(struct hda_codec *codec)
 630 {
 631         struct azx *chip = codec->bus->private_data;
 632         int timeout = 50;
 633
 634         while (timeout--) {
 635                 /* check IRV busy bit */
 636                 if (azx_readw(chip, IRS) & ICH6_IRS_VALID)
 637                         return azx_readl(chip, IR);
 638                 udelay(1);
 639         }
 640         snd_printd(SFX "get_response timeout: IRS=0x%x\n",
 641                    azx_readw(chip, IRS));
 642         return (unsigned int)-1;
 643 }
 644
 645 /*
 646  * The below are the main callbacks from hda_codec.
 647  *
 648  * They are just the skeleton to call sub-callbacks according to the
 649  * current setting of chip->single_cmd.
 650  */
 651
 652 /* send a command */
 653 static int azx_send_cmd(struct hda_codec *codec, hda_nid_t nid,
 654                         int direct, unsigned int verb,
 655                         unsigned int para)
 656 {
 657         struct azx *chip = codec->bus->private_data;
 658         u32 val;
 659
 660         val = (u32)(codec->addr & 0x0f) << 28;
 661         val |= (u32)direct << 27;
 662         val |= (u32)nid << 20;
 663         val |= verb << 8;
 664         val |= para;
 665         chip->last_cmd = val;
 666
 667         if (chip->single_cmd)
 668                 return azx_single_send_cmd(codec, val);
 669         else
 670                 return azx_corb_send_cmd(codec, val);
 671 }
 672
 673 /* get a response */
 674 static unsigned int azx_get_response(struct hda_codec *codec)
 675 {
 676         struct azx *chip = codec->bus->private_data;
 677         if (chip->single_cmd)
 678                 return azx_single_get_response(codec);
 679         else
 680                 return azx_rirb_get_response(codec);
 681 }
 682
 683 #ifdef CONFIG_SND_HDA_POWER_SAVE
 684 static void azx_power_notify(struct hda_codec *codec);
 685 #endif
 686
 687 /* reset codec link */
 688 static int azx_reset(struct azx *chip)
 689 {
 690         int count;
 691
 692         /* clear STATESTS */
 693         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
 694
 695         /* reset controller */
 696         azx_writel(chip, GCTL, azx_readl(chip, GCTL) & ~ICH6_GCTL_RESET);
 697
 698         count = 50;
 699         while (azx_readb(chip, GCTL) && --count)
 700                 msleep(1);
 701
 702         /* delay for >= 100us for codec PLL to settle per spec
 703          * Rev 0.9 section 5.5.1
 704          */
 705         msleep(1);
 706
 707         /* Bring controller out of reset */
 708         azx_writeb(chip, GCTL, azx_readb(chip, GCTL) | ICH6_GCTL_RESET);
 709
 710         count = 50;
 711         while (!azx_readb(chip, GCTL) && --count)
 712                 msleep(1);
 713
 714         /* Brent Chartrand said to wait >= 540us for codecs to initialize */
 715         msleep(1);
 716
 717         /* check to see if controller is ready */
 718         if (!azx_readb(chip, GCTL)) {
 719                 snd_printd("azx_reset: controller not ready!\n");
 720                 return -EBUSY;
 721         }
 722
 723         /* Accept unsolicited responses */
 724         azx_writel(chip, GCTL, azx_readl(chip, GCTL) | ICH6_GCTL_UREN);
 725
 726         /* detect codecs */
 727         if (!chip->codec_mask) {
 728                 chip->codec_mask = azx_readw(chip, STATESTS);
 729                 snd_printdd("codec_mask = 0x%x\n", chip->codec_mask);
 730         }
 731
 732         return 0;
 733 }
 734
 735
 736 /*
 737  * Lowlevel interface
 738  */
 739
 740 /* enable interrupts */
 741 static void azx_int_enable(struct azx *chip)
 742 {
 743         /* enable controller CIE and GIE */
 744         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) |
 745                    ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN);
 746 }
 747
 748 /* disable interrupts */
 749 static void azx_int_disable(struct azx *chip)
 750 {
 751         int i;
 752
 753         /* disable interrupts in stream descriptor */
 754         for (i = 0; i < chip->num_streams; i++) {
 755                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 756                 azx_sd_writeb(azx_dev, SD_CTL,
 757                               azx_sd_readb(azx_dev, SD_CTL) & ~SD_INT_MASK);
 758         }
 759
 760         /* disable SIE for all streams */
 761         azx_writeb(chip, INTCTL, 0);
 762
 763         /* disable controller CIE and GIE */
 764         azx_writel(chip, INTCTL, azx_readl(chip, INTCTL) &
 765                    ~(ICH6_INT_CTRL_EN | ICH6_INT_GLOBAL_EN));
 766 }
 767
 768 /* clear interrupts */
 769 static void azx_int_clear(struct azx *chip)
 770 {
 771         int i;
 772
 773         /* clear stream status */
 774         for (i = 0; i < chip->num_streams; i++) {
 775                 struct azx_dev *azx_dev = &chip->azx_dev[i];
 776                 azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 777         }
 778
 779         /* clear STATESTS */
 780         azx_writeb(chip, STATESTS, STATESTS_INT_MASK);
 781
 782         /* clear rirb status */
 783         azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 784
 785         /* clear int status */
 786         azx_writel(chip, INTSTS, ICH6_INT_CTRL_EN | ICH6_INT_ALL_STREAM);
 787 }
 788
 789 /* start a stream */
 790 static void azx_stream_start(struct azx *chip, struct azx_dev *azx_dev)
 791 {
 792         /* enable SIE */
 793         azx_writeb(chip, INTCTL,
 794                    azx_readb(chip, INTCTL) | (1 << azx_dev->index));
 795         /* set DMA start and interrupt mask */
 796         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
 797                       SD_CTL_DMA_START | SD_INT_MASK);
 798 }
 799
 800 /* stop a stream */
 801 static void azx_stream_stop(struct azx *chip, struct azx_dev *azx_dev)
 802 {
 803         /* stop DMA */
 804         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
 805                       ~(SD_CTL_DMA_START | SD_INT_MASK));
 806         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK); /* to be sure */
 807         /* disable SIE */
 808         azx_writeb(chip, INTCTL,
 809                    azx_readb(chip, INTCTL) & ~(1 << azx_dev->index));
 810 }
 811
 812
 813 /*
 814  * reset and start the controller registers
 815  */
 816 static void azx_init_chip(struct azx *chip)
 817 {
 818         if (chip->initialized)
 819                 return;
 820
 821         /* reset controller */
 822         azx_reset(chip);
 823
 824         /* initialize interrupts */
 825         azx_int_clear(chip);
 826         azx_int_enable(chip);
 827
 828         /* initialize the codec command I/O */
 829         if (!chip->single_cmd)
 830                 azx_init_cmd_io(chip);
 831
 832         /* program the position buffer */
 833         azx_writel(chip, DPLBASE, (u32)chip->posbuf.addr);
 834         azx_writel(chip, DPUBASE, upper_32bit(chip->posbuf.addr));
 835
 836         chip->initialized = 1;
 837 }
 838
 839 /*
 840  * initialize the PCI registers
 841  */
 842 /* update bits in a PCI register byte */
 843 static void update_pci_byte(struct pci_dev *pci, unsigned int reg,
 844                             unsigned char mask, unsigned char val)
 845 {
 846         unsigned char data;
 847
 848         pci_read_config_byte(pci, reg, &data);
 849         data &= ~mask;
 850         data |= (val & mask);
 851         pci_write_config_byte(pci, reg, data);
 852 }
 853
 854 static void azx_init_pci(struct azx *chip)
 855 {
 856         /* Clear bits 0-2 of PCI register TCSEL (at offset 0x44)
 857          * TCSEL == Traffic Class Select Register, which sets PCI express QOS
 858          * Ensuring these bits are 0 clears playback static on some HD Audio
 859          * codecs
 860          */
 861         update_pci_byte(chip->pci, ICH6_PCIREG_TCSEL, 0x07, 0);
 862
 863         switch (chip->driver_type) {
 864         case AZX_DRIVER_ATI:
 865                 /* For ATI SB450 azalia HD audio, we need to enable snoop */
 866                 update_pci_byte(chip->pci,
 867                                 ATI_SB450_HDAUDIO_MISC_CNTR2_ADDR,
 868                                 0x07, ATI_SB450_HDAUDIO_ENABLE_SNOOP);
 869                 break;
 870         case AZX_DRIVER_NVIDIA:
 871                 /* For NVIDIA HDA, enable snoop */
 872                 update_pci_byte(chip->pci,
 873                                 NVIDIA_HDA_TRANSREG_ADDR,
 874                                 0x0f, NVIDIA_HDA_ENABLE_COHBITS);
 875                 break;
 876         }
 877 }
 878
 879
 880 /*
 881  * interrupt handler
 882  */
 883 static irqreturn_t azx_interrupt(int irq, void *dev_id)
 884 {
 885         struct azx *chip = dev_id;
 886         struct azx_dev *azx_dev;
 887         u32 status;
 888         int i;
 889
 890         spin_lock(&chip->reg_lock);
 891
 892         status = azx_readl(chip, INTSTS);
 893         if (status == 0) {
 894                 spin_unlock(&chip->reg_lock);
 895                 return IRQ_NONE;
 896         }
 897
 898         for (i = 0; i < chip->num_streams; i++) {
 899                 azx_dev = &chip->azx_dev[i];
 900                 if (status & azx_dev->sd_int_sta_mask) {
 901                         azx_sd_writeb(azx_dev, SD_STS, SD_INT_MASK);
 902                         if (azx_dev->substream && azx_dev->running) {
 903                                 azx_dev->period_intr++;
 904                                 spin_unlock(&chip->reg_lock);
 905                                 snd_pcm_period_elapsed(azx_dev->substream);
 906                                 spin_lock(&chip->reg_lock);
 907                         }
 908                 }
 909         }
 910
 911         /* clear rirb int */
 912         status = azx_readb(chip, RIRBSTS);
 913         if (status & RIRB_INT_MASK) {
 914                 if (!chip->single_cmd && (status & RIRB_INT_RESPONSE))
 915                         azx_update_rirb(chip);
 916                 azx_writeb(chip, RIRBSTS, RIRB_INT_MASK);
 917         }
 918
 919 #if 0
 920         /* clear state status int */
 921         if (azx_readb(chip, STATESTS) & 0x04)
 922                 azx_writeb(chip, STATESTS, 0x04);
 923 #endif
 924         spin_unlock(&chip->reg_lock);
 925
 926         return IRQ_HANDLED;
 927 }
 928
 929
 930 /*
 931  * set up BDL entries
 932  */
 933 static void azx_setup_periods(struct azx_dev *azx_dev)
 934 {
 935         u32 *bdl = azx_dev->bdl;
 936         dma_addr_t dma_addr = azx_dev->substream->runtime->dma_addr;
 937         int idx;
 938
 939         /* reset BDL address */
 940         azx_sd_writel(azx_dev, SD_BDLPL, 0);
 941         azx_sd_writel(azx_dev, SD_BDLPU, 0);
 942
 943         /* program the initial BDL entries */
 944         for (idx = 0; idx < azx_dev->frags; idx++) {
 945                 unsigned int off = idx << 2; /* 4 dword step */
 946                 dma_addr_t addr = dma_addr + idx * azx_dev->fragsize;
 947                 /* program the address field of the BDL entry */
 948                 bdl[off] = cpu_to_le32((u32)addr);
 949                 bdl[off+1] = cpu_to_le32(upper_32bit(addr));
 950
 951                 /* program the size field of the BDL entry */
 952                 bdl[off+2] = cpu_to_le32(azx_dev->fragsize);
 953
 954                 /* program the IOC to enable interrupt when buffer completes */
 955                 bdl[off+3] = cpu_to_le32(0x01);
 956         }
 957 }
 958
 959 /*
 960  * set up the SD for streaming
 961  */
 962 static int azx_setup_controller(struct azx *chip, struct azx_dev *azx_dev)
 963 {
 964         unsigned char val;
 965         int timeout;
 966
 967         /* make sure the run bit is zero for SD */
 968         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) &
 969                       ~SD_CTL_DMA_START);
 970         /* reset stream */
 971         azx_sd_writeb(azx_dev, SD_CTL, azx_sd_readb(azx_dev, SD_CTL) |
 972                       SD_CTL_STREAM_RESET);
 973         udelay(3);
 974         timeout = 300;
 975         while (!((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 976                --timeout)
 977                 ;
 978         val &= ~SD_CTL_STREAM_RESET;
 979         azx_sd_writeb(azx_dev, SD_CTL, val);
 980         udelay(3);
 981
 982         timeout = 300;
 983         /* waiting for hardware to report that the stream is out of reset */
 984         while (((val = azx_sd_readb(azx_dev, SD_CTL)) & SD_CTL_STREAM_RESET) &&
 985                --timeout)
 986                 ;
 987
 988         /* program the stream_tag */
 989         azx_sd_writel(azx_dev, SD_CTL,
 990                       (azx_sd_readl(azx_dev, SD_CTL) & ~SD_CTL_STREAM_TAG_MASK)|
 991                       (azx_dev->stream_tag << SD_CTL_STREAM_TAG_SHIFT));
 992
 993         /* program the length of samples in cyclic buffer */
 994         azx_sd_writel(azx_dev, SD_CBL, azx_dev->bufsize);
 995
 996         /* program the stream format */
 997         /* this value needs to be the same as the one programmed */
 998         azx_sd_writew(azx_dev, SD_FORMAT, azx_dev->format_val);
 999
1000         /* program the stream LVI (last valid index) of the BDL */
1001         azx_sd_writew(azx_dev, SD_LVI, azx_dev->frags - 1);
1002
1003         /* program the BDL address */
1004         /* lower BDL address */
1005         azx_sd_writel(azx_dev, SD_BDLPL, (u32)azx_dev->bdl_addr);
1006         /* upper BDL address */
1007         azx_sd_writel(azx_dev, SD_BDLPU, upper_32bit(azx_dev->bdl_addr));
1008
1009         /* enable the position buffer */
1010         if (!(azx_readl(chip, DPLBASE) & ICH6_DPLBASE_ENABLE))
1011                 azx_writel(chip, DPLBASE,
1012                            (u32)chip->posbuf.addr |ICH6_DPLBASE_ENABLE);
1013
1014         /* set the interrupt enable bits in the descriptor control register */
1015         azx_sd_writel(azx_dev, SD_CTL,
1016                       azx_sd_readl(azx_dev, SD_CTL) | SD_INT_MASK);
1017
1018         return 0;
1019 }
1020
1021
1022 /*
1023  * Codec initialization
1024  */
1025
1026 static unsigned int azx_max_codecs[] __devinitdata = {
1027         [AZX_DRIVER_ICH] = 3,
1028         [AZX_DRIVER_ATI] = 4,
1029         [AZX_DRIVER_ATIHDMI] = 4,
1030         [AZX_DRIVER_VIA] = 3,           /* FIXME: correct? */
1031         [AZX_DRIVER_SIS] = 3,           /* FIXME: correct? */
1032         [AZX_DRIVER_ULI] = 3,           /* FIXME: correct? */
1033         [AZX_DRIVER_NVIDIA] = 3,        /* FIXME: correct? */
1034 };
1035
1036 static int __devinit azx_codec_create(struct azx *chip, const char *model)
1037 {
1038         struct hda_bus_template bus_temp;
1039         int c, codecs, audio_codecs, err;
1040
1041         memset(&bus_temp, 0, sizeof(bus_temp));
1042         bus_temp.private_data = chip;
1043         bus_temp.modelname = model;
1044         bus_temp.pci = chip->pci;
1045         bus_temp.ops.command = azx_send_cmd;
1046         bus_temp.ops.get_response = azx_get_response;
1047 #ifdef CONFIG_SND_HDA_POWER_SAVE
1048         bus_temp.ops.pm_notify = azx_power_notify;
1049 #endif
1050
1051         err = snd_hda_bus_new(chip->card, &bus_temp, &chip->bus);
1052         if (err < 0)
1053                 return err;
1054
1055         codecs = audio_codecs = 0;
1056         for (c = 0; c < AZX_MAX_CODECS; c++) {
1057                 if ((chip->codec_mask & (1 << c)) & probe_mask) {
1058                         struct hda_codec *codec;
1059                         err = snd_hda_codec_new(chip->bus, c, &codec);
1060                         if (err < 0)
1061                                 continue;
1062                         codecs++;
1063                         if (codec->afg)
1064                                 audio_codecs++;
1065                 }
1066         }
1067         if (!audio_codecs) {
1068                 /* probe additional slots if no codec is found */
1069                 for (; c < azx_max_codecs[chip->driver_type]; c++) {
1070                         if ((chip->codec_mask & (1 << c)) & probe_mask) {
1071                                 err = snd_hda_codec_new(chip->bus, c, NULL);
1072                                 if (err < 0)
1073                                         continue;
1074                                 codecs++;
1075                         }
1076                 }
1077         }
1078         if (!codecs) {
1079                 snd_printk(KERN_ERR SFX "no codecs initialized\n");
1080                 return -ENXIO;
1081         }
1082
1083         return 0;
1084 }
1085
1086
1087 /*
1088  * PCM support
1089  */
1090
1091 /* assign a stream for the PCM */
1092 static inline struct azx_dev *azx_assign_device(struct azx *chip, int stream)
1093 {
1094         int dev, i, nums;
1095         if (stream == SNDRV_PCM_STREAM_PLAYBACK) {
1096                 dev = chip->playback_index_offset;
1097                 nums = chip->playback_streams;
1098         } else {
1099                 dev = chip->capture_index_offset;
1100                 nums = chip->capture_streams;
1101         }
1102         for (i = 0; i < nums; i++, dev++)
1103                 if (!chip->azx_dev[dev].opened) {
1104                         chip->azx_dev[dev].opened = 1;
1105                         return &chip->azx_dev[dev];
1106                 }
1107         return NULL;
1108 }
1109
1110 /* release the assigned stream */
1111 static inline void azx_release_device(struct azx_dev *azx_dev)
1112 {
1113         azx_dev->opened = 0;
1114 }
1115
1116 static struct snd_pcm_hardware azx_pcm_hw = {
1117         .info =                 (SNDRV_PCM_INFO_MMAP |
1118                                  SNDRV_PCM_INFO_INTERLEAVED |
1119                                  SNDRV_PCM_INFO_BLOCK_TRANSFER |
1120                                  SNDRV_PCM_INFO_MMAP_VALID |
1121                                  /* No full-resume yet implemented */
1122                                  /* SNDRV_PCM_INFO_RESUME |*/
1123                                  SNDRV_PCM_INFO_PAUSE),
1124         .formats =              SNDRV_PCM_FMTBIT_S16_LE,
1125         .rates =                SNDRV_PCM_RATE_48000,
1126         .rate_min =             48000,
1127         .rate_max =             48000,
1128         .channels_min =         2,
1129         .channels_max =         2,
1130         .buffer_bytes_max =     AZX_MAX_BUF_SIZE,
1131         .period_bytes_min =     128,
1132         .period_bytes_max =     AZX_MAX_BUF_SIZE / 2,
1133         .periods_min =          2,
1134         .periods_max =          AZX_MAX_FRAG,
1135         .fifo_size =            0,
1136 };
1137
1138 struct azx_pcm {
1139         struct azx *chip;
1140         struct hda_codec *codec;
1141         struct hda_pcm_stream *hinfo[2];
1142 };
1143
1144 static int azx_pcm_open(struct snd_pcm_substream *substream)
1145 {
1146         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1147         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1148         struct azx *chip = apcm->chip;
1149         struct azx_dev *azx_dev;
1150         struct snd_pcm_runtime *runtime = substream->runtime;
1151         unsigned long flags;
1152         int err;
1153
1154         mutex_lock(&chip->open_mutex);
1155         azx_dev = azx_assign_device(chip, substream->stream);
1156         if (azx_dev == NULL) {
1157                 mutex_unlock(&chip->open_mutex);
1158                 return -EBUSY;
1159         }
1160         runtime->hw = azx_pcm_hw;
1161         runtime->hw.channels_min = hinfo->channels_min;
1162         runtime->hw.channels_max = hinfo->channels_max;
1163         runtime->hw.formats = hinfo->formats;
1164         runtime->hw.rates = hinfo->rates;
1165         snd_pcm_limit_hw_rates(runtime);
1166         snd_pcm_hw_constraint_integer(runtime, SNDRV_PCM_HW_PARAM_PERIODS);
1167         snd_pcm_hw_constraint_step(runtime, 0, SNDRV_PCM_HW_PARAM_BUFFER_BYTES,
1168                                    128);
1169         snd_pcm_hw_constraint_step(runtime, 0, SNDRV_PCM_HW_PARAM_PERIOD_BYTES,
1170                                    128);
1171         snd_hda_power_up(apcm->codec);
1172         err = hinfo->ops.open(hinfo, apcm->codec, substream);
1173         if (err < 0) {
1174                 azx_release_device(azx_dev);
1175                 snd_hda_power_down(apcm->codec);
1176                 mutex_unlock(&chip->open_mutex);
1177                 return err;
1178         }
1179         spin_lock_irqsave(&chip->reg_lock, flags);
1180         azx_dev->substream = substream;
1181         azx_dev->running = 0;
1182         spin_unlock_irqrestore(&chip->reg_lock, flags);
1183
1184         runtime->private_data = azx_dev;
1185         mutex_unlock(&chip->open_mutex);
1186         return 0;
1187 }
1188
1189 static int azx_pcm_close(struct snd_pcm_substream *substream)
1190 {
1191         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1192         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1193         struct azx *chip = apcm->chip;
1194         struct azx_dev *azx_dev = get_azx_dev(substream);
1195         unsigned long flags;
1196
1197         mutex_lock(&chip->open_mutex);
1198         spin_lock_irqsave(&chip->reg_lock, flags);
1199         azx_dev->substream = NULL;
1200         azx_dev->running = 0;
1201         spin_unlock_irqrestore(&chip->reg_lock, flags);
1202         azx_release_device(azx_dev);
1203         hinfo->ops.close(hinfo, apcm->codec, substream);
1204         snd_hda_power_down(apcm->codec);
1205         mutex_unlock(&chip->open_mutex);
1206         return 0;
1207 }
1208
1209 static int azx_pcm_hw_params(struct snd_pcm_substream *substream,
1210                              struct snd_pcm_hw_params *hw_params)
1211 {
1212         return snd_pcm_lib_malloc_pages(substream,
1213                                         params_buffer_bytes(hw_params));
1214 }
1215
1216 static int azx_pcm_hw_free(struct snd_pcm_substream *substream)
1217 {
1218         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1219         struct azx_dev *azx_dev = get_azx_dev(substream);
1220         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1221
1222         /* reset BDL address */
1223         azx_sd_writel(azx_dev, SD_BDLPL, 0);
1224         azx_sd_writel(azx_dev, SD_BDLPU, 0);
1225         azx_sd_writel(azx_dev, SD_CTL, 0);
1226
1227         hinfo->ops.cleanup(hinfo, apcm->codec, substream);
1228
1229         return snd_pcm_lib_free_pages(substream);
1230 }
1231
1232 static int azx_pcm_prepare(struct snd_pcm_substream *substream)
1233 {
1234         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1235         struct azx *chip = apcm->chip;
1236         struct azx_dev *azx_dev = get_azx_dev(substream);
1237         struct hda_pcm_stream *hinfo = apcm->hinfo[substream->stream];
1238         struct snd_pcm_runtime *runtime = substream->runtime;
1239
1240         azx_dev->bufsize = snd_pcm_lib_buffer_bytes(substream);
1241         azx_dev->fragsize = snd_pcm_lib_period_bytes(substream);
1242         azx_dev->frags = azx_dev->bufsize / azx_dev->fragsize;
1243         azx_dev->format_val = snd_hda_calc_stream_format(runtime->rate,
1244                                                          runtime->channels,
1245                                                          runtime->format,
1246                                                          hinfo->maxbps);
1247         if (!azx_dev->format_val) {
1248                 snd_printk(KERN_ERR SFX
1249                            "invalid format_val, rate=%d, ch=%d, format=%d\n",
1250                            runtime->rate, runtime->channels, runtime->format);
1251                 return -EINVAL;
1252         }
1253
1254         snd_printdd("azx_pcm_prepare: bufsize=0x%x, fragsize=0x%x, "
1255                     "format=0x%x\n",
1256                     azx_dev->bufsize, azx_dev->fragsize, azx_dev->format_val);
1257         azx_setup_periods(azx_dev);
1258         azx_setup_controller(chip, azx_dev);
1259         if (substream->stream == SNDRV_PCM_STREAM_PLAYBACK)
1260                 azx_dev->fifo_size = azx_sd_readw(azx_dev, SD_FIFOSIZE) + 1;
1261         else
1262                 azx_dev->fifo_size = 0;
1263
1264         return hinfo->ops.prepare(hinfo, apcm->codec, azx_dev->stream_tag,
1265                                   azx_dev->format_val, substream);
1266 }
1267
1268 static int azx_pcm_trigger(struct snd_pcm_substream *substream, int cmd)
1269 {
1270         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1271         struct azx_dev *azx_dev = get_azx_dev(substream);
1272         struct azx *chip = apcm->chip;
1273         int err = 0;
1274
1275         spin_lock(&chip->reg_lock);
1276         switch (cmd) {
1277         case SNDRV_PCM_TRIGGER_PAUSE_RELEASE:
1278         case SNDRV_PCM_TRIGGER_RESUME:
1279         case SNDRV_PCM_TRIGGER_START:
1280                 azx_stream_start(chip, azx_dev);
1281                 azx_dev->running = 1;
1282                 break;
1283         case SNDRV_PCM_TRIGGER_PAUSE_PUSH:
1284         case SNDRV_PCM_TRIGGER_SUSPEND:
1285         case SNDRV_PCM_TRIGGER_STOP:
1286                 azx_stream_stop(chip, azx_dev);
1287                 azx_dev->running = 0;
1288                 break;
1289         default:
1290                 err = -EINVAL;
1291         }
1292         spin_unlock(&chip->reg_lock);
1293         if (cmd == SNDRV_PCM_TRIGGER_PAUSE_PUSH ||
1294             cmd == SNDRV_PCM_TRIGGER_SUSPEND ||
1295             cmd == SNDRV_PCM_TRIGGER_STOP) {
1296                 int timeout = 5000;
1297                 while ((azx_sd_readb(azx_dev, SD_CTL) & SD_CTL_DMA_START) &&
1298                        --timeout)
1299                         ;
1300         }
1301         return err;
1302 }
1303
1304 static snd_pcm_uframes_t azx_pcm_pointer(struct snd_pcm_substream *substream)
1305 {
1306         struct azx_pcm *apcm = snd_pcm_substream_chip(substream);
1307         struct azx *chip = apcm->chip;
1308         struct azx_dev *azx_dev = get_azx_dev(substream);
1309         unsigned int pos;
1310
1311         if (chip->position_fix == POS_FIX_POSBUF ||
1312             chip->position_fix == POS_FIX_AUTO) {
1313                 /* use the position buffer */
1314                 pos = le32_to_cpu(*azx_dev->posbuf);
1315                 if (chip->position_fix == POS_FIX_AUTO &&
1316                     azx_dev->period_intr == 1 && !pos) {
1317                         printk(KERN_WARNING
1318                                "hda-intel: Invalid position buffer, "
1319                                "using LPIB read method instead.\n");
1320                         chip->position_fix = POS_FIX_NONE;
1321                         goto read_lpib;
1322                 }
1323         } else {
1324         read_lpib:
1325                 /* read LPIB */
1326                 pos = azx_sd_readl(azx_dev, SD_LPIB);
1327                 if (chip->position_fix == POS_FIX_FIFO)
1328                         pos += azx_dev->fifo_size;
1329         }
1330         if (pos >= azx_dev->bufsize)
1331                 pos = 0;
1332         return bytes_to_frames(substream->runtime, pos);
1333 }
1334
1335 static struct snd_pcm_ops azx_pcm_ops = {
1336         .open = azx_pcm_open,
1337         .close = azx_pcm_close,
1338         .ioctl = snd_pcm_lib_ioctl,
1339         .hw_params = azx_pcm_hw_params,
1340         .hw_free = azx_pcm_hw_free,
1341         .prepare = azx_pcm_prepare,
1342         .trigger = azx_pcm_trigger,
1343         .pointer = azx_pcm_pointer,
1344 };
1345
1346 static void azx_pcm_free(struct snd_pcm *pcm)
1347 {
1348         kfree(pcm->private_data);
1349 }
1350
1351 static int __devinit create_codec_pcm(struct azx *chip, struct hda_codec *codec,
1352                                       struct hda_pcm *cpcm, int pcm_dev)
1353 {
1354         int err;
1355         struct snd_pcm *pcm;
1356         struct azx_pcm *apcm;
1357
1358         /* if no substreams are defined for both playback and capture,
1359          * it's just a placeholder.  ignore it.
1360          */
1361         if (!cpcm->stream[0].substreams && !cpcm->stream[1].substreams)
1362                 return 0;
1363
1364         snd_assert(cpcm->name, return -EINVAL);
1365
1366         err = snd_pcm_new(chip->card, cpcm->name, pcm_dev,
1367                           cpcm->stream[0].substreams,
1368                           cpcm->stream[1].substreams,
1369                           &pcm);
1370         if (err < 0)
1371                 return err;
1372         strcpy(pcm->name, cpcm->name);
1373         apcm = kmalloc(sizeof(*apcm), GFP_KERNEL);
1374         if (apcm == NULL)
1375                 return -ENOMEM;
1376         apcm->chip = chip;
1377         apcm->codec = codec;
1378         apcm->hinfo[0] = &cpcm->stream[0];
1379         apcm->hinfo[1] = &cpcm->stream[1];
1380         pcm->private_data = apcm;
1381         pcm->private_free = azx_pcm_free;
1382         if (cpcm->stream[0].substreams)
1383                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_PLAYBACK, &azx_pcm_ops);
1384         if (cpcm->stream[1].substreams)
1385                 snd_pcm_set_ops(pcm, SNDRV_PCM_STREAM_CAPTURE, &azx_pcm_ops);
1386         snd_pcm_lib_preallocate_pages_for_all(pcm, SNDRV_DMA_TYPE_DEV,
1387                                               snd_dma_pci_data(chip->pci),
1388                                               1024 * 64, 1024 * 1024);
1389         chip->pcm[pcm_dev] = pcm;
1390         if (chip->pcm_devs < pcm_dev + 1)
1391                 chip->pcm_devs = pcm_dev + 1;
1392
1393         return 0;
1394 }
1395
1396 static int __devinit azx_pcm_create(struct azx *chip)
1397 {
1398         struct hda_codec *codec;
1399         int c, err;
1400         int pcm_dev;
1401
1402         err = snd_hda_build_pcms(chip->bus);
1403         if (err < 0)
1404                 return err;
1405
1406         /* create audio PCMs */
1407         pcm_dev = 0;
1408         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1409                 for (c = 0; c < codec->num_pcms; c++) {
1410                         if (codec->pcm_info[c].is_modem)
1411                                 continue; /* create later */
1412                         if (pcm_dev >= AZX_MAX_AUDIO_PCMS) {
1413                                 snd_printk(KERN_ERR SFX
1414                                            "Too many audio PCMs\n");
1415                                 return -EINVAL;
1416                         }
1417                         err = create_codec_pcm(chip, codec,
1418                                                &codec->pcm_info[c], pcm_dev);
1419                         if (err < 0)
1420                                 return err;
1421                         pcm_dev++;
1422                 }
1423         }
1424
1425         /* create modem PCMs */
1426         pcm_dev = AZX_MAX_AUDIO_PCMS;
1427         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1428                 for (c = 0; c < codec->num_pcms; c++) {
1429                         if (!codec->pcm_info[c].is_modem)
1430                                 continue; /* already created */
1431                         if (pcm_dev >= AZX_MAX_PCMS) {
1432                                 snd_printk(KERN_ERR SFX
1433                                            "Too many modem PCMs\n");
1434                                 return -EINVAL;
1435                         }
1436                         err = create_codec_pcm(chip, codec,
1437                                                &codec->pcm_info[c], pcm_dev);
1438                         if (err < 0)
1439                                 return err;
1440                         chip->pcm[pcm_dev]->dev_class = SNDRV_PCM_CLASS_MODEM;
1441                         pcm_dev++;
1442                 }
1443         }
1444         return 0;
1445 }
1446
1447 /*
1448  * mixer creation - all stuff is implemented in hda module
1449  */
1450 static int __devinit azx_mixer_create(struct azx *chip)
1451 {
1452         return snd_hda_build_controls(chip->bus);
1453 }
1454
1455
1456 /*
1457  * initialize SD streams
1458  */
1459 static int __devinit azx_init_stream(struct azx *chip)
1460 {
1461         int i;
1462
1463         /* initialize each stream (aka device)
1464          * assign the starting bdl address to each stream (device)
1465          * and initialize
1466          */
1467         for (i = 0; i < chip->num_streams; i++) {
1468                 unsigned int off = sizeof(u32) * (i * AZX_MAX_FRAG * 4);
1469                 struct azx_dev *azx_dev = &chip->azx_dev[i];
1470                 azx_dev->bdl = (u32 *)(chip->bdl.area + off);
1471                 azx_dev->bdl_addr = chip->bdl.addr + off;
1472                 azx_dev->posbuf = (u32 __iomem *)(chip->posbuf.area + i * 8);
1473                 /* offset: SDI0=0x80, SDI1=0xa0, ... SDO3=0x160 */
1474                 azx_dev->sd_addr = chip->remap_addr + (0x20 * i + 0x80);
1475                 /* int mask: SDI0=0x01, SDI1=0x02, ... SDO3=0x80 */
1476                 azx_dev->sd_int_sta_mask = 1 << i;
1477                 /* stream tag: must be non-zero and unique */
1478                 azx_dev->index = i;
1479                 azx_dev->stream_tag = i + 1;
1480         }
1481
1482         return 0;
1483 }
1484
1485 static int azx_acquire_irq(struct azx *chip, int do_disconnect)
1486 {
1487         if (request_irq(chip->pci->irq, azx_interrupt,
1488                         chip->msi ? 0 : IRQF_SHARED,
1489                         "HDA Intel", chip)) {
1490                 printk(KERN_ERR "hda-intel: unable to grab IRQ %d, "
1491                        "disabling device\n", chip->pci->irq);
1492                 if (do_disconnect)
1493                         snd_card_disconnect(chip->card);
1494                 return -1;
1495         }
1496         chip->irq = chip->pci->irq;
1497         pci_intx(chip->pci, !chip->msi);
1498         return 0;
1499 }
1500
1501
1502 static void azx_stop_chip(struct azx *chip)
1503 {
1504         if (!chip->initialized)
1505                 return;
1506
1507         /* disable interrupts */
1508         azx_int_disable(chip);
1509         azx_int_clear(chip);
1510
1511         /* disable CORB/RIRB */
1512         azx_free_cmd_io(chip);
1513
1514         /* disable position buffer */
1515         azx_writel(chip, DPLBASE, 0);
1516         azx_writel(chip, DPUBASE, 0);
1517
1518         chip->initialized = 0;
1519 }
1520
1521 #ifdef CONFIG_SND_HDA_POWER_SAVE
1522 /* power-up/down the controller */
1523 static void azx_power_notify(struct hda_codec *codec)
1524 {
1525         struct azx *chip = codec->bus->private_data;
1526         struct hda_codec *c;
1527         int power_on = 0;
1528
1529         list_for_each_entry(c, &codec->bus->codec_list, list) {
1530                 if (c->power_on) {
1531                         power_on = 1;
1532                         break;
1533                 }
1534         }
1535         if (power_on)
1536                 azx_init_chip(chip);
1537         else if (chip->running && power_save_controller)
1538                 azx_stop_chip(chip);
1539 }
1540 #endif /* CONFIG_SND_HDA_POWER_SAVE */
1541
1542 #ifdef CONFIG_PM
1543 /*
1544  * power management
1545  */
1546 static int azx_suspend(struct pci_dev *pci, pm_message_t state)
1547 {
1548         struct snd_card *card = pci_get_drvdata(pci);
1549         struct azx *chip = card->private_data;
1550         int i;
1551
1552         snd_power_change_state(card, SNDRV_CTL_POWER_D3hot);
1553         for (i = 0; i < chip->pcm_devs; i++)
1554                 snd_pcm_suspend_all(chip->pcm[i]);
1555         if (chip->initialized)
1556                 snd_hda_suspend(chip->bus, state);
1557         azx_stop_chip(chip);
1558         if (chip->irq >= 0) {
1559                 synchronize_irq(chip->irq);
1560                 free_irq(chip->irq, chip);
1561                 chip->irq = -1;
1562         }
1563         if (chip->msi)
1564                 pci_disable_msi(chip->pci);
1565         pci_disable_device(pci);
1566         pci_save_state(pci);
1567         pci_set_power_state(pci, pci_choose_state(pci, state));
1568         return 0;
1569 }
1570
1571 static int azx_resume(struct pci_dev *pci)
1572 {
1573         struct snd_card *card = pci_get_drvdata(pci);
1574         struct azx *chip = card->private_data;
1575
1576         pci_set_power_state(pci, PCI_D0);
1577         pci_restore_state(pci);
1578         if (pci_enable_device(pci) < 0) {
1579                 printk(KERN_ERR "hda-intel: pci_enable_device failed, "
1580                        "disabling device\n");
1581                 snd_card_disconnect(card);
1582                 return -EIO;
1583         }
1584         pci_set_master(pci);
1585         if (chip->msi)
1586                 if (pci_enable_msi(pci) < 0)
1587                         chip->msi = 0;
1588         if (azx_acquire_irq(chip, 1) < 0)
1589                 return -EIO;
1590         azx_init_pci(chip);
1591
1592         if (snd_hda_codecs_inuse(chip->bus))
1593                 azx_init_chip(chip);
1594
1595         snd_hda_resume(chip->bus);
1596         snd_power_change_state(card, SNDRV_CTL_POWER_D0);
1597         return 0;
1598 }
1599 #endif /* CONFIG_PM */
1600
1601
1602 /*
1603  * destructor
1604  */
1605 static int azx_free(struct azx *chip)
1606 {
1607         if (chip->initialized) {
1608                 int i;
1609                 for (i = 0; i < chip->num_streams; i++)
1610                         azx_stream_stop(chip, &chip->azx_dev[i]);
1611                 azx_stop_chip(chip);
1612         }
1613
1614         if (chip->irq >= 0) {
1615                 synchronize_irq(chip->irq);
1616                 free_irq(chip->irq, (void*)chip);
1617         }
1618         if (chip->msi)
1619                 pci_disable_msi(chip->pci);
1620         if (chip->remap_addr)
1621                 iounmap(chip->remap_addr);
1622
1623         if (chip->bdl.area)
1624                 snd_dma_free_pages(&chip->bdl);
1625         if (chip->rb.area)
1626                 snd_dma_free_pages(&chip->rb);
1627         if (chip->posbuf.area)
1628                 snd_dma_free_pages(&chip->posbuf);
1629         pci_release_regions(chip->pci);
1630         pci_disable_device(chip->pci);
1631         kfree(chip->azx_dev);
1632         kfree(chip);
1633
1634         return 0;
1635 }
1636
1637 static int azx_dev_free(struct snd_device *device)
1638 {
1639         return azx_free(device->device_data);
1640 }
1641
1642 /*
1643  * white/black-listing for position_fix
1644  */
1645 static struct snd_pci_quirk position_fix_list[] __devinitdata = {
1646         SND_PCI_QUIRK(0x1028, 0x01cc, "Dell D820", POS_FIX_NONE),
1647         SND_PCI_QUIRK(0x1028, 0x01de, "Dell Precision 390", POS_FIX_NONE),
1648         {}
1649 };
1650
1651 static int __devinit check_position_fix(struct azx *chip, int fix)
1652 {
1653         const struct snd_pci_quirk *q;
1654
1655         if (fix == POS_FIX_AUTO) {
1656                 q = snd_pci_quirk_lookup(chip->pci, position_fix_list);
1657                 if (q) {
1658                         printk(KERN_INFO
1659                                     "hda_intel: position_fix set to %d "
1660                                     "for device %04x:%04x\n",
1661                                     q->value, q->subvendor, q->subdevice);
1662                         return q->value;
1663                 }
1664         }
1665         return fix;
1666 }
1667
1668 /*
1669  * black-lists for probe_mask
1670  */
1671 static struct snd_pci_quirk probe_mask_list[] __devinitdata = {
1672         /* Thinkpad often breaks the controller communication when accessing
1673          * to the non-working (or non-existing) modem codec slot.
1674          */
1675         SND_PCI_QUIRK(0x1014, 0x05b7, "Thinkpad Z60", 0x01),
1676         SND_PCI_QUIRK(0x17aa, 0x2010, "Thinkpad X/T/R60", 0x01),
1677         SND_PCI_QUIRK(0x17aa, 0x20ac, "Thinkpad X/T/R61", 0x01),
1678         {}
1679 };
1680
1681 static void __devinit check_probe_mask(struct azx *chip)
1682 {
1683         const struct snd_pci_quirk *q;
1684
1685         if (probe_mask == -1) {
1686                 q = snd_pci_quirk_lookup(chip->pci, probe_mask_list);
1687                 if (q) {
1688                         printk(KERN_INFO
1689                                "hda_intel: probe_mask set to 0x%x "
1690                                "for device %04x:%04x\n",
1691                                q->value, q->subvendor, q->subdevice);
1692                         probe_mask = q->value;
1693                 }
1694         }
1695 }
1696
1697
1698 /*
1699  * constructor
1700  */
1701 static int __devinit azx_create(struct snd_card *card, struct pci_dev *pci,
1702                                 int driver_type,
1703                                 struct azx **rchip)
1704 {
1705         struct azx *chip;
1706         int err;
1707         static struct snd_device_ops ops = {
1708                 .dev_free = azx_dev_free,
1709         };
1710
1711         *rchip = NULL;
1712
1713         err = pci_enable_device(pci);
1714         if (err < 0)
1715                 return err;
1716
1717         chip = kzalloc(sizeof(*chip), GFP_KERNEL);
1718         if (!chip) {
1719                 snd_printk(KERN_ERR SFX "cannot allocate chip\n");
1720                 pci_disable_device(pci);
1721                 return -ENOMEM;
1722         }
1723
1724         spin_lock_init(&chip->reg_lock);
1725         mutex_init(&chip->open_mutex);
1726         chip->card = card;
1727         chip->pci = pci;
1728         chip->irq = -1;
1729         chip->driver_type = driver_type;
1730         chip->msi = enable_msi;
1731
1732         chip->position_fix = check_position_fix(chip, position_fix);
1733         check_probe_mask(chip);
1734
1735         chip->single_cmd = single_cmd;
1736
1737 #if BITS_PER_LONG != 64
1738         /* Fix up base address on ULI M5461 */
1739         if (chip->driver_type == AZX_DRIVER_ULI) {
1740                 u16 tmp3;
1741                 pci_read_config_word(pci, 0x40, &tmp3);
1742                 pci_write_config_word(pci, 0x40, tmp3 | 0x10);
1743                 pci_write_config_dword(pci, PCI_BASE_ADDRESS_1, 0);
1744         }
1745 #endif
1746
1747         err = pci_request_regions(pci, "ICH HD audio");
1748         if (err < 0) {
1749                 kfree(chip);
1750                 pci_disable_device(pci);
1751                 return err;
1752         }
1753
1754         chip->addr = pci_resource_start(pci, 0);
1755         chip->remap_addr = ioremap_nocache(chip->addr, pci_resource_len(pci,0));
1756         if (chip->remap_addr == NULL) {
1757                 snd_printk(KERN_ERR SFX "ioremap error\n");
1758                 err = -ENXIO;
1759                 goto errout;
1760         }
1761
1762         if (chip->msi)
1763                 if (pci_enable_msi(pci) < 0)
1764                         chip->msi = 0;
1765
1766         if (azx_acquire_irq(chip, 0) < 0) {
1767                 err = -EBUSY;
1768                 goto errout;
1769         }
1770
1771         pci_set_master(pci);
1772         synchronize_irq(chip->irq);
1773
1774         switch (chip->driver_type) {
1775         case AZX_DRIVER_ULI:
1776                 chip->playback_streams = ULI_NUM_PLAYBACK;
1777                 chip->capture_streams = ULI_NUM_CAPTURE;
1778                 chip->playback_index_offset = ULI_PLAYBACK_INDEX;
1779                 chip->capture_index_offset = ULI_CAPTURE_INDEX;
1780                 break;
1781         case AZX_DRIVER_ATIHDMI:
1782                 chip->playback_streams = ATIHDMI_NUM_PLAYBACK;
1783                 chip->capture_streams = ATIHDMI_NUM_CAPTURE;
1784                 chip->playback_index_offset = ATIHDMI_PLAYBACK_INDEX;
1785                 chip->capture_index_offset = ATIHDMI_CAPTURE_INDEX;
1786                 break;
1787         default:
1788                 chip->playback_streams = ICH6_NUM_PLAYBACK;
1789                 chip->capture_streams = ICH6_NUM_CAPTURE;
1790                 chip->playback_index_offset = ICH6_PLAYBACK_INDEX;
1791                 chip->capture_index_offset = ICH6_CAPTURE_INDEX;
1792                 break;
1793         }
1794         chip->num_streams = chip->playback_streams + chip->capture_streams;
1795         chip->azx_dev = kcalloc(chip->num_streams, sizeof(*chip->azx_dev),
1796                                 GFP_KERNEL);
1797         if (!chip->azx_dev) {
1798                 snd_printk(KERN_ERR "cannot malloc azx_dev\n");
1799                 goto errout;
1800         }
1801
1802         /* allocate memory for the BDL for each stream */
1803         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
1804                                   snd_dma_pci_data(chip->pci),
1805                                   BDL_SIZE, &chip->bdl);
1806         if (err < 0) {
1807                 snd_printk(KERN_ERR SFX "cannot allocate BDL\n");
1808                 goto errout;
1809         }
1810         /* allocate memory for the position buffer */
1811         err = snd_dma_alloc_pages(SNDRV_DMA_TYPE_DEV,
1812                                   snd_dma_pci_data(chip->pci),
1813                                   chip->num_streams * 8, &chip->posbuf);
1814         if (err < 0) {
1815                 snd_printk(KERN_ERR SFX "cannot allocate posbuf\n");
1816                 goto errout;
1817         }
1818         /* allocate CORB/RIRB */
1819         if (!chip->single_cmd) {
1820                 err = azx_alloc_cmd_io(chip);
1821                 if (err < 0)
1822                         goto errout;
1823         }
1824
1825         /* initialize streams */
1826         azx_init_stream(chip);
1827
1828         /* initialize chip */
1829         azx_init_pci(chip);
1830         azx_init_chip(chip);
1831
1832         /* codec detection */
1833         if (!chip->codec_mask) {
1834                 snd_printk(KERN_ERR SFX "no codecs found!\n");
1835                 err = -ENODEV;
1836                 goto errout;
1837         }
1838
1839         err = snd_device_new(card, SNDRV_DEV_LOWLEVEL, chip, &ops);
1840         if (err <0) {
1841                 snd_printk(KERN_ERR SFX "Error creating device [card]!\n");
1842                 goto errout;
1843         }
1844
1845         strcpy(card->driver, "HDA-Intel");
1846         strcpy(card->shortname, driver_short_names[chip->driver_type]);
1847         sprintf(card->longname, "%s at 0x%lx irq %i",
1848                 card->shortname, chip->addr, chip->irq);
1849
1850         *rchip = chip;
1851         return 0;
1852
1853  errout:
1854         azx_free(chip);
1855         return err;
1856 }
1857
1858 static void power_down_all_codecs(struct azx *chip)
1859 {
1860 #ifdef CONFIG_SND_HDA_POWER_SAVE
1861         /* The codecs were powered up in snd_hda_codec_new().
1862          * Now all initialization done, so turn them down if possible
1863          */
1864         struct hda_codec *codec;
1865         list_for_each_entry(codec, &chip->bus->codec_list, list) {
1866                 snd_hda_power_down(codec);
1867         }
1868 #endif
1869 }
1870
1871 static int __devinit azx_probe(struct pci_dev *pci,
1872                                const struct pci_device_id *pci_id)
1873 {
1874         struct snd_card *card;
1875         struct azx *chip;
1876         int err;
1877
1878         card = snd_card_new(index, id, THIS_MODULE, 0);
1879         if (!card) {
1880                 snd_printk(KERN_ERR SFX "Error creating card!\n");
1881                 return -ENOMEM;
1882         }
1883
1884         err = azx_create(card, pci, pci_id->driver_data, &chip);
1885         if (err < 0) {
1886                 snd_card_free(card);
1887                 return err;
1888         }
1889         card->private_data = chip;
1890
1891         /* create codec instances */
1892         err = azx_codec_create(chip, model);
1893         if (err < 0) {
1894                 snd_card_free(card);
1895                 return err;
1896         }
1897
1898         /* create PCM streams */
1899         err = azx_pcm_create(chip);
1900         if (err < 0) {
1901                 snd_card_free(card);
1902                 return err;
1903         }
1904
1905         /* create mixer controls */
1906         err = azx_mixer_create(chip);
1907         if (err < 0) {
1908                 snd_card_free(card);
1909                 return err;
1910         }
1911
1912         snd_card_set_dev(card, &pci->dev);
1913
1914         err = snd_card_register(card);
1915         if (err < 0) {
1916                 snd_card_free(card);
1917                 return err;
1918         }
1919
1920         pci_set_drvdata(pci, card);
1921         chip->running = 1;
1922         power_down_all_codecs(chip);
1923
1924         return err;
1925 }
1926
1927 static void __devexit azx_remove(struct pci_dev *pci)
1928 {
1929         snd_card_free(pci_get_drvdata(pci));
1930         pci_set_drvdata(pci, NULL);
1931 }
1932
1933 /* PCI IDs */
1934 static struct pci_device_id azx_ids[] = {
1935         { 0x8086, 0x2668, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH6 */
1936         { 0x8086, 0x27d8, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH7 */
1937         { 0x8086, 0x269a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ESB2 */
1938         { 0x8086, 0x284b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH8 */
1939         { 0x8086, 0x293e, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH9 */
1940         { 0x8086, 0x293f, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ICH }, /* ICH9 */
1941         { 0x1002, 0x437b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB450 */
1942         { 0x1002, 0x4383, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATI }, /* ATI SB600 */
1943         { 0x1002, 0x793b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS600 HDMI */
1944         { 0x1002, 0x7919, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS690 HDMI */
1945         { 0x1002, 0x960c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RS780 HDMI */
1946         { 0x1002, 0xaa00, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI R600 HDMI */
1947         { 0x1002, 0xaa08, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV630 HDMI */
1948         { 0x1002, 0xaa10, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ATIHDMI }, /* ATI RV610 HDMI */
1949         { 0x1106, 0x3288, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_VIA }, /* VIA VT8251/VT8237A */
1950         { 0x1039, 0x7502, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_SIS }, /* SIS966 */
1951         { 0x10b9, 0x5461, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_ULI }, /* ULI M5461 */
1952         { 0x10de, 0x026c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP51 */
1953         { 0x10de, 0x0371, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP55 */
1954         { 0x10de, 0x03e4, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP61 */
1955         { 0x10de, 0x03f0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP61 */
1956         { 0x10de, 0x044a, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP65 */
1957         { 0x10de, 0x044b, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP65 */
1958         { 0x10de, 0x055c, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP67 */
1959         { 0x10de, 0x055d, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP67 */
1960         { 0x10de, 0x07fc, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP73 */
1961         { 0x10de, 0x07fd, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP73 */
1962         { 0x10de, 0x0774, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1963         { 0x10de, 0x0775, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1964         { 0x10de, 0x0776, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1965         { 0x10de, 0x0777, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP77 */
1966         { 0x10de, 0x0ac0, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1967         { 0x10de, 0x0ac1, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1968         { 0x10de, 0x0ac2, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1969         { 0x10de, 0x0ac3, PCI_ANY_ID, PCI_ANY_ID, 0, 0, AZX_DRIVER_NVIDIA }, /* NVIDIA MCP79 */
1970         { 0, }
1971 };
1972 MODULE_DEVICE_TABLE(pci, azx_ids);
1973
1974 /* pci_driver definition */
1975 static struct pci_driver driver = {
1976         .name = "HDA Intel",
1977         .id_table = azx_ids,
1978         .probe = azx_probe,
1979         .remove = __devexit_p(azx_remove),
1980 #ifdef CONFIG_PM
1981         .suspend = azx_suspend,
1982         .resume = azx_resume,
1983 #endif
1984 };
1985
1986 static int __init alsa_card_azx_init(void)
1987 {
1988         return pci_register_driver(&driver);
1989 }
1990
1991 static void __exit alsa_card_azx_exit(void)
1992 {
1993         pci_unregister_driver(&driver);
1994 }
1995
1996 module_init(alsa_card_azx_init)
1997 module_exit(alsa_card_azx_exit)