drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_gds.h"
  55 #include "amd_powerplay.h"
  56 #include "amdgpu_acp.h"
  57
  58 #include "gpu_scheduler.h"
  59
  60 /*
  61  * Modules parameters.
  62  */
  63 extern int amdgpu_modeset;
  64 extern int amdgpu_vram_limit;
  65 extern int amdgpu_gart_size;
  66 extern int amdgpu_benchmarking;
  67 extern int amdgpu_testing;
  68 extern int amdgpu_audio;
  69 extern int amdgpu_disp_priority;
  70 extern int amdgpu_hw_i2c;
  71 extern int amdgpu_pcie_gen2;
  72 extern int amdgpu_msi;
  73 extern int amdgpu_lockup_timeout;
  74 extern int amdgpu_dpm;
  75 extern int amdgpu_smc_load_fw;
  76 extern int amdgpu_aspm;
  77 extern int amdgpu_runtime_pm;
  78 extern unsigned amdgpu_ip_block_mask;
  79 extern int amdgpu_bapm;
  80 extern int amdgpu_deep_color;
  81 extern int amdgpu_vm_size;
  82 extern int amdgpu_vm_block_size;
  83 extern int amdgpu_vm_fault_stop;
  84 extern int amdgpu_vm_debug;
  85 extern int amdgpu_sched_jobs;
  86 extern int amdgpu_sched_hw_submission;
  87 extern int amdgpu_powerplay;
  88 extern int amdgpu_powercontainment;
  89 extern unsigned amdgpu_pcie_gen_cap;
  90 extern unsigned amdgpu_pcie_lane_cap;
  91 extern unsigned amdgpu_cg_mask;
  92 extern unsigned amdgpu_pg_mask;
  93 extern char *amdgpu_disable_cu;
  94 extern int amdgpu_sclk_deep_sleep_en;
  95 extern char *amdgpu_virtual_display;
  96
  97 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
  98 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
  99 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 100 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 101 #define AMDGPU_IB_POOL_SIZE                     16
 102 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 103 #define AMDGPUFB_CONN_LIMIT                     4
 104 #define AMDGPU_BIOS_NUM_SCRATCH                 8
 105
 106 /* max number of rings */
 107 #define AMDGPU_MAX_RINGS                        16
 108 #define AMDGPU_MAX_GFX_RINGS                    1
 109 #define AMDGPU_MAX_COMPUTE_RINGS                8
 110 #define AMDGPU_MAX_VCE_RINGS                    2
 111
 112 /* max number of IP instances */
 113 #define AMDGPU_MAX_SDMA_INSTANCES               2
 114
 115 /* hardcode that limit for now */
 116 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 117
 118 /* hard reset data */
 119 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 120
 121 /* reset flags */
 122 #define AMDGPU_RESET_GFX                        (1 << 0)
 123 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 124 #define AMDGPU_RESET_DMA                        (1 << 2)
 125 #define AMDGPU_RESET_CP                         (1 << 3)
 126 #define AMDGPU_RESET_GRBM                       (1 << 4)
 127 #define AMDGPU_RESET_DMA1                       (1 << 5)
 128 #define AMDGPU_RESET_RLC                        (1 << 6)
 129 #define AMDGPU_RESET_SEM                        (1 << 7)
 130 #define AMDGPU_RESET_IH                         (1 << 8)
 131 #define AMDGPU_RESET_VMC                        (1 << 9)
 132 #define AMDGPU_RESET_MC                         (1 << 10)
 133 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 134 #define AMDGPU_RESET_UVD                        (1 << 12)
 135 #define AMDGPU_RESET_VCE                        (1 << 13)
 136 #define AMDGPU_RESET_VCE1                       (1 << 14)
 137
 138 /* GFX current status */
 139 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 140 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 141 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 142 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 143 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 144
 145 /* max cursor sizes (in pixels) */
 146 #define CIK_CURSOR_WIDTH 128
 147 #define CIK_CURSOR_HEIGHT 128
 148
 149 struct amdgpu_device;
 150 struct amdgpu_ib;
 151 struct amdgpu_vm;
 152 struct amdgpu_ring;
 153 struct amdgpu_cs_parser;
 154 struct amdgpu_job;
 155 struct amdgpu_irq_src;
 156 struct amdgpu_fpriv;
 157
 158 enum amdgpu_cp_irq {
 159         AMDGPU_CP_IRQ_GFX_EOP = 0,
 160         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 161         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 162         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 163         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 164         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 165         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 166         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 167         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 168
 169         AMDGPU_CP_IRQ_LAST
 170 };
 171
 172 enum amdgpu_sdma_irq {
 173         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 174         AMDGPU_SDMA_IRQ_TRAP1,
 175
 176         AMDGPU_SDMA_IRQ_LAST
 177 };
 178
 179 enum amdgpu_thermal_irq {
 180         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 181         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 182
 183         AMDGPU_THERMAL_IRQ_LAST
 184 };
 185
 186 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 187                                   enum amd_ip_block_type block_type,
 188                                   enum amd_clockgating_state state);
 189 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 190                                   enum amd_ip_block_type block_type,
 191                                   enum amd_powergating_state state);
 192 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
 193                          enum amd_ip_block_type block_type);
 194 bool amdgpu_is_idle(struct amdgpu_device *adev,
 195                     enum amd_ip_block_type block_type);
 196
 197 struct amdgpu_ip_block_version {
 198         enum amd_ip_block_type type;
 199         u32 major;
 200         u32 minor;
 201         u32 rev;
 202         const struct amd_ip_funcs *funcs;
 203 };
 204
 205 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 206                                 enum amd_ip_block_type type,
 207                                 u32 major, u32 minor);
 208
 209 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 210                                         struct amdgpu_device *adev,
 211                                         enum amd_ip_block_type type);
 212
 213 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 214 struct amdgpu_buffer_funcs {
 215         /* maximum bytes in a single operation */
 216         uint32_t        copy_max_bytes;
 217
 218         /* number of dw to reserve per operation */
 219         unsigned        copy_num_dw;
 220
 221         /* used for buffer migration */
 222         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 223                                  /* src addr in bytes */
 224                                  uint64_t src_offset,
 225                                  /* dst addr in bytes */
 226                                  uint64_t dst_offset,
 227                                  /* number of byte to transfer */
 228                                  uint32_t byte_count);
 229
 230         /* maximum bytes in a single operation */
 231         uint32_t        fill_max_bytes;
 232
 233         /* number of dw to reserve per operation */
 234         unsigned        fill_num_dw;
 235
 236         /* used for buffer clearing */
 237         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 238                                  /* value to write to memory */
 239                                  uint32_t src_data,
 240                                  /* dst addr in bytes */
 241                                  uint64_t dst_offset,
 242                                  /* number of byte to fill */
 243                                  uint32_t byte_count);
 244 };
 245
 246 /* provided by hw blocks that can write ptes, e.g., sdma */
 247 struct amdgpu_vm_pte_funcs {
 248         /* copy pte entries from GART */
 249         void (*copy_pte)(struct amdgpu_ib *ib,
 250                          uint64_t pe, uint64_t src,
 251                          unsigned count);
 252         /* write pte one entry at a time with addr mapping */
 253         void (*write_pte)(struct amdgpu_ib *ib,
 254                           const dma_addr_t *pages_addr, uint64_t pe,
 255                           uint64_t addr, unsigned count,
 256                           uint32_t incr, uint32_t flags);
 257         /* for linear pte/pde updates without addr mapping */
 258         void (*set_pte_pde)(struct amdgpu_ib *ib,
 259                             uint64_t pe,
 260                             uint64_t addr, unsigned count,
 261                             uint32_t incr, uint32_t flags);
 262 };
 263
 264 /* provided by the gmc block */
 265 struct amdgpu_gart_funcs {
 266         /* flush the vm tlb via mmio */
 267         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 268                               uint32_t vmid);
 269         /* write pte/pde updates using the cpu */
 270         int (*set_pte_pde)(struct amdgpu_device *adev,
 271                            void *cpu_pt_addr, /* cpu addr of page table */
 272                            uint32_t gpu_page_idx, /* pte/pde to update */
 273                            uint64_t addr, /* addr to write into pte/pde */
 274                            uint32_t flags); /* access flags */
 275 };
 276
 277 /* provided by the ih block */
 278 struct amdgpu_ih_funcs {
 279         /* ring read/write ptr handling, called from interrupt context */
 280         u32 (*get_wptr)(struct amdgpu_device *adev);
 281         void (*decode_iv)(struct amdgpu_device *adev,
 282                           struct amdgpu_iv_entry *entry);
 283         void (*set_rptr)(struct amdgpu_device *adev);
 284 };
 285
 286 /* provided by hw blocks that expose a ring buffer for commands */
 287 struct amdgpu_ring_funcs {
 288         /* ring read/write ptr handling */
 289         u32 (*get_rptr)(struct amdgpu_ring *ring);
 290         u32 (*get_wptr)(struct amdgpu_ring *ring);
 291         void (*set_wptr)(struct amdgpu_ring *ring);
 292         /* validating and patching of IBs */
 293         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 294         /* command emit functions */
 295         void (*emit_ib)(struct amdgpu_ring *ring,
 296                         struct amdgpu_ib *ib,
 297                         unsigned vm_id, bool ctx_switch);
 298         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 299                            uint64_t seq, unsigned flags);
 300         void (*emit_pipeline_sync)(struct amdgpu_ring *ring);
 301         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 302                               uint64_t pd_addr);
 303         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 304         void (*emit_hdp_invalidate)(struct amdgpu_ring *ring);
 305         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 306                                 uint32_t gds_base, uint32_t gds_size,
 307                                 uint32_t gws_base, uint32_t gws_size,
 308                                 uint32_t oa_base, uint32_t oa_size);
 309         /* testing functions */
 310         int (*test_ring)(struct amdgpu_ring *ring);
 311         int (*test_ib)(struct amdgpu_ring *ring, long timeout);
 312         /* insert NOP packets */
 313         void (*insert_nop)(struct amdgpu_ring *ring, uint32_t count);
 314         /* pad the indirect buffer to the necessary number of dw */
 315         void (*pad_ib)(struct amdgpu_ring *ring, struct amdgpu_ib *ib);
 316         unsigned (*init_cond_exec)(struct amdgpu_ring *ring);
 317         void (*patch_cond_exec)(struct amdgpu_ring *ring, unsigned offset);
 318         /* note usage for clock and power gating */
 319         void (*begin_use)(struct amdgpu_ring *ring);
 320         void (*end_use)(struct amdgpu_ring *ring);
 321 };
 322
 323 /*
 324  * BIOS.
 325  */
 326 bool amdgpu_get_bios(struct amdgpu_device *adev);
 327 bool amdgpu_read_bios(struct amdgpu_device *adev);
 328
 329 /*
 330  * Dummy page
 331  */
 332 struct amdgpu_dummy_page {
 333         struct page     *page;
 334         dma_addr_t      addr;
 335 };
 336 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 337 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 338
 339
 340 /*
 341  * Clocks
 342  */
 343
 344 #define AMDGPU_MAX_PPLL 3
 345
 346 struct amdgpu_clock {
 347         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 348         struct amdgpu_pll spll;
 349         struct amdgpu_pll mpll;
 350         /* 10 Khz units */
 351         uint32_t default_mclk;
 352         uint32_t default_sclk;
 353         uint32_t default_dispclk;
 354         uint32_t current_dispclk;
 355         uint32_t dp_extclk;
 356         uint32_t max_pixel_clock;
 357 };
 358
 359 /*
 360  * Fences.
 361  */
 362 struct amdgpu_fence_driver {
 363         uint64_t                        gpu_addr;
 364         volatile uint32_t               *cpu_addr;
 365         /* sync_seq is protected by ring emission lock */
 366         uint32_t                        sync_seq;
 367         atomic_t                        last_seq;
 368         bool                            initialized;
 369         struct amdgpu_irq_src           *irq_src;
 370         unsigned                        irq_type;
 371         struct timer_list               fallback_timer;
 372         unsigned                        num_fences_mask;
 373         spinlock_t                      lock;
 374         struct fence                    **fences;
 375 };
 376
 377 /* some special values for the owner field */
 378 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 379 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 380
 381 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 382 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 383
 384 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 385 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 386 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 387
 388 int amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring,
 389                                   unsigned num_hw_submission);
 390 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 391                                    struct amdgpu_irq_src *irq_src,
 392                                    unsigned irq_type);
 393 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 394 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 395 int amdgpu_fence_emit(struct amdgpu_ring *ring, struct fence **fence);
 396 void amdgpu_fence_process(struct amdgpu_ring *ring);
 397 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 398 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 399
 400 /*
 401  * TTM.
 402  */
 403
 404 #define AMDGPU_TTM_LRU_SIZE     20
 405
 406 struct amdgpu_mman_lru {
 407         struct list_head                *lru[TTM_NUM_MEM_TYPES];
 408         struct list_head                *swap_lru;
 409 };
 410
 411 struct amdgpu_mman {
 412         struct ttm_bo_global_ref        bo_global_ref;
 413         struct drm_global_reference     mem_global_ref;
 414         struct ttm_bo_device            bdev;
 415         bool                            mem_global_referenced;
 416         bool                            initialized;
 417
 418 #if defined(CONFIG_DEBUG_FS)
 419         struct dentry                   *vram;
 420         struct dentry                   *gtt;
 421 #endif
 422
 423         /* buffer handling */
 424         const struct amdgpu_buffer_funcs        *buffer_funcs;
 425         struct amdgpu_ring                      *buffer_funcs_ring;
 426         /* Scheduler entity for buffer moves */
 427         struct amd_sched_entity                 entity;
 428
 429         /* custom LRU management */
 430         struct amdgpu_mman_lru                  log2_size[AMDGPU_TTM_LRU_SIZE];
 431 };
 432
 433 int amdgpu_copy_buffer(struct amdgpu_ring *ring,
 434                        uint64_t src_offset,
 435                        uint64_t dst_offset,
 436                        uint32_t byte_count,
 437                        struct reservation_object *resv,
 438                        struct fence **fence);
 439 int amdgpu_fill_buffer(struct amdgpu_bo *bo,
 440                         uint32_t src_data,
 441                         struct reservation_object *resv,
 442                         struct fence **fence);
 443
 444 int amdgpu_mmap(struct file *filp, struct vm_area_struct *vma);
 445
 446 struct amdgpu_bo_list_entry {
 447         struct amdgpu_bo                *robj;
 448         struct ttm_validate_buffer      tv;
 449         struct amdgpu_bo_va             *bo_va;
 450         uint32_t                        priority;
 451         struct page                     **user_pages;
 452         int                             user_invalidated;
 453 };
 454
 455 struct amdgpu_bo_va_mapping {
 456         struct list_head                list;
 457         struct interval_tree_node       it;
 458         uint64_t                        offset;
 459         uint32_t                        flags;
 460 };
 461
 462 /* bo virtual addresses in a specific vm */
 463 struct amdgpu_bo_va {
 464         /* protected by bo being reserved */
 465         struct list_head                bo_list;
 466         struct fence                    *last_pt_update;
 467         unsigned                        ref_count;
 468
 469         /* protected by vm mutex and spinlock */
 470         struct list_head                vm_status;
 471
 472         /* mappings for this bo_va */
 473         struct list_head                invalids;
 474         struct list_head                valids;
 475
 476         /* constant after initialization */
 477         struct amdgpu_vm                *vm;
 478         struct amdgpu_bo                *bo;
 479 };
 480
 481 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 482
 483 struct amdgpu_bo {
 484         /* Protected by gem.mutex */
 485         struct list_head                list;
 486         /* Protected by tbo.reserved */
 487         u32                             prefered_domains;
 488         u32                             allowed_domains;
 489         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 490         struct ttm_placement            placement;
 491         struct ttm_buffer_object        tbo;
 492         struct ttm_bo_kmap_obj          kmap;
 493         u64                             flags;
 494         unsigned                        pin_count;
 495         void                            *kptr;
 496         u64                             tiling_flags;
 497         u64                             metadata_flags;
 498         void                            *metadata;
 499         u32                             metadata_size;
 500         /* list of all virtual address to which this bo
 501          * is associated to
 502          */
 503         struct list_head                va;
 504         /* Constant after initialization */
 505         struct amdgpu_device            *adev;
 506         struct drm_gem_object           gem_base;
 507         struct amdgpu_bo                *parent;
 508         struct amdgpu_bo                *shadow;
 509
 510         struct ttm_bo_kmap_obj          dma_buf_vmap;
 511         struct amdgpu_mn                *mn;
 512         struct list_head                mn_list;
 513 };
 514 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 515
 516 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 517 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 518                                 struct drm_file *file_priv);
 519 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 520                                 struct drm_file *file_priv);
 521 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 522 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 523 struct drm_gem_object *
 524 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 525                                  struct dma_buf_attachment *attach,
 526                                  struct sg_table *sg);
 527 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 528                                         struct drm_gem_object *gobj,
 529                                         int flags);
 530 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 531 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 532 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 533 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 534 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 535 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 536
 537 /* sub-allocation manager, it has to be protected by another lock.
 538  * By conception this is an helper for other part of the driver
 539  * like the indirect buffer or semaphore, which both have their
 540  * locking.
 541  *
 542  * Principe is simple, we keep a list of sub allocation in offset
 543  * order (first entry has offset == 0, last entry has the highest
 544  * offset).
 545  *
 546  * When allocating new object we first check if there is room at
 547  * the end total_size - (last_object_offset + last_object_size) >=
 548  * alloc_size. If so we allocate new object there.
 549  *
 550  * When there is not enough room at the end, we start waiting for
 551  * each sub object until we reach object_offset+object_size >=
 552  * alloc_size, this object then become the sub object we return.
 553  *
 554  * Alignment can't be bigger than page size.
 555  *
 556  * Hole are not considered for allocation to keep things simple.
 557  * Assumption is that there won't be hole (all object on same
 558  * alignment).
 559  */
 560
 561 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 562
 563 struct amdgpu_sa_manager {
 564         wait_queue_head_t       wq;
 565         struct amdgpu_bo        *bo;
 566         struct list_head        *hole;
 567         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 568         struct list_head        olist;
 569         unsigned                size;
 570         uint64_t                gpu_addr;
 571         void                    *cpu_ptr;
 572         uint32_t                domain;
 573         uint32_t                align;
 574 };
 575
 576 /* sub-allocation buffer */
 577 struct amdgpu_sa_bo {
 578         struct list_head                olist;
 579         struct list_head                flist;
 580         struct amdgpu_sa_manager        *manager;
 581         unsigned                        soffset;
 582         unsigned                        eoffset;
 583         struct fence                    *fence;
 584 };
 585
 586 /*
 587  * GEM objects.
 588  */
 589 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 590 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 591                                 int alignment, u32 initial_domain,
 592                                 u64 flags, bool kernel,
 593                                 struct drm_gem_object **obj);
 594
 595 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 596                             struct drm_device *dev,
 597                             struct drm_mode_create_dumb *args);
 598 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 599                           struct drm_device *dev,
 600                           uint32_t handle, uint64_t *offset_p);
 601 /*
 602  * Synchronization
 603  */
 604 struct amdgpu_sync {
 605         DECLARE_HASHTABLE(fences, 4);
 606         struct fence            *last_vm_update;
 607 };
 608
 609 void amdgpu_sync_create(struct amdgpu_sync *sync);
 610 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 611                       struct fence *f);
 612 int amdgpu_sync_resv(struct amdgpu_device *adev,
 613                      struct amdgpu_sync *sync,
 614                      struct reservation_object *resv,
 615                      void *owner);
 616 struct fence *amdgpu_sync_peek_fence(struct amdgpu_sync *sync,
 617                                      struct amdgpu_ring *ring);
 618 struct fence *amdgpu_sync_get_fence(struct amdgpu_sync *sync);
 619 void amdgpu_sync_free(struct amdgpu_sync *sync);
 620 int amdgpu_sync_init(void);
 621 void amdgpu_sync_fini(void);
 622 int amdgpu_fence_slab_init(void);
 623 void amdgpu_fence_slab_fini(void);
 624
 625 /*
 626  * GART structures, functions & helpers
 627  */
 628 struct amdgpu_mc;
 629
 630 #define AMDGPU_GPU_PAGE_SIZE 4096
 631 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 632 #define AMDGPU_GPU_PAGE_SHIFT 12
 633 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 634
 635 struct amdgpu_gart {
 636         dma_addr_t                      table_addr;
 637         struct amdgpu_bo                *robj;
 638         void                            *ptr;
 639         unsigned                        num_gpu_pages;
 640         unsigned                        num_cpu_pages;
 641         unsigned                        table_size;
 642 #ifdef CONFIG_DRM_AMDGPU_GART_DEBUGFS
 643         struct page                     **pages;
 644 #endif
 645         bool                            ready;
 646         const struct amdgpu_gart_funcs *gart_funcs;
 647 };
 648
 649 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 650 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 651 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 652 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 653 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 654 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 655 int amdgpu_gart_init(struct amdgpu_device *adev);
 656 void amdgpu_gart_fini(struct amdgpu_device *adev);
 657 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 658                         int pages);
 659 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 660                      int pages, struct page **pagelist,
 661                      dma_addr_t *dma_addr, uint32_t flags);
 662
 663 /*
 664  * GPU MC structures, functions & helpers
 665  */
 666 struct amdgpu_mc {
 667         resource_size_t         aper_size;
 668         resource_size_t         aper_base;
 669         resource_size_t         agp_base;
 670         /* for some chips with <= 32MB we need to lie
 671          * about vram size near mc fb location */
 672         u64                     mc_vram_size;
 673         u64                     visible_vram_size;
 674         u64                     gtt_size;
 675         u64                     gtt_start;
 676         u64                     gtt_end;
 677         u64                     vram_start;
 678         u64                     vram_end;
 679         unsigned                vram_width;
 680         u64                     real_vram_size;
 681         int                     vram_mtrr;
 682         u64                     gtt_base_align;
 683         u64                     mc_mask;
 684         const struct firmware   *fw;    /* MC firmware */
 685         uint32_t                fw_version;
 686         struct amdgpu_irq_src   vm_fault;
 687         uint32_t                vram_type;
 688         uint32_t                srbm_soft_reset;
 689         struct amdgpu_mode_mc_save save;
 690 };
 691
 692 /*
 693  * GPU doorbell structures, functions & helpers
 694  */
 695 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 696 {
 697         AMDGPU_DOORBELL_KIQ                     = 0x000,
 698         AMDGPU_DOORBELL_HIQ                     = 0x001,
 699         AMDGPU_DOORBELL_DIQ                     = 0x002,
 700         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 701         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 702         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 703         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 704         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 705         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 706         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 707         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 708         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 709         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 710         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 711         AMDGPU_DOORBELL_IH                      = 0x1E8,
 712         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 713         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 714 } AMDGPU_DOORBELL_ASSIGNMENT;
 715
 716 struct amdgpu_doorbell {
 717         /* doorbell mmio */
 718         resource_size_t         base;
 719         resource_size_t         size;
 720         u32 __iomem             *ptr;
 721         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 722 };
 723
 724 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 725                                 phys_addr_t *aperture_base,
 726                                 size_t *aperture_size,
 727                                 size_t *start_offset);
 728
 729 /*
 730  * IRQS.
 731  */
 732
 733 struct amdgpu_flip_work {
 734         struct delayed_work             flip_work;
 735         struct work_struct              unpin_work;
 736         struct amdgpu_device            *adev;
 737         int                             crtc_id;
 738         u32                             target_vblank;
 739         uint64_t                        base;
 740         struct drm_pending_vblank_event *event;
 741         struct amdgpu_bo                *old_rbo;
 742         struct fence                    *excl;
 743         unsigned                        shared_count;
 744         struct fence                    **shared;
 745         struct fence_cb                 cb;
 746         bool                            async;
 747 };
 748
 749
 750 /*
 751  * CP & rings.
 752  */
 753
 754 struct amdgpu_ib {
 755         struct amdgpu_sa_bo             *sa_bo;
 756         uint32_t                        length_dw;
 757         uint64_t                        gpu_addr;
 758         uint32_t                        *ptr;
 759         uint32_t                        flags;
 760 };
 761
 762 enum amdgpu_ring_type {
 763         AMDGPU_RING_TYPE_GFX,
 764         AMDGPU_RING_TYPE_COMPUTE,
 765         AMDGPU_RING_TYPE_SDMA,
 766         AMDGPU_RING_TYPE_UVD,
 767         AMDGPU_RING_TYPE_VCE
 768 };
 769
 770 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
 771
 772 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 773                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 774 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 775                              struct amdgpu_job **job);
 776
 777 void amdgpu_job_free_resources(struct amdgpu_job *job);
 778 void amdgpu_job_free(struct amdgpu_job *job);
 779 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 780                       struct amd_sched_entity *entity, void *owner,
 781                       struct fence **f);
 782
 783 struct amdgpu_ring {
 784         struct amdgpu_device            *adev;
 785         const struct amdgpu_ring_funcs  *funcs;
 786         struct amdgpu_fence_driver      fence_drv;
 787         struct amd_gpu_scheduler        sched;
 788
 789         struct amdgpu_bo        *ring_obj;
 790         volatile uint32_t       *ring;
 791         unsigned                rptr_offs;
 792         unsigned                wptr;
 793         unsigned                wptr_old;
 794         unsigned                ring_size;
 795         unsigned                max_dw;
 796         int                     count_dw;
 797         uint64_t                gpu_addr;
 798         uint32_t                align_mask;
 799         uint32_t                ptr_mask;
 800         bool                    ready;
 801         u32                     nop;
 802         u32                     idx;
 803         u32                     me;
 804         u32                     pipe;
 805         u32                     queue;
 806         struct amdgpu_bo        *mqd_obj;
 807         u32                     doorbell_index;
 808         bool                    use_doorbell;
 809         unsigned                wptr_offs;
 810         unsigned                fence_offs;
 811         uint64_t                current_ctx;
 812         enum amdgpu_ring_type   type;
 813         char                    name[16];
 814         unsigned                cond_exe_offs;
 815         u64                     cond_exe_gpu_addr;
 816         volatile u32            *cond_exe_cpu_addr;
 817 #if defined(CONFIG_DEBUG_FS)
 818         struct dentry *ent;
 819 #endif
 820 };
 821
 822 /*
 823  * VM
 824  */
 825
 826 /* maximum number of VMIDs */
 827 #define AMDGPU_NUM_VM   16
 828
 829 /* number of entries in page table */
 830 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 831
 832 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 833 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 834
 835 /* LOG2 number of continuous pages for the fragment field */
 836 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 837
 838 #define AMDGPU_PTE_VALID        (1 << 0)
 839 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 840 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 841
 842 /* VI only */
 843 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 844
 845 #define AMDGPU_PTE_READABLE     (1 << 5)
 846 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 847
 848 #define AMDGPU_PTE_FRAG(x)      ((x & 0x1f) << 7)
 849
 850 /* How to programm VM fault handling */
 851 #define AMDGPU_VM_FAULT_STOP_NEVER      0
 852 #define AMDGPU_VM_FAULT_STOP_FIRST      1
 853 #define AMDGPU_VM_FAULT_STOP_ALWAYS     2
 854
 855 struct amdgpu_vm_pt {
 856         struct amdgpu_bo_list_entry     entry;
 857         uint64_t                        addr;
 858 };
 859
 860 struct amdgpu_vm {
 861         /* tree of virtual addresses mapped */
 862         struct rb_root          va;
 863
 864         /* protecting invalidated */
 865         spinlock_t              status_lock;
 866
 867         /* BOs moved, but not yet updated in the PT */
 868         struct list_head        invalidated;
 869
 870         /* BOs cleared in the PT because of a move */
 871         struct list_head        cleared;
 872
 873         /* BO mappings freed, but not yet updated in the PT */
 874         struct list_head        freed;
 875
 876         /* contains the page directory */
 877         struct amdgpu_bo        *page_directory;
 878         unsigned                max_pde_used;
 879         struct fence            *page_directory_fence;
 880         uint64_t                last_eviction_counter;
 881
 882         /* array of page tables, one for each page directory entry */
 883         struct amdgpu_vm_pt     *page_tables;
 884
 885         /* for id and flush management per ring */
 886         struct amdgpu_vm_id     *ids[AMDGPU_MAX_RINGS];
 887
 888         /* protecting freed */
 889         spinlock_t              freed_lock;
 890
 891         /* Scheduler entity for page table updates */
 892         struct amd_sched_entity entity;
 893
 894         /* client id */
 895         u64                     client_id;
 896 };
 897
 898 struct amdgpu_vm_id {
 899         struct list_head        list;
 900         struct fence            *first;
 901         struct amdgpu_sync      active;
 902         struct fence            *last_flush;
 903         atomic64_t              owner;
 904
 905         uint64_t                pd_gpu_addr;
 906         /* last flushed PD/PT update */
 907         struct fence            *flushed_updates;
 908
 909         uint32_t                current_gpu_reset_count;
 910
 911         uint32_t                gds_base;
 912         uint32_t                gds_size;
 913         uint32_t                gws_base;
 914         uint32_t                gws_size;
 915         uint32_t                oa_base;
 916         uint32_t                oa_size;
 917 };
 918
 919 struct amdgpu_vm_manager {
 920         /* Handling of VMIDs */
 921         struct mutex                            lock;
 922         unsigned                                num_ids;
 923         struct list_head                        ids_lru;
 924         struct amdgpu_vm_id                     ids[AMDGPU_NUM_VM];
 925
 926         /* Handling of VM fences */
 927         u64                                     fence_context;
 928         unsigned                                seqno[AMDGPU_MAX_RINGS];
 929
 930         uint32_t                                max_pfn;
 931         /* vram base address for page table entry  */
 932         u64                                     vram_base_offset;
 933         /* is vm enabled? */
 934         bool                                    enabled;
 935         /* vm pte handling */
 936         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 937         struct amdgpu_ring                      *vm_pte_rings[AMDGPU_MAX_RINGS];
 938         unsigned                                vm_pte_num_rings;
 939         atomic_t                                vm_pte_next_ring;
 940         /* client id counter */
 941         atomic64_t                              client_counter;
 942 };
 943
 944 void amdgpu_vm_manager_init(struct amdgpu_device *adev);
 945 void amdgpu_vm_manager_fini(struct amdgpu_device *adev);
 946 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 947 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 948 void amdgpu_vm_get_pd_bo(struct amdgpu_vm *vm,
 949                          struct list_head *validated,
 950                          struct amdgpu_bo_list_entry *entry);
 951 void amdgpu_vm_get_pt_bos(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 952                           struct list_head *duplicates);
 953 void amdgpu_vm_move_pt_bos_in_lru(struct amdgpu_device *adev,
 954                                   struct amdgpu_vm *vm);
 955 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
 956                       struct amdgpu_sync *sync, struct fence *fence,
 957                       struct amdgpu_job *job);
 958 int amdgpu_vm_flush(struct amdgpu_ring *ring, struct amdgpu_job *job);
 959 void amdgpu_vm_reset_id(struct amdgpu_device *adev, unsigned vm_id);
 960 uint64_t amdgpu_vm_map_gart(const dma_addr_t *pages_addr, uint64_t addr);
 961 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
 962                                     struct amdgpu_vm *vm);
 963 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
 964                           struct amdgpu_vm *vm);
 965 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 966                              struct amdgpu_sync *sync);
 967 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
 968                         struct amdgpu_bo_va *bo_va,
 969                         struct ttm_mem_reg *mem);
 970 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
 971                              struct amdgpu_bo *bo);
 972 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
 973                                        struct amdgpu_bo *bo);
 974 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
 975                                       struct amdgpu_vm *vm,
 976                                       struct amdgpu_bo *bo);
 977 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
 978                      struct amdgpu_bo_va *bo_va,
 979                      uint64_t addr, uint64_t offset,
 980                      uint64_t size, uint32_t flags);
 981 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
 982                        struct amdgpu_bo_va *bo_va,
 983                        uint64_t addr);
 984 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
 985                       struct amdgpu_bo_va *bo_va);
 986
 987 /*
 988  * context related structures
 989  */
 990
 991 struct amdgpu_ctx_ring {
 992         uint64_t                sequence;
 993         struct fence            **fences;
 994         struct amd_sched_entity entity;
 995 };
 996
 997 struct amdgpu_ctx {
 998         struct kref             refcount;
 999         struct amdgpu_device    *adev;
1000         unsigned                reset_counter;
1001         spinlock_t              ring_lock;
1002         struct fence            **fences;
1003         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
1004 };
1005
1006 struct amdgpu_ctx_mgr {
1007         struct amdgpu_device    *adev;
1008         struct mutex            lock;
1009         /* protected by lock */
1010         struct idr              ctx_handles;
1011 };
1012
1013 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
1014 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
1015
1016 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
1017                               struct fence *fence);
1018 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
1019                                    struct amdgpu_ring *ring, uint64_t seq);
1020
1021 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
1022                      struct drm_file *filp);
1023
1024 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
1025 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
1026
1027 /*
1028  * file private structure
1029  */
1030
1031 struct amdgpu_fpriv {
1032         struct amdgpu_vm        vm;
1033         struct mutex            bo_list_lock;
1034         struct idr              bo_list_handles;
1035         struct amdgpu_ctx_mgr   ctx_mgr;
1036 };
1037
1038 /*
1039  * residency list
1040  */
1041
1042 struct amdgpu_bo_list {
1043         struct mutex lock;
1044         struct amdgpu_bo *gds_obj;
1045         struct amdgpu_bo *gws_obj;
1046         struct amdgpu_bo *oa_obj;
1047         unsigned first_userptr;
1048         unsigned num_entries;
1049         struct amdgpu_bo_list_entry *array;
1050 };
1051
1052 struct amdgpu_bo_list *
1053 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1054 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
1055                              struct list_head *validated);
1056 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1057 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1058
1059 /*
1060  * GFX stuff
1061  */
1062 #include "clearstate_defs.h"
1063
1064 struct amdgpu_rlc_funcs {
1065         void (*enter_safe_mode)(struct amdgpu_device *adev);
1066         void (*exit_safe_mode)(struct amdgpu_device *adev);
1067 };
1068
1069 struct amdgpu_rlc {
1070         /* for power gating */
1071         struct amdgpu_bo        *save_restore_obj;
1072         uint64_t                save_restore_gpu_addr;
1073         volatile uint32_t       *sr_ptr;
1074         const u32               *reg_list;
1075         u32                     reg_list_size;
1076         /* for clear state */
1077         struct amdgpu_bo        *clear_state_obj;
1078         uint64_t                clear_state_gpu_addr;
1079         volatile uint32_t       *cs_ptr;
1080         const struct cs_section_def   *cs_data;
1081         u32                     clear_state_size;
1082         /* for cp tables */
1083         struct amdgpu_bo        *cp_table_obj;
1084         uint64_t                cp_table_gpu_addr;
1085         volatile uint32_t       *cp_table_ptr;
1086         u32                     cp_table_size;
1087
1088         /* safe mode for updating CG/PG state */
1089         bool in_safe_mode;
1090         const struct amdgpu_rlc_funcs *funcs;
1091
1092         /* for firmware data */
1093         u32 save_and_restore_offset;
1094         u32 clear_state_descriptor_offset;
1095         u32 avail_scratch_ram_locations;
1096         u32 reg_restore_list_size;
1097         u32 reg_list_format_start;
1098         u32 reg_list_format_separate_start;
1099         u32 starting_offsets_start;
1100         u32 reg_list_format_size_bytes;
1101         u32 reg_list_size_bytes;
1102
1103         u32 *register_list_format;
1104         u32 *register_restore;
1105 };
1106
1107 struct amdgpu_mec {
1108         struct amdgpu_bo        *hpd_eop_obj;
1109         u64                     hpd_eop_gpu_addr;
1110         u32 num_pipe;
1111         u32 num_mec;
1112         u32 num_queue;
1113 };
1114
1115 /*
1116  * GPU scratch registers structures, functions & helpers
1117  */
1118 struct amdgpu_scratch {
1119         unsigned                num_reg;
1120         uint32_t                reg_base;
1121         bool                    free[32];
1122         uint32_t                reg[32];
1123 };
1124
1125 /*
1126  * GFX configurations
1127  */
1128 struct amdgpu_gca_config {
1129         unsigned max_shader_engines;
1130         unsigned max_tile_pipes;
1131         unsigned max_cu_per_sh;
1132         unsigned max_sh_per_se;
1133         unsigned max_backends_per_se;
1134         unsigned max_texture_channel_caches;
1135         unsigned max_gprs;
1136         unsigned max_gs_threads;
1137         unsigned max_hw_contexts;
1138         unsigned sc_prim_fifo_size_frontend;
1139         unsigned sc_prim_fifo_size_backend;
1140         unsigned sc_hiz_tile_fifo_size;
1141         unsigned sc_earlyz_tile_fifo_size;
1142
1143         unsigned num_tile_pipes;
1144         unsigned backend_enable_mask;
1145         unsigned mem_max_burst_length_bytes;
1146         unsigned mem_row_size_in_kb;
1147         unsigned shader_engine_tile_size;
1148         unsigned num_gpus;
1149         unsigned multi_gpu_tile_size;
1150         unsigned mc_arb_ramcfg;
1151         unsigned gb_addr_config;
1152         unsigned num_rbs;
1153
1154         uint32_t tile_mode_array[32];
1155         uint32_t macrotile_mode_array[16];
1156 };
1157
1158 struct amdgpu_cu_info {
1159         uint32_t number; /* total active CU number */
1160         uint32_t ao_cu_mask;
1161         uint32_t bitmap[4][4];
1162 };
1163
1164 struct amdgpu_gfx_funcs {
1165         /* get the gpu clock counter */
1166         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1167         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
1168 };
1169
1170 struct amdgpu_gfx {
1171         struct mutex                    gpu_clock_mutex;
1172         struct amdgpu_gca_config        config;
1173         struct amdgpu_rlc               rlc;
1174         struct amdgpu_mec               mec;
1175         struct amdgpu_scratch           scratch;
1176         const struct firmware           *me_fw; /* ME firmware */
1177         uint32_t                        me_fw_version;
1178         const struct firmware           *pfp_fw; /* PFP firmware */
1179         uint32_t                        pfp_fw_version;
1180         const struct firmware           *ce_fw; /* CE firmware */
1181         uint32_t                        ce_fw_version;
1182         const struct firmware           *rlc_fw; /* RLC firmware */
1183         uint32_t                        rlc_fw_version;
1184         const struct firmware           *mec_fw; /* MEC firmware */
1185         uint32_t                        mec_fw_version;
1186         const struct firmware           *mec2_fw; /* MEC2 firmware */
1187         uint32_t                        mec2_fw_version;
1188         uint32_t                        me_feature_version;
1189         uint32_t                        ce_feature_version;
1190         uint32_t                        pfp_feature_version;
1191         uint32_t                        rlc_feature_version;
1192         uint32_t                        mec_feature_version;
1193         uint32_t                        mec2_feature_version;
1194         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1195         unsigned                        num_gfx_rings;
1196         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1197         unsigned                        num_compute_rings;
1198         struct amdgpu_irq_src           eop_irq;
1199         struct amdgpu_irq_src           priv_reg_irq;
1200         struct amdgpu_irq_src           priv_inst_irq;
1201         /* gfx status */
1202         uint32_t                        gfx_current_status;
1203         /* ce ram size*/
1204         unsigned                        ce_ram_size;
1205         struct amdgpu_cu_info           cu_info;
1206         const struct amdgpu_gfx_funcs   *funcs;
1207
1208         /* reset mask */
1209         uint32_t                        grbm_soft_reset;
1210         uint32_t                        srbm_soft_reset;
1211 };
1212
1213 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1214                   unsigned size, struct amdgpu_ib *ib);
1215 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1216                     struct fence *f);
1217 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1218                        struct amdgpu_ib *ib, struct fence *last_vm_update,
1219                        struct amdgpu_job *job, struct fence **f);
1220 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1221 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1222 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1223 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1224 void amdgpu_ring_insert_nop(struct amdgpu_ring *ring, uint32_t count);
1225 void amdgpu_ring_generic_pad_ib(struct amdgpu_ring *ring, struct amdgpu_ib *ib);
1226 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1227 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1228 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1229                      unsigned ring_size, u32 nop, u32 align_mask,
1230                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1231                      enum amdgpu_ring_type ring_type);
1232 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1233
1234 /*
1235  * CS.
1236  */
1237 struct amdgpu_cs_chunk {
1238         uint32_t                chunk_id;
1239         uint32_t                length_dw;
1240         void                    *kdata;
1241 };
1242
1243 struct amdgpu_cs_parser {
1244         struct amdgpu_device    *adev;
1245         struct drm_file         *filp;
1246         struct amdgpu_ctx       *ctx;
1247
1248         /* chunks */
1249         unsigned                nchunks;
1250         struct amdgpu_cs_chunk  *chunks;
1251
1252         /* scheduler job object */
1253         struct amdgpu_job       *job;
1254
1255         /* buffer objects */
1256         struct ww_acquire_ctx           ticket;
1257         struct amdgpu_bo_list           *bo_list;
1258         struct amdgpu_bo_list_entry     vm_pd;
1259         struct list_head                validated;
1260         struct fence                    *fence;
1261         uint64_t                        bytes_moved_threshold;
1262         uint64_t                        bytes_moved;
1263
1264         /* user fence */
1265         struct amdgpu_bo_list_entry     uf_entry;
1266 };
1267
1268 struct amdgpu_job {
1269         struct amd_sched_job    base;
1270         struct amdgpu_device    *adev;
1271         struct amdgpu_vm        *vm;
1272         struct amdgpu_ring      *ring;
1273         struct amdgpu_sync      sync;
1274         struct amdgpu_ib        *ibs;
1275         struct fence            *fence; /* the hw fence */
1276         uint32_t                num_ibs;
1277         void                    *owner;
1278         uint64_t                ctx;
1279         bool                    vm_needs_flush;
1280         unsigned                vm_id;
1281         uint64_t                vm_pd_addr;
1282         uint32_t                gds_base, gds_size;
1283         uint32_t                gws_base, gws_size;
1284         uint32_t                oa_base, oa_size;
1285
1286         /* user fence handling */
1287         uint64_t                uf_addr;
1288         uint64_t                uf_sequence;
1289
1290 };
1291 #define to_amdgpu_job(sched_job)                \
1292                 container_of((sched_job), struct amdgpu_job, base)
1293
1294 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1295                                       uint32_t ib_idx, int idx)
1296 {
1297         return p->job->ibs[ib_idx].ptr[idx];
1298 }
1299
1300 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1301                                        uint32_t ib_idx, int idx,
1302                                        uint32_t value)
1303 {
1304         p->job->ibs[ib_idx].ptr[idx] = value;
1305 }
1306
1307 /*
1308  * Writeback
1309  */
1310 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1311
1312 struct amdgpu_wb {
1313         struct amdgpu_bo        *wb_obj;
1314         volatile uint32_t       *wb;
1315         uint64_t                gpu_addr;
1316         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1317         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1318 };
1319
1320 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1321 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1322
1323
1324
1325 enum amdgpu_int_thermal_type {
1326         THERMAL_TYPE_NONE,
1327         THERMAL_TYPE_EXTERNAL,
1328         THERMAL_TYPE_EXTERNAL_GPIO,
1329         THERMAL_TYPE_RV6XX,
1330         THERMAL_TYPE_RV770,
1331         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1332         THERMAL_TYPE_EVERGREEN,
1333         THERMAL_TYPE_SUMO,
1334         THERMAL_TYPE_NI,
1335         THERMAL_TYPE_SI,
1336         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1337         THERMAL_TYPE_CI,
1338         THERMAL_TYPE_KV,
1339 };
1340
1341 enum amdgpu_dpm_auto_throttle_src {
1342         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1343         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1344 };
1345
1346 enum amdgpu_dpm_event_src {
1347         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1348         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1349         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1350         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1351         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1352 };
1353
1354 #define AMDGPU_MAX_VCE_LEVELS 6
1355
1356 enum amdgpu_vce_level {
1357         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1358         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1359         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1360         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1361         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1362         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1363 };
1364
1365 struct amdgpu_ps {
1366         u32 caps; /* vbios flags */
1367         u32 class; /* vbios flags */
1368         u32 class2; /* vbios flags */
1369         /* UVD clocks */
1370         u32 vclk;
1371         u32 dclk;
1372         /* VCE clocks */
1373         u32 evclk;
1374         u32 ecclk;
1375         bool vce_active;
1376         enum amdgpu_vce_level vce_level;
1377         /* asic priv */
1378         void *ps_priv;
1379 };
1380
1381 struct amdgpu_dpm_thermal {
1382         /* thermal interrupt work */
1383         struct work_struct work;
1384         /* low temperature threshold */
1385         int                min_temp;
1386         /* high temperature threshold */
1387         int                max_temp;
1388         /* was last interrupt low to high or high to low */
1389         bool               high_to_low;
1390         /* interrupt source */
1391         struct amdgpu_irq_src   irq;
1392 };
1393
1394 enum amdgpu_clk_action
1395 {
1396         AMDGPU_SCLK_UP = 1,
1397         AMDGPU_SCLK_DOWN
1398 };
1399
1400 struct amdgpu_blacklist_clocks
1401 {
1402         u32 sclk;
1403         u32 mclk;
1404         enum amdgpu_clk_action action;
1405 };
1406
1407 struct amdgpu_clock_and_voltage_limits {
1408         u32 sclk;
1409         u32 mclk;
1410         u16 vddc;
1411         u16 vddci;
1412 };
1413
1414 struct amdgpu_clock_array {
1415         u32 count;
1416         u32 *values;
1417 };
1418
1419 struct amdgpu_clock_voltage_dependency_entry {
1420         u32 clk;
1421         u16 v;
1422 };
1423
1424 struct amdgpu_clock_voltage_dependency_table {
1425         u32 count;
1426         struct amdgpu_clock_voltage_dependency_entry *entries;
1427 };
1428
1429 union amdgpu_cac_leakage_entry {
1430         struct {
1431                 u16 vddc;
1432                 u32 leakage;
1433         };
1434         struct {
1435                 u16 vddc1;
1436                 u16 vddc2;
1437                 u16 vddc3;
1438         };
1439 };
1440
1441 struct amdgpu_cac_leakage_table {
1442         u32 count;
1443         union amdgpu_cac_leakage_entry *entries;
1444 };
1445
1446 struct amdgpu_phase_shedding_limits_entry {
1447         u16 voltage;
1448         u32 sclk;
1449         u32 mclk;
1450 };
1451
1452 struct amdgpu_phase_shedding_limits_table {
1453         u32 count;
1454         struct amdgpu_phase_shedding_limits_entry *entries;
1455 };
1456
1457 struct amdgpu_uvd_clock_voltage_dependency_entry {
1458         u32 vclk;
1459         u32 dclk;
1460         u16 v;
1461 };
1462
1463 struct amdgpu_uvd_clock_voltage_dependency_table {
1464         u8 count;
1465         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1466 };
1467
1468 struct amdgpu_vce_clock_voltage_dependency_entry {
1469         u32 ecclk;
1470         u32 evclk;
1471         u16 v;
1472 };
1473
1474 struct amdgpu_vce_clock_voltage_dependency_table {
1475         u8 count;
1476         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1477 };
1478
1479 struct amdgpu_ppm_table {
1480         u8 ppm_design;
1481         u16 cpu_core_number;
1482         u32 platform_tdp;
1483         u32 small_ac_platform_tdp;
1484         u32 platform_tdc;
1485         u32 small_ac_platform_tdc;
1486         u32 apu_tdp;
1487         u32 dgpu_tdp;
1488         u32 dgpu_ulv_power;
1489         u32 tj_max;
1490 };
1491
1492 struct amdgpu_cac_tdp_table {
1493         u16 tdp;
1494         u16 configurable_tdp;
1495         u16 tdc;
1496         u16 battery_power_limit;
1497         u16 small_power_limit;
1498         u16 low_cac_leakage;
1499         u16 high_cac_leakage;
1500         u16 maximum_power_delivery_limit;
1501 };
1502
1503 struct amdgpu_dpm_dynamic_state {
1504         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1505         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1506         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1507         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1508         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1509         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1510         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1511         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1512         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1513         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1514         struct amdgpu_clock_array valid_sclk_values;
1515         struct amdgpu_clock_array valid_mclk_values;
1516         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1517         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1518         u32 mclk_sclk_ratio;
1519         u32 sclk_mclk_delta;
1520         u16 vddc_vddci_delta;
1521         u16 min_vddc_for_pcie_gen2;
1522         struct amdgpu_cac_leakage_table cac_leakage_table;
1523         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1524         struct amdgpu_ppm_table *ppm_table;
1525         struct amdgpu_cac_tdp_table *cac_tdp_table;
1526 };
1527
1528 struct amdgpu_dpm_fan {
1529         u16 t_min;
1530         u16 t_med;
1531         u16 t_high;
1532         u16 pwm_min;
1533         u16 pwm_med;
1534         u16 pwm_high;
1535         u8 t_hyst;
1536         u32 cycle_delay;
1537         u16 t_max;
1538         u8 control_mode;
1539         u16 default_max_fan_pwm;
1540         u16 default_fan_output_sensitivity;
1541         u16 fan_output_sensitivity;
1542         bool ucode_fan_control;
1543 };
1544
1545 enum amdgpu_pcie_gen {
1546         AMDGPU_PCIE_GEN1 = 0,
1547         AMDGPU_PCIE_GEN2 = 1,
1548         AMDGPU_PCIE_GEN3 = 2,
1549         AMDGPU_PCIE_GEN_INVALID = 0xffff
1550 };
1551
1552 enum amdgpu_dpm_forced_level {
1553         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1554         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1555         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1556         AMDGPU_DPM_FORCED_LEVEL_MANUAL = 3,
1557 };
1558
1559 struct amdgpu_vce_state {
1560         /* vce clocks */
1561         u32 evclk;
1562         u32 ecclk;
1563         /* gpu clocks */
1564         u32 sclk;
1565         u32 mclk;
1566         u8 clk_idx;
1567         u8 pstate;
1568 };
1569
1570 struct amdgpu_dpm_funcs {
1571         int (*get_temperature)(struct amdgpu_device *adev);
1572         int (*pre_set_power_state)(struct amdgpu_device *adev);
1573         int (*set_power_state)(struct amdgpu_device *adev);
1574         void (*post_set_power_state)(struct amdgpu_device *adev);
1575         void (*display_configuration_changed)(struct amdgpu_device *adev);
1576         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1577         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1578         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1579         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1580         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1581         bool (*vblank_too_short)(struct amdgpu_device *adev);
1582         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1583         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1584         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1585         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1586         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1587         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1588         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1589         int (*force_clock_level)(struct amdgpu_device *adev, enum pp_clock_type type, uint32_t mask);
1590         int (*print_clock_levels)(struct amdgpu_device *adev, enum pp_clock_type type, char *buf);
1591         int (*get_sclk_od)(struct amdgpu_device *adev);
1592         int (*set_sclk_od)(struct amdgpu_device *adev, uint32_t value);
1593         int (*get_mclk_od)(struct amdgpu_device *adev);
1594         int (*set_mclk_od)(struct amdgpu_device *adev, uint32_t value);
1595 };
1596
1597 struct amdgpu_dpm {
1598         struct amdgpu_ps        *ps;
1599         /* number of valid power states */
1600         int                     num_ps;
1601         /* current power state that is active */
1602         struct amdgpu_ps        *current_ps;
1603         /* requested power state */
1604         struct amdgpu_ps        *requested_ps;
1605         /* boot up power state */
1606         struct amdgpu_ps        *boot_ps;
1607         /* default uvd power state */
1608         struct amdgpu_ps        *uvd_ps;
1609         /* vce requirements */
1610         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1611         enum amdgpu_vce_level vce_level;
1612         enum amd_pm_state_type state;
1613         enum amd_pm_state_type user_state;
1614         u32                     platform_caps;
1615         u32                     voltage_response_time;
1616         u32                     backbias_response_time;
1617         void                    *priv;
1618         u32                     new_active_crtcs;
1619         int                     new_active_crtc_count;
1620         u32                     current_active_crtcs;
1621         int                     current_active_crtc_count;
1622         struct amdgpu_dpm_dynamic_state dyn_state;
1623         struct amdgpu_dpm_fan fan;
1624         u32 tdp_limit;
1625         u32 near_tdp_limit;
1626         u32 near_tdp_limit_adjusted;
1627         u32 sq_ramping_threshold;
1628         u32 cac_leakage;
1629         u16 tdp_od_limit;
1630         u32 tdp_adjustment;
1631         u16 load_line_slope;
1632         bool power_control;
1633         bool ac_power;
1634         /* special states active */
1635         bool                    thermal_active;
1636         bool                    uvd_active;
1637         bool                    vce_active;
1638         /* thermal handling */
1639         struct amdgpu_dpm_thermal thermal;
1640         /* forced levels */
1641         enum amdgpu_dpm_forced_level forced_level;
1642 };
1643
1644 struct amdgpu_pm {
1645         struct mutex            mutex;
1646         u32                     current_sclk;
1647         u32                     current_mclk;
1648         u32                     default_sclk;
1649         u32                     default_mclk;
1650         struct amdgpu_i2c_chan *i2c_bus;
1651         /* internal thermal controller on rv6xx+ */
1652         enum amdgpu_int_thermal_type int_thermal_type;
1653         struct device           *int_hwmon_dev;
1654         /* fan control parameters */
1655         bool                    no_fan;
1656         u8                      fan_pulses_per_revolution;
1657         u8                      fan_min_rpm;
1658         u8                      fan_max_rpm;
1659         /* dpm */
1660         bool                    dpm_enabled;
1661         bool                    sysfs_initialized;
1662         struct amdgpu_dpm       dpm;
1663         const struct firmware   *fw;    /* SMC firmware */
1664         uint32_t                fw_version;
1665         const struct amdgpu_dpm_funcs *funcs;
1666         uint32_t                pcie_gen_mask;
1667         uint32_t                pcie_mlw_mask;
1668         struct amd_pp_display_configuration pm_display_cfg;/* set by DAL */
1669 };
1670
1671 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1672
1673 /*
1674  * UVD
1675  */
1676 #define AMDGPU_DEFAULT_UVD_HANDLES      10
1677 #define AMDGPU_MAX_UVD_HANDLES          40
1678 #define AMDGPU_UVD_STACK_SIZE           (200*1024)
1679 #define AMDGPU_UVD_HEAP_SIZE            (256*1024)
1680 #define AMDGPU_UVD_SESSION_SIZE         (50*1024)
1681 #define AMDGPU_UVD_FIRMWARE_OFFSET      256
1682
1683 struct amdgpu_uvd {
1684         struct amdgpu_bo        *vcpu_bo;
1685         void                    *cpu_addr;
1686         uint64_t                gpu_addr;
1687         unsigned                fw_version;
1688         void                    *saved_bo;
1689         unsigned                max_handles;
1690         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1691         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1692         struct delayed_work     idle_work;
1693         const struct firmware   *fw;    /* UVD firmware */
1694         struct amdgpu_ring      ring;
1695         struct amdgpu_irq_src   irq;
1696         bool                    address_64_bit;
1697         bool                    use_ctx_buf;
1698         struct amd_sched_entity entity;
1699         uint32_t                srbm_soft_reset;
1700 };
1701
1702 /*
1703  * VCE
1704  */
1705 #define AMDGPU_MAX_VCE_HANDLES  16
1706 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1707
1708 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1709 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1710
1711 struct amdgpu_vce {
1712         struct amdgpu_bo        *vcpu_bo;
1713         uint64_t                gpu_addr;
1714         unsigned                fw_version;
1715         unsigned                fb_version;
1716         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1717         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1718         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1719         struct delayed_work     idle_work;
1720         struct mutex            idle_mutex;
1721         const struct firmware   *fw;    /* VCE firmware */
1722         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1723         struct amdgpu_irq_src   irq;
1724         unsigned                harvest_config;
1725         struct amd_sched_entity entity;
1726         uint32_t                srbm_soft_reset;
1727 };
1728
1729 /*
1730  * SDMA
1731  */
1732 struct amdgpu_sdma_instance {
1733         /* SDMA firmware */
1734         const struct firmware   *fw;
1735         uint32_t                fw_version;
1736         uint32_t                feature_version;
1737
1738         struct amdgpu_ring      ring;
1739         bool                    burst_nop;
1740 };
1741
1742 struct amdgpu_sdma {
1743         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1744         struct amdgpu_irq_src   trap_irq;
1745         struct amdgpu_irq_src   illegal_inst_irq;
1746         int                     num_instances;
1747         uint32_t                    srbm_soft_reset;
1748 };
1749
1750 /*
1751  * Firmware
1752  */
1753 struct amdgpu_firmware {
1754         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1755         bool smu_load;
1756         struct amdgpu_bo *fw_buf;
1757         unsigned int fw_size;
1758 };
1759
1760 /*
1761  * Benchmarking
1762  */
1763 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1764
1765
1766 /*
1767  * Testing
1768  */
1769 void amdgpu_test_moves(struct amdgpu_device *adev);
1770 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1771                            struct amdgpu_ring *cpA,
1772                            struct amdgpu_ring *cpB);
1773 void amdgpu_test_syncing(struct amdgpu_device *adev);
1774
1775 /*
1776  * MMU Notifier
1777  */
1778 #if defined(CONFIG_MMU_NOTIFIER)
1779 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1780 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1781 #else
1782 static inline int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1783 {
1784         return -ENODEV;
1785 }
1786 static inline void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1787 #endif
1788
1789 /*
1790  * Debugfs
1791  */
1792 struct amdgpu_debugfs {
1793         const struct drm_info_list      *files;
1794         unsigned                num_files;
1795 };
1796
1797 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1798                              const struct drm_info_list *files,
1799                              unsigned nfiles);
1800 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1801
1802 #if defined(CONFIG_DEBUG_FS)
1803 int amdgpu_debugfs_init(struct drm_minor *minor);
1804 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1805 #endif
1806
1807 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1808
1809 /*
1810  * amdgpu smumgr functions
1811  */
1812 struct amdgpu_smumgr_funcs {
1813         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1814         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1815         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1816 };
1817
1818 /*
1819  * amdgpu smumgr
1820  */
1821 struct amdgpu_smumgr {
1822         struct amdgpu_bo *toc_buf;
1823         struct amdgpu_bo *smu_buf;
1824         /* asic priv smu data */
1825         void *priv;
1826         spinlock_t smu_lock;
1827         /* smumgr functions */
1828         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1829         /* ucode loading complete flag */
1830         uint32_t fw_flags;
1831 };
1832
1833 /*
1834  * ASIC specific register table accessible by UMD
1835  */
1836 struct amdgpu_allowed_register_entry {
1837         uint32_t reg_offset;
1838         bool untouched;
1839         bool grbm_indexed;
1840 };
1841
1842 /*
1843  * ASIC specific functions.
1844  */
1845 struct amdgpu_asic_funcs {
1846         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1847         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1848                                    u8 *bios, u32 length_bytes);
1849         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1850                              u32 sh_num, u32 reg_offset, u32 *value);
1851         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1852         int (*reset)(struct amdgpu_device *adev);
1853         /* get the reference clock */
1854         u32 (*get_xclk)(struct amdgpu_device *adev);
1855         /* MM block clocks */
1856         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1857         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1858         /* query virtual capabilities */
1859         u32 (*get_virtual_caps)(struct amdgpu_device *adev);
1860 };
1861
1862 /*
1863  * IOCTL.
1864  */
1865 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1866                             struct drm_file *filp);
1867 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1868                                 struct drm_file *filp);
1869
1870 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1871                           struct drm_file *filp);
1872 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1873                         struct drm_file *filp);
1874 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1875                           struct drm_file *filp);
1876 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1877                               struct drm_file *filp);
1878 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1879                           struct drm_file *filp);
1880 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1881                         struct drm_file *filp);
1882 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1883 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1884
1885 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1886                                 struct drm_file *filp);
1887
1888 /* VRAM scratch page for HDP bug, default vram page */
1889 struct amdgpu_vram_scratch {
1890         struct amdgpu_bo                *robj;
1891         volatile uint32_t               *ptr;
1892         u64                             gpu_addr;
1893 };
1894
1895 /*
1896  * ACPI
1897  */
1898 struct amdgpu_atif_notification_cfg {
1899         bool enabled;
1900         int command_code;
1901 };
1902
1903 struct amdgpu_atif_notifications {
1904         bool display_switch;
1905         bool expansion_mode_change;
1906         bool thermal_state;
1907         bool forced_power_state;
1908         bool system_power_state;
1909         bool display_conf_change;
1910         bool px_gfx_switch;
1911         bool brightness_change;
1912         bool dgpu_display_event;
1913 };
1914
1915 struct amdgpu_atif_functions {
1916         bool system_params;
1917         bool sbios_requests;
1918         bool select_active_disp;
1919         bool lid_state;
1920         bool get_tv_standard;
1921         bool set_tv_standard;
1922         bool get_panel_expansion_mode;
1923         bool set_panel_expansion_mode;
1924         bool temperature_change;
1925         bool graphics_device_types;
1926 };
1927
1928 struct amdgpu_atif {
1929         struct amdgpu_atif_notifications notifications;
1930         struct amdgpu_atif_functions functions;
1931         struct amdgpu_atif_notification_cfg notification_cfg;
1932         struct amdgpu_encoder *encoder_for_bl;
1933 };
1934
1935 struct amdgpu_atcs_functions {
1936         bool get_ext_state;
1937         bool pcie_perf_req;
1938         bool pcie_dev_rdy;
1939         bool pcie_bus_width;
1940 };
1941
1942 struct amdgpu_atcs {
1943         struct amdgpu_atcs_functions functions;
1944 };
1945
1946 /*
1947  * CGS
1948  */
1949 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1950 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1951
1952
1953 /* GPU virtualization */
1954 #define AMDGPU_VIRT_CAPS_SRIOV_EN       (1 << 0)
1955 #define AMDGPU_VIRT_CAPS_IS_VF          (1 << 1)
1956 struct amdgpu_virtualization {
1957         bool supports_sr_iov;
1958         bool is_virtual;
1959         u32 caps;
1960 };
1961
1962 /*
1963  * Core structure, functions and helpers.
1964  */
1965 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1966 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1967
1968 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1969 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1970
1971 struct amdgpu_ip_block_status {
1972         bool valid;
1973         bool sw;
1974         bool hw;
1975         bool hang;
1976 };
1977
1978 struct amdgpu_device {
1979         struct device                   *dev;
1980         struct drm_device               *ddev;
1981         struct pci_dev                  *pdev;
1982
1983 #ifdef CONFIG_DRM_AMD_ACP
1984         struct amdgpu_acp               acp;
1985 #endif
1986
1987         /* ASIC */
1988         enum amd_asic_type              asic_type;
1989         uint32_t                        family;
1990         uint32_t                        rev_id;
1991         uint32_t                        external_rev_id;
1992         unsigned long                   flags;
1993         int                             usec_timeout;
1994         const struct amdgpu_asic_funcs  *asic_funcs;
1995         bool                            shutdown;
1996         bool                            need_dma32;
1997         bool                            accel_working;
1998         struct work_struct              reset_work;
1999         struct notifier_block           acpi_nb;
2000         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
2001         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
2002         unsigned                        debugfs_count;
2003 #if defined(CONFIG_DEBUG_FS)
2004         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
2005 #endif
2006         struct amdgpu_atif              atif;
2007         struct amdgpu_atcs              atcs;
2008         struct mutex                    srbm_mutex;
2009         /* GRBM index mutex. Protects concurrent access to GRBM index */
2010         struct mutex                    grbm_idx_mutex;
2011         struct dev_pm_domain            vga_pm_domain;
2012         bool                            have_disp_power_ref;
2013
2014         /* BIOS */
2015         uint8_t                         *bios;
2016         bool                            is_atom_bios;
2017         struct amdgpu_bo                *stollen_vga_memory;
2018         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
2019
2020         /* Register/doorbell mmio */
2021         resource_size_t                 rmmio_base;
2022         resource_size_t                 rmmio_size;
2023         void __iomem                    *rmmio;
2024         /* protects concurrent MM_INDEX/DATA based register access */
2025         spinlock_t mmio_idx_lock;
2026         /* protects concurrent SMC based register access */
2027         spinlock_t smc_idx_lock;
2028         amdgpu_rreg_t                   smc_rreg;
2029         amdgpu_wreg_t                   smc_wreg;
2030         /* protects concurrent PCIE register access */
2031         spinlock_t pcie_idx_lock;
2032         amdgpu_rreg_t                   pcie_rreg;
2033         amdgpu_wreg_t                   pcie_wreg;
2034         /* protects concurrent UVD register access */
2035         spinlock_t uvd_ctx_idx_lock;
2036         amdgpu_rreg_t                   uvd_ctx_rreg;
2037         amdgpu_wreg_t                   uvd_ctx_wreg;
2038         /* protects concurrent DIDT register access */
2039         spinlock_t didt_idx_lock;
2040         amdgpu_rreg_t                   didt_rreg;
2041         amdgpu_wreg_t                   didt_wreg;
2042         /* protects concurrent gc_cac register access */
2043         spinlock_t gc_cac_idx_lock;
2044         amdgpu_rreg_t                   gc_cac_rreg;
2045         amdgpu_wreg_t                   gc_cac_wreg;
2046         /* protects concurrent ENDPOINT (audio) register access */
2047         spinlock_t audio_endpt_idx_lock;
2048         amdgpu_block_rreg_t             audio_endpt_rreg;
2049         amdgpu_block_wreg_t             audio_endpt_wreg;
2050         void __iomem                    *rio_mem;
2051         resource_size_t                 rio_mem_size;
2052         struct amdgpu_doorbell          doorbell;
2053
2054         /* clock/pll info */
2055         struct amdgpu_clock            clock;
2056
2057         /* MC */
2058         struct amdgpu_mc                mc;
2059         struct amdgpu_gart              gart;
2060         struct amdgpu_dummy_page        dummy_page;
2061         struct amdgpu_vm_manager        vm_manager;
2062
2063         /* memory management */
2064         struct amdgpu_mman              mman;
2065         struct amdgpu_vram_scratch      vram_scratch;
2066         struct amdgpu_wb                wb;
2067         atomic64_t                      vram_usage;
2068         atomic64_t                      vram_vis_usage;
2069         atomic64_t                      gtt_usage;
2070         atomic64_t                      num_bytes_moved;
2071         atomic64_t                      num_evictions;
2072         atomic_t                        gpu_reset_counter;
2073
2074         /* display */
2075         bool                            enable_virtual_display;
2076         struct amdgpu_mode_info         mode_info;
2077         struct work_struct              hotplug_work;
2078         struct amdgpu_irq_src           crtc_irq;
2079         struct amdgpu_irq_src           pageflip_irq;
2080         struct amdgpu_irq_src           hpd_irq;
2081
2082         /* rings */
2083         u64                             fence_context;
2084         unsigned                        num_rings;
2085         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2086         bool                            ib_pool_ready;
2087         struct amdgpu_sa_manager        ring_tmp_bo;
2088
2089         /* interrupts */
2090         struct amdgpu_irq               irq;
2091
2092         /* powerplay */
2093         struct amd_powerplay            powerplay;
2094         bool                            pp_enabled;
2095         bool                            pp_force_state_enabled;
2096
2097         /* dpm */
2098         struct amdgpu_pm                pm;
2099         u32                             cg_flags;
2100         u32                             pg_flags;
2101
2102         /* amdgpu smumgr */
2103         struct amdgpu_smumgr smu;
2104
2105         /* gfx */
2106         struct amdgpu_gfx               gfx;
2107
2108         /* sdma */
2109         struct amdgpu_sdma              sdma;
2110
2111         /* uvd */
2112         struct amdgpu_uvd               uvd;
2113
2114         /* vce */
2115         struct amdgpu_vce               vce;
2116
2117         /* firmwares */
2118         struct amdgpu_firmware          firmware;
2119
2120         /* GDS */
2121         struct amdgpu_gds               gds;
2122
2123         const struct amdgpu_ip_block_version *ip_blocks;
2124         int                             num_ip_blocks;
2125         struct amdgpu_ip_block_status   *ip_block_status;
2126         struct mutex    mn_lock;
2127         DECLARE_HASHTABLE(mn_hash, 7);
2128
2129         /* tracking pinned memory */
2130         u64 vram_pin_size;
2131         u64 invisible_pin_size;
2132         u64 gart_pin_size;
2133
2134         /* amdkfd interface */
2135         struct kfd_dev          *kfd;
2136
2137         struct amdgpu_virtualization virtualization;
2138 };
2139
2140 bool amdgpu_device_is_px(struct drm_device *dev);
2141 int amdgpu_device_init(struct amdgpu_device *adev,
2142                        struct drm_device *ddev,
2143                        struct pci_dev *pdev,
2144                        uint32_t flags);
2145 void amdgpu_device_fini(struct amdgpu_device *adev);
2146 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2147
2148 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2149                         bool always_indirect);
2150 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2151                     bool always_indirect);
2152 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2153 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2154
2155 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2156 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2157
2158 /*
2159  * Registers read & write functions.
2160  */
2161 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2162 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2163 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2164 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2165 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2166 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2167 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2168 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2169 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2170 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2171 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2172 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2173 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2174 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2175 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2176 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
2177 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
2178 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2179 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2180 #define WREG32_P(reg, val, mask)                                \
2181         do {                                                    \
2182                 uint32_t tmp_ = RREG32(reg);                    \
2183                 tmp_ &= (mask);                                 \
2184                 tmp_ |= ((val) & ~(mask));                      \
2185                 WREG32(reg, tmp_);                              \
2186         } while (0)
2187 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2188 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2189 #define WREG32_PLL_P(reg, val, mask)                            \
2190         do {                                                    \
2191                 uint32_t tmp_ = RREG32_PLL(reg);                \
2192                 tmp_ &= (mask);                                 \
2193                 tmp_ |= ((val) & ~(mask));                      \
2194                 WREG32_PLL(reg, tmp_);                          \
2195         } while (0)
2196 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2197 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2198 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2199
2200 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2201 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2202
2203 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2204 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2205
2206 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2207         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2208          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2209
2210 #define REG_GET_FIELD(value, reg, field)                                \
2211         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2212
2213 #define WREG32_FIELD(reg, field, val)   \
2214         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
2215
2216 /*
2217  * BIOS helpers.
2218  */
2219 #define RBIOS8(i) (adev->bios[i])
2220 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2221 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2222
2223 /*
2224  * RING helpers.
2225  */
2226 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2227 {
2228         if (ring->count_dw <= 0)
2229                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2230         ring->ring[ring->wptr++] = v;
2231         ring->wptr &= ring->ptr_mask;
2232         ring->count_dw--;
2233 }
2234
2235 static inline struct amdgpu_sdma_instance *
2236 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
2237 {
2238         struct amdgpu_device *adev = ring->adev;
2239         int i;
2240
2241         for (i = 0; i < adev->sdma.num_instances; i++)
2242                 if (&adev->sdma.instance[i].ring == ring)
2243                         break;
2244
2245         if (i < AMDGPU_MAX_SDMA_INSTANCES)
2246                 return &adev->sdma.instance[i];
2247         else
2248                 return NULL;
2249 }
2250
2251 /*
2252  * ASICs macro.
2253  */
2254 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2255 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2256 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2257 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2258 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2259 #define amdgpu_asic_get_virtual_caps(adev) ((adev)->asic_funcs->get_virtual_caps((adev)))
2260 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2261 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
2262 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2263 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2264 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2265 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2266 #define amdgpu_vm_write_pte(adev, ib, pa, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pa), (pe), (addr), (count), (incr), (flags)))
2267 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2268 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2269 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2270 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
2271 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2272 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2273 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2274 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
2275 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
2276 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2277 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2278 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2279 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2280 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
2281 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
2282 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
2283 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
2284 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2285 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2286 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2287 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2288 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2289 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2290 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2291 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2292 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2293 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2294 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2295 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2296 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2297 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
2298 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2299 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2300 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2301 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2302 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2303 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
2304 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
2305 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2306 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2307 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2308 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2309 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2310 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2311 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2312 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
2313 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
2314
2315 #define amdgpu_dpm_get_temperature(adev) \
2316         ((adev)->pp_enabled ?                                           \
2317               (adev)->powerplay.pp_funcs->get_temperature((adev)->powerplay.pp_handle) : \
2318               (adev)->pm.funcs->get_temperature((adev)))
2319
2320 #define amdgpu_dpm_set_fan_control_mode(adev, m) \
2321         ((adev)->pp_enabled ?                                           \
2322               (adev)->powerplay.pp_funcs->set_fan_control_mode((adev)->powerplay.pp_handle, (m)) : \
2323               (adev)->pm.funcs->set_fan_control_mode((adev), (m)))
2324
2325 #define amdgpu_dpm_get_fan_control_mode(adev) \
2326         ((adev)->pp_enabled ?                                           \
2327               (adev)->powerplay.pp_funcs->get_fan_control_mode((adev)->powerplay.pp_handle) : \
2328               (adev)->pm.funcs->get_fan_control_mode((adev)))
2329
2330 #define amdgpu_dpm_set_fan_speed_percent(adev, s) \
2331         ((adev)->pp_enabled ?                                           \
2332               (adev)->powerplay.pp_funcs->set_fan_speed_percent((adev)->powerplay.pp_handle, (s)) : \
2333               (adev)->pm.funcs->set_fan_speed_percent((adev), (s)))
2334
2335 #define amdgpu_dpm_get_fan_speed_percent(adev, s) \
2336         ((adev)->pp_enabled ?                                           \
2337               (adev)->powerplay.pp_funcs->get_fan_speed_percent((adev)->powerplay.pp_handle, (s)) : \
2338               (adev)->pm.funcs->get_fan_speed_percent((adev), (s)))
2339
2340 #define amdgpu_dpm_get_sclk(adev, l) \
2341         ((adev)->pp_enabled ?                                           \
2342               (adev)->powerplay.pp_funcs->get_sclk((adev)->powerplay.pp_handle, (l)) : \
2343                 (adev)->pm.funcs->get_sclk((adev), (l)))
2344
2345 #define amdgpu_dpm_get_mclk(adev, l)  \
2346         ((adev)->pp_enabled ?                                           \
2347               (adev)->powerplay.pp_funcs->get_mclk((adev)->powerplay.pp_handle, (l)) : \
2348               (adev)->pm.funcs->get_mclk((adev), (l)))
2349
2350
2351 #define amdgpu_dpm_force_performance_level(adev, l) \
2352         ((adev)->pp_enabled ?                                           \
2353               (adev)->powerplay.pp_funcs->force_performance_level((adev)->powerplay.pp_handle, (l)) : \
2354               (adev)->pm.funcs->force_performance_level((adev), (l)))
2355
2356 #define amdgpu_dpm_powergate_uvd(adev, g) \
2357         ((adev)->pp_enabled ?                                           \
2358               (adev)->powerplay.pp_funcs->powergate_uvd((adev)->powerplay.pp_handle, (g)) : \
2359               (adev)->pm.funcs->powergate_uvd((adev), (g)))
2360
2361 #define amdgpu_dpm_powergate_vce(adev, g) \
2362         ((adev)->pp_enabled ?                                           \
2363               (adev)->powerplay.pp_funcs->powergate_vce((adev)->powerplay.pp_handle, (g)) : \
2364               (adev)->pm.funcs->powergate_vce((adev), (g)))
2365
2366 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) \
2367         ((adev)->pp_enabled ?                                           \
2368               (adev)->powerplay.pp_funcs->print_current_performance_level((adev)->powerplay.pp_handle, (m)) : \
2369               (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m)))
2370
2371 #define amdgpu_dpm_get_current_power_state(adev) \
2372         (adev)->powerplay.pp_funcs->get_current_power_state((adev)->powerplay.pp_handle)
2373
2374 #define amdgpu_dpm_get_performance_level(adev) \
2375         (adev)->powerplay.pp_funcs->get_performance_level((adev)->powerplay.pp_handle)
2376
2377 #define amdgpu_dpm_get_pp_num_states(adev, data) \
2378         (adev)->powerplay.pp_funcs->get_pp_num_states((adev)->powerplay.pp_handle, data)
2379
2380 #define amdgpu_dpm_get_pp_table(adev, table) \
2381         (adev)->powerplay.pp_funcs->get_pp_table((adev)->powerplay.pp_handle, table)
2382
2383 #define amdgpu_dpm_set_pp_table(adev, buf, size) \
2384         (adev)->powerplay.pp_funcs->set_pp_table((adev)->powerplay.pp_handle, buf, size)
2385
2386 #define amdgpu_dpm_print_clock_levels(adev, type, buf) \
2387         (adev)->powerplay.pp_funcs->print_clock_levels((adev)->powerplay.pp_handle, type, buf)
2388
2389 #define amdgpu_dpm_force_clock_level(adev, type, level) \
2390                 (adev)->powerplay.pp_funcs->force_clock_level((adev)->powerplay.pp_handle, type, level)
2391
2392 #define amdgpu_dpm_get_sclk_od(adev) \
2393         (adev)->powerplay.pp_funcs->get_sclk_od((adev)->powerplay.pp_handle)
2394
2395 #define amdgpu_dpm_set_sclk_od(adev, value) \
2396         (adev)->powerplay.pp_funcs->set_sclk_od((adev)->powerplay.pp_handle, value)
2397
2398 #define amdgpu_dpm_get_mclk_od(adev) \
2399         ((adev)->powerplay.pp_funcs->get_mclk_od((adev)->powerplay.pp_handle))
2400
2401 #define amdgpu_dpm_set_mclk_od(adev, value) \
2402         ((adev)->powerplay.pp_funcs->set_mclk_od((adev)->powerplay.pp_handle, value))
2403
2404 #define amdgpu_dpm_dispatch_task(adev, event_id, input, output)         \
2405         (adev)->powerplay.pp_funcs->dispatch_tasks((adev)->powerplay.pp_handle, (event_id), (input), (output))
2406
2407 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2408
2409 /* Common functions */
2410 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2411 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2412 bool amdgpu_card_posted(struct amdgpu_device *adev);
2413 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2414
2415 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2416 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2417                        u32 ip_instance, u32 ring,
2418                        struct amdgpu_ring **out_ring);
2419 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2420 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2421 int amdgpu_ttm_tt_get_user_pages(struct ttm_tt *ttm, struct page **pages);
2422 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2423                                      uint32_t flags);
2424 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2425 struct mm_struct *amdgpu_ttm_tt_get_usermm(struct ttm_tt *ttm);
2426 bool amdgpu_ttm_tt_affect_userptr(struct ttm_tt *ttm, unsigned long start,
2427                                   unsigned long end);
2428 bool amdgpu_ttm_tt_userptr_invalidated(struct ttm_tt *ttm,
2429                                        int *last_invalidated);
2430 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2431 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2432                                  struct ttm_mem_reg *mem);
2433 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2434 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2435 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2436 u64 amdgpu_ttm_get_gtt_mem_size(struct amdgpu_device *adev);
2437 int amdgpu_ttm_global_init(struct amdgpu_device *adev);
2438 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2439                                              const u32 *registers,
2440                                              const u32 array_size);
2441
2442 bool amdgpu_device_is_px(struct drm_device *dev);
2443 /* atpx handler */
2444 #if defined(CONFIG_VGA_SWITCHEROO)
2445 void amdgpu_register_atpx_handler(void);
2446 void amdgpu_unregister_atpx_handler(void);
2447 bool amdgpu_has_atpx_dgpu_power_cntl(void);
2448 bool amdgpu_is_atpx_hybrid(void);
2449 #else
2450 static inline void amdgpu_register_atpx_handler(void) {}
2451 static inline void amdgpu_unregister_atpx_handler(void) {}
2452 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
2453 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
2454 #endif
2455
2456 /*
2457  * KMS
2458  */
2459 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2460 extern const int amdgpu_max_kms_ioctl;
2461
2462 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2463 int amdgpu_driver_unload_kms(struct drm_device *dev);
2464 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2465 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2466 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2467                                  struct drm_file *file_priv);
2468 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2469                                 struct drm_file *file_priv);
2470 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2471 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2472 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
2473 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2474 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2475 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, unsigned int pipe,
2476                                     int *max_error,
2477                                     struct timeval *vblank_time,
2478                                     unsigned flags);
2479 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2480                              unsigned long arg);
2481
2482 /*
2483  * functions used by amdgpu_encoder.c
2484  */
2485 struct amdgpu_afmt_acr {
2486         u32 clock;
2487
2488         int n_32khz;
2489         int cts_32khz;
2490
2491         int n_44_1khz;
2492         int cts_44_1khz;
2493
2494         int n_48khz;
2495         int cts_48khz;
2496
2497 };
2498
2499 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2500
2501 /* amdgpu_acpi.c */
2502 #if defined(CONFIG_ACPI)
2503 int amdgpu_acpi_init(struct amdgpu_device *adev);
2504 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2505 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2506 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2507                                                 u8 perf_req, bool advertise);
2508 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2509 #else
2510 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2511 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2512 #endif
2513
2514 struct amdgpu_bo_va_mapping *
2515 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2516                        uint64_t addr, struct amdgpu_bo **bo);
2517
2518 #include "amdgpu_object.h"
2519 #endif