drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_ttm.h"
  55 #include "amdgpu_gds.h"
  56 #include "amd_powerplay.h"
  57 #include "amdgpu_acp.h"
  58
  59 #include "gpu_scheduler.h"
  60
  61 /*
  62  * Modules parameters.
  63  */
  64 extern int amdgpu_modeset;
  65 extern int amdgpu_vram_limit;
  66 extern int amdgpu_gart_size;
  67 extern int amdgpu_moverate;
  68 extern int amdgpu_benchmarking;
  69 extern int amdgpu_testing;
  70 extern int amdgpu_audio;
  71 extern int amdgpu_disp_priority;
  72 extern int amdgpu_hw_i2c;
  73 extern int amdgpu_pcie_gen2;
  74 extern int amdgpu_msi;
  75 extern int amdgpu_lockup_timeout;
  76 extern int amdgpu_dpm;
  77 extern int amdgpu_smc_load_fw;
  78 extern int amdgpu_aspm;
  79 extern int amdgpu_runtime_pm;
  80 extern unsigned amdgpu_ip_block_mask;
  81 extern int amdgpu_bapm;
  82 extern int amdgpu_deep_color;
  83 extern int amdgpu_vm_size;
  84 extern int amdgpu_vm_block_size;
  85 extern int amdgpu_vm_fault_stop;
  86 extern int amdgpu_vm_debug;
  87 extern int amdgpu_sched_jobs;
  88 extern int amdgpu_sched_hw_submission;
  89 extern int amdgpu_powerplay;
  90 extern int amdgpu_powercontainment;
  91 extern unsigned amdgpu_pcie_gen_cap;
  92 extern unsigned amdgpu_pcie_lane_cap;
  93 extern unsigned amdgpu_cg_mask;
  94 extern unsigned amdgpu_pg_mask;
  95 extern char *amdgpu_disable_cu;
  96 extern int amdgpu_sclk_deep_sleep_en;
  97 extern char *amdgpu_virtual_display;
  98
  99 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
 100 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 101 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 102 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 103 #define AMDGPU_IB_POOL_SIZE                     16
 104 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 105 #define AMDGPUFB_CONN_LIMIT                     4
 106 #define AMDGPU_BIOS_NUM_SCRATCH                 8
 107
 108 /* max number of rings */
 109 #define AMDGPU_MAX_RINGS                        16
 110 #define AMDGPU_MAX_GFX_RINGS                    1
 111 #define AMDGPU_MAX_COMPUTE_RINGS                8
 112 #define AMDGPU_MAX_VCE_RINGS                    3
 113
 114 /* max number of IP instances */
 115 #define AMDGPU_MAX_SDMA_INSTANCES               2
 116
 117 /* hardcode that limit for now */
 118 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 119
 120 /* hard reset data */
 121 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 122
 123 /* reset flags */
 124 #define AMDGPU_RESET_GFX                        (1 << 0)
 125 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 126 #define AMDGPU_RESET_DMA                        (1 << 2)
 127 #define AMDGPU_RESET_CP                         (1 << 3)
 128 #define AMDGPU_RESET_GRBM                       (1 << 4)
 129 #define AMDGPU_RESET_DMA1                       (1 << 5)
 130 #define AMDGPU_RESET_RLC                        (1 << 6)
 131 #define AMDGPU_RESET_SEM                        (1 << 7)
 132 #define AMDGPU_RESET_IH                         (1 << 8)
 133 #define AMDGPU_RESET_VMC                        (1 << 9)
 134 #define AMDGPU_RESET_MC                         (1 << 10)
 135 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 136 #define AMDGPU_RESET_UVD                        (1 << 12)
 137 #define AMDGPU_RESET_VCE                        (1 << 13)
 138 #define AMDGPU_RESET_VCE1                       (1 << 14)
 139
 140 /* GFX current status */
 141 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 142 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 143 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 144 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 145 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 146
 147 /* max cursor sizes (in pixels) */
 148 #define CIK_CURSOR_WIDTH 128
 149 #define CIK_CURSOR_HEIGHT 128
 150
 151 struct amdgpu_device;
 152 struct amdgpu_ib;
 153 struct amdgpu_vm;
 154 struct amdgpu_ring;
 155 struct amdgpu_cs_parser;
 156 struct amdgpu_job;
 157 struct amdgpu_irq_src;
 158 struct amdgpu_fpriv;
 159
 160 enum amdgpu_cp_irq {
 161         AMDGPU_CP_IRQ_GFX_EOP = 0,
 162         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 163         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 164         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 165         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 166         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 167         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 168         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 169         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 170
 171         AMDGPU_CP_IRQ_LAST
 172 };
 173
 174 enum amdgpu_sdma_irq {
 175         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 176         AMDGPU_SDMA_IRQ_TRAP1,
 177
 178         AMDGPU_SDMA_IRQ_LAST
 179 };
 180
 181 enum amdgpu_thermal_irq {
 182         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 183         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 184
 185         AMDGPU_THERMAL_IRQ_LAST
 186 };
 187
 188 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 189                                   enum amd_ip_block_type block_type,
 190                                   enum amd_clockgating_state state);
 191 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 192                                   enum amd_ip_block_type block_type,
 193                                   enum amd_powergating_state state);
 194 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
 195                          enum amd_ip_block_type block_type);
 196 bool amdgpu_is_idle(struct amdgpu_device *adev,
 197                     enum amd_ip_block_type block_type);
 198
 199 struct amdgpu_ip_block_version {
 200         enum amd_ip_block_type type;
 201         u32 major;
 202         u32 minor;
 203         u32 rev;
 204         const struct amd_ip_funcs *funcs;
 205 };
 206
 207 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 208                                 enum amd_ip_block_type type,
 209                                 u32 major, u32 minor);
 210
 211 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 212                                         struct amdgpu_device *adev,
 213                                         enum amd_ip_block_type type);
 214
 215 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 216 struct amdgpu_buffer_funcs {
 217         /* maximum bytes in a single operation */
 218         uint32_t        copy_max_bytes;
 219
 220         /* number of dw to reserve per operation */
 221         unsigned        copy_num_dw;
 222
 223         /* used for buffer migration */
 224         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 225                                  /* src addr in bytes */
 226                                  uint64_t src_offset,
 227                                  /* dst addr in bytes */
 228                                  uint64_t dst_offset,
 229                                  /* number of byte to transfer */
 230                                  uint32_t byte_count);
 231
 232         /* maximum bytes in a single operation */
 233         uint32_t        fill_max_bytes;
 234
 235         /* number of dw to reserve per operation */
 236         unsigned        fill_num_dw;
 237
 238         /* used for buffer clearing */
 239         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 240                                  /* value to write to memory */
 241                                  uint32_t src_data,
 242                                  /* dst addr in bytes */
 243                                  uint64_t dst_offset,
 244                                  /* number of byte to fill */
 245                                  uint32_t byte_count);
 246 };
 247
 248 /* provided by hw blocks that can write ptes, e.g., sdma */
 249 struct amdgpu_vm_pte_funcs {
 250         /* copy pte entries from GART */
 251         void (*copy_pte)(struct amdgpu_ib *ib,
 252                          uint64_t pe, uint64_t src,
 253                          unsigned count);
 254         /* write pte one entry at a time with addr mapping */
 255         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 256                           uint64_t value, unsigned count,
 257                           uint32_t incr);
 258         /* for linear pte/pde updates without addr mapping */
 259         void (*set_pte_pde)(struct amdgpu_ib *ib,
 260                             uint64_t pe,
 261                             uint64_t addr, unsigned count,
 262                             uint32_t incr, uint32_t flags);
 263 };
 264
 265 /* provided by the gmc block */
 266 struct amdgpu_gart_funcs {
 267         /* flush the vm tlb via mmio */
 268         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 269                               uint32_t vmid);
 270         /* write pte/pde updates using the cpu */
 271         int (*set_pte_pde)(struct amdgpu_device *adev,
 272                            void *cpu_pt_addr, /* cpu addr of page table */
 273                            uint32_t gpu_page_idx, /* pte/pde to update */
 274                            uint64_t addr, /* addr to write into pte/pde */
 275                            uint32_t flags); /* access flags */
 276 };
 277
 278 /* provided by the ih block */
 279 struct amdgpu_ih_funcs {
 280         /* ring read/write ptr handling, called from interrupt context */
 281         u32 (*get_wptr)(struct amdgpu_device *adev);
 282         void (*decode_iv)(struct amdgpu_device *adev,
 283                           struct amdgpu_iv_entry *entry);
 284         void (*set_rptr)(struct amdgpu_device *adev);
 285 };
 286
 287 /* provided by hw blocks that expose a ring buffer for commands */
 288 struct amdgpu_ring_funcs {
 289         /* ring read/write ptr handling */
 290         u32 (*get_rptr)(struct amdgpu_ring *ring);
 291         u32 (*get_wptr)(struct amdgpu_ring *ring);
 292         void (*set_wptr)(struct amdgpu_ring *ring);
 293         /* validating and patching of IBs */
 294         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 295         /* command emit functions */
 296         void (*emit_ib)(struct amdgpu_ring *ring,
 297                         struct amdgpu_ib *ib,
 298                         unsigned vm_id, bool ctx_switch);
 299         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 300                            uint64_t seq, unsigned flags);
 301         void (*emit_pipeline_sync)(struct amdgpu_ring *ring);
 302         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 303                               uint64_t pd_addr);
 304         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 305         void (*emit_hdp_invalidate)(struct amdgpu_ring *ring);
 306         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 307                                 uint32_t gds_base, uint32_t gds_size,
 308                                 uint32_t gws_base, uint32_t gws_size,
 309                                 uint32_t oa_base, uint32_t oa_size);
 310         /* testing functions */
 311         int (*test_ring)(struct amdgpu_ring *ring);
 312         int (*test_ib)(struct amdgpu_ring *ring, long timeout);
 313         /* insert NOP packets */
 314         void (*insert_nop)(struct amdgpu_ring *ring, uint32_t count);
 315         /* pad the indirect buffer to the necessary number of dw */
 316         void (*pad_ib)(struct amdgpu_ring *ring, struct amdgpu_ib *ib);
 317         unsigned (*init_cond_exec)(struct amdgpu_ring *ring);
 318         void (*patch_cond_exec)(struct amdgpu_ring *ring, unsigned offset);
 319         /* note usage for clock and power gating */
 320         void (*begin_use)(struct amdgpu_ring *ring);
 321         void (*end_use)(struct amdgpu_ring *ring);
 322         void (*emit_switch_buffer) (struct amdgpu_ring *ring);
 323 };
 324
 325 /*
 326  * BIOS.
 327  */
 328 bool amdgpu_get_bios(struct amdgpu_device *adev);
 329 bool amdgpu_read_bios(struct amdgpu_device *adev);
 330
 331 /*
 332  * Dummy page
 333  */
 334 struct amdgpu_dummy_page {
 335         struct page     *page;
 336         dma_addr_t      addr;
 337 };
 338 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 339 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 340
 341
 342 /*
 343  * Clocks
 344  */
 345
 346 #define AMDGPU_MAX_PPLL 3
 347
 348 struct amdgpu_clock {
 349         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 350         struct amdgpu_pll spll;
 351         struct amdgpu_pll mpll;
 352         /* 10 Khz units */
 353         uint32_t default_mclk;
 354         uint32_t default_sclk;
 355         uint32_t default_dispclk;
 356         uint32_t current_dispclk;
 357         uint32_t dp_extclk;
 358         uint32_t max_pixel_clock;
 359 };
 360
 361 /*
 362  * Fences.
 363  */
 364 struct amdgpu_fence_driver {
 365         uint64_t                        gpu_addr;
 366         volatile uint32_t               *cpu_addr;
 367         /* sync_seq is protected by ring emission lock */
 368         uint32_t                        sync_seq;
 369         atomic_t                        last_seq;
 370         bool                            initialized;
 371         struct amdgpu_irq_src           *irq_src;
 372         unsigned                        irq_type;
 373         struct timer_list               fallback_timer;
 374         unsigned                        num_fences_mask;
 375         spinlock_t                      lock;
 376         struct fence                    **fences;
 377 };
 378
 379 /* some special values for the owner field */
 380 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 381 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 382
 383 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 384 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 385
 386 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 387 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 388 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 389
 390 int amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring,
 391                                   unsigned num_hw_submission);
 392 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 393                                    struct amdgpu_irq_src *irq_src,
 394                                    unsigned irq_type);
 395 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 396 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 397 int amdgpu_fence_emit(struct amdgpu_ring *ring, struct fence **fence);
 398 void amdgpu_fence_process(struct amdgpu_ring *ring);
 399 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 400 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 401
 402 /*
 403  * BO.
 404  */
 405
 406 struct amdgpu_bo_list_entry {
 407         struct amdgpu_bo                *robj;
 408         struct ttm_validate_buffer      tv;
 409         struct amdgpu_bo_va             *bo_va;
 410         uint32_t                        priority;
 411         struct page                     **user_pages;
 412         int                             user_invalidated;
 413 };
 414
 415 struct amdgpu_bo_va_mapping {
 416         struct list_head                list;
 417         struct interval_tree_node       it;
 418         uint64_t                        offset;
 419         uint32_t                        flags;
 420 };
 421
 422 /* bo virtual addresses in a specific vm */
 423 struct amdgpu_bo_va {
 424         /* protected by bo being reserved */
 425         struct list_head                bo_list;
 426         struct fence                    *last_pt_update;
 427         unsigned                        ref_count;
 428
 429         /* protected by vm mutex and spinlock */
 430         struct list_head                vm_status;
 431
 432         /* mappings for this bo_va */
 433         struct list_head                invalids;
 434         struct list_head                valids;
 435
 436         /* constant after initialization */
 437         struct amdgpu_vm                *vm;
 438         struct amdgpu_bo                *bo;
 439 };
 440
 441 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 442
 443 struct amdgpu_bo {
 444         /* Protected by gem.mutex */
 445         struct list_head                list;
 446         /* Protected by tbo.reserved */
 447         u32                             prefered_domains;
 448         u32                             allowed_domains;
 449         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 450         struct ttm_placement            placement;
 451         struct ttm_buffer_object        tbo;
 452         struct ttm_bo_kmap_obj          kmap;
 453         u64                             flags;
 454         unsigned                        pin_count;
 455         void                            *kptr;
 456         u64                             tiling_flags;
 457         u64                             metadata_flags;
 458         void                            *metadata;
 459         u32                             metadata_size;
 460         /* list of all virtual address to which this bo
 461          * is associated to
 462          */
 463         struct list_head                va;
 464         /* Constant after initialization */
 465         struct amdgpu_device            *adev;
 466         struct drm_gem_object           gem_base;
 467         struct amdgpu_bo                *parent;
 468         struct amdgpu_bo                *shadow;
 469
 470         struct ttm_bo_kmap_obj          dma_buf_vmap;
 471         struct amdgpu_mn                *mn;
 472         struct list_head                mn_list;
 473         struct list_head                shadow_list;
 474 };
 475 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 476
 477 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 478 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 479                                 struct drm_file *file_priv);
 480 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 481                                 struct drm_file *file_priv);
 482 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 483 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 484 struct drm_gem_object *
 485 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 486                                  struct dma_buf_attachment *attach,
 487                                  struct sg_table *sg);
 488 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 489                                         struct drm_gem_object *gobj,
 490                                         int flags);
 491 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 492 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 493 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 494 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 495 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 496 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 497
 498 /* sub-allocation manager, it has to be protected by another lock.
 499  * By conception this is an helper for other part of the driver
 500  * like the indirect buffer or semaphore, which both have their
 501  * locking.
 502  *
 503  * Principe is simple, we keep a list of sub allocation in offset
 504  * order (first entry has offset == 0, last entry has the highest
 505  * offset).
 506  *
 507  * When allocating new object we first check if there is room at
 508  * the end total_size - (last_object_offset + last_object_size) >=
 509  * alloc_size. If so we allocate new object there.
 510  *
 511  * When there is not enough room at the end, we start waiting for
 512  * each sub object until we reach object_offset+object_size >=
 513  * alloc_size, this object then become the sub object we return.
 514  *
 515  * Alignment can't be bigger than page size.
 516  *
 517  * Hole are not considered for allocation to keep things simple.
 518  * Assumption is that there won't be hole (all object on same
 519  * alignment).
 520  */
 521
 522 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 523
 524 struct amdgpu_sa_manager {
 525         wait_queue_head_t       wq;
 526         struct amdgpu_bo        *bo;
 527         struct list_head        *hole;
 528         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 529         struct list_head        olist;
 530         unsigned                size;
 531         uint64_t                gpu_addr;
 532         void                    *cpu_ptr;
 533         uint32_t                domain;
 534         uint32_t                align;
 535 };
 536
 537 /* sub-allocation buffer */
 538 struct amdgpu_sa_bo {
 539         struct list_head                olist;
 540         struct list_head                flist;
 541         struct amdgpu_sa_manager        *manager;
 542         unsigned                        soffset;
 543         unsigned                        eoffset;
 544         struct fence                    *fence;
 545 };
 546
 547 /*
 548  * GEM objects.
 549  */
 550 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 551 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 552                                 int alignment, u32 initial_domain,
 553                                 u64 flags, bool kernel,
 554                                 struct drm_gem_object **obj);
 555
 556 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 557                             struct drm_device *dev,
 558                             struct drm_mode_create_dumb *args);
 559 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 560                           struct drm_device *dev,
 561                           uint32_t handle, uint64_t *offset_p);
 562 /*
 563  * Synchronization
 564  */
 565 struct amdgpu_sync {
 566         DECLARE_HASHTABLE(fences, 4);
 567         struct fence            *last_vm_update;
 568 };
 569
 570 void amdgpu_sync_create(struct amdgpu_sync *sync);
 571 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 572                       struct fence *f);
 573 int amdgpu_sync_resv(struct amdgpu_device *adev,
 574                      struct amdgpu_sync *sync,
 575                      struct reservation_object *resv,
 576                      void *owner);
 577 struct fence *amdgpu_sync_peek_fence(struct amdgpu_sync *sync,
 578                                      struct amdgpu_ring *ring);
 579 struct fence *amdgpu_sync_get_fence(struct amdgpu_sync *sync);
 580 void amdgpu_sync_free(struct amdgpu_sync *sync);
 581 int amdgpu_sync_init(void);
 582 void amdgpu_sync_fini(void);
 583 int amdgpu_fence_slab_init(void);
 584 void amdgpu_fence_slab_fini(void);
 585
 586 /*
 587  * GART structures, functions & helpers
 588  */
 589 struct amdgpu_mc;
 590
 591 #define AMDGPU_GPU_PAGE_SIZE 4096
 592 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 593 #define AMDGPU_GPU_PAGE_SHIFT 12
 594 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 595
 596 struct amdgpu_gart {
 597         dma_addr_t                      table_addr;
 598         struct amdgpu_bo                *robj;
 599         void                            *ptr;
 600         unsigned                        num_gpu_pages;
 601         unsigned                        num_cpu_pages;
 602         unsigned                        table_size;
 603 #ifdef CONFIG_DRM_AMDGPU_GART_DEBUGFS
 604         struct page                     **pages;
 605 #endif
 606         bool                            ready;
 607         const struct amdgpu_gart_funcs *gart_funcs;
 608 };
 609
 610 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 611 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 612 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 613 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 614 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 615 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 616 int amdgpu_gart_init(struct amdgpu_device *adev);
 617 void amdgpu_gart_fini(struct amdgpu_device *adev);
 618 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 619                         int pages);
 620 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 621                      int pages, struct page **pagelist,
 622                      dma_addr_t *dma_addr, uint32_t flags);
 623
 624 /*
 625  * GPU MC structures, functions & helpers
 626  */
 627 struct amdgpu_mc {
 628         resource_size_t         aper_size;
 629         resource_size_t         aper_base;
 630         resource_size_t         agp_base;
 631         /* for some chips with <= 32MB we need to lie
 632          * about vram size near mc fb location */
 633         u64                     mc_vram_size;
 634         u64                     visible_vram_size;
 635         u64                     gtt_size;
 636         u64                     gtt_start;
 637         u64                     gtt_end;
 638         u64                     vram_start;
 639         u64                     vram_end;
 640         unsigned                vram_width;
 641         u64                     real_vram_size;
 642         int                     vram_mtrr;
 643         u64                     gtt_base_align;
 644         u64                     mc_mask;
 645         const struct firmware   *fw;    /* MC firmware */
 646         uint32_t                fw_version;
 647         struct amdgpu_irq_src   vm_fault;
 648         uint32_t                vram_type;
 649         uint32_t                srbm_soft_reset;
 650         struct amdgpu_mode_mc_save save;
 651 };
 652
 653 /*
 654  * GPU doorbell structures, functions & helpers
 655  */
 656 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 657 {
 658         AMDGPU_DOORBELL_KIQ                     = 0x000,
 659         AMDGPU_DOORBELL_HIQ                     = 0x001,
 660         AMDGPU_DOORBELL_DIQ                     = 0x002,
 661         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 662         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 663         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 664         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 665         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 666         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 667         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 668         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 669         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 670         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 671         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 672         AMDGPU_DOORBELL_IH                      = 0x1E8,
 673         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 674         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 675 } AMDGPU_DOORBELL_ASSIGNMENT;
 676
 677 struct amdgpu_doorbell {
 678         /* doorbell mmio */
 679         resource_size_t         base;
 680         resource_size_t         size;
 681         u32 __iomem             *ptr;
 682         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 683 };
 684
 685 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 686                                 phys_addr_t *aperture_base,
 687                                 size_t *aperture_size,
 688                                 size_t *start_offset);
 689
 690 /*
 691  * IRQS.
 692  */
 693
 694 struct amdgpu_flip_work {
 695         struct delayed_work             flip_work;
 696         struct work_struct              unpin_work;
 697         struct amdgpu_device            *adev;
 698         int                             crtc_id;
 699         u32                             target_vblank;
 700         uint64_t                        base;
 701         struct drm_pending_vblank_event *event;
 702         struct amdgpu_bo                *old_rbo;
 703         struct fence                    *excl;
 704         unsigned                        shared_count;
 705         struct fence                    **shared;
 706         struct fence_cb                 cb;
 707         bool                            async;
 708 };
 709
 710
 711 /*
 712  * CP & rings.
 713  */
 714
 715 struct amdgpu_ib {
 716         struct amdgpu_sa_bo             *sa_bo;
 717         uint32_t                        length_dw;
 718         uint64_t                        gpu_addr;
 719         uint32_t                        *ptr;
 720         uint32_t                        flags;
 721 };
 722
 723 enum amdgpu_ring_type {
 724         AMDGPU_RING_TYPE_GFX,
 725         AMDGPU_RING_TYPE_COMPUTE,
 726         AMDGPU_RING_TYPE_SDMA,
 727         AMDGPU_RING_TYPE_UVD,
 728         AMDGPU_RING_TYPE_VCE
 729 };
 730
 731 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
 732
 733 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 734                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 735 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 736                              struct amdgpu_job **job);
 737
 738 void amdgpu_job_free_resources(struct amdgpu_job *job);
 739 void amdgpu_job_free(struct amdgpu_job *job);
 740 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 741                       struct amd_sched_entity *entity, void *owner,
 742                       struct fence **f);
 743
 744 struct amdgpu_ring {
 745         struct amdgpu_device            *adev;
 746         const struct amdgpu_ring_funcs  *funcs;
 747         struct amdgpu_fence_driver      fence_drv;
 748         struct amd_gpu_scheduler        sched;
 749
 750         struct amdgpu_bo        *ring_obj;
 751         volatile uint32_t       *ring;
 752         unsigned                rptr_offs;
 753         unsigned                wptr;
 754         unsigned                wptr_old;
 755         unsigned                ring_size;
 756         unsigned                max_dw;
 757         int                     count_dw;
 758         uint64_t                gpu_addr;
 759         uint32_t                align_mask;
 760         uint32_t                ptr_mask;
 761         bool                    ready;
 762         u32                     nop;
 763         u32                     idx;
 764         u32                     me;
 765         u32                     pipe;
 766         u32                     queue;
 767         struct amdgpu_bo        *mqd_obj;
 768         u32                     doorbell_index;
 769         bool                    use_doorbell;
 770         unsigned                wptr_offs;
 771         unsigned                fence_offs;
 772         uint64_t                current_ctx;
 773         enum amdgpu_ring_type   type;
 774         char                    name[16];
 775         unsigned                cond_exe_offs;
 776         u64                     cond_exe_gpu_addr;
 777         volatile u32            *cond_exe_cpu_addr;
 778 #if defined(CONFIG_DEBUG_FS)
 779         struct dentry *ent;
 780 #endif
 781 };
 782
 783 /*
 784  * VM
 785  */
 786
 787 /* maximum number of VMIDs */
 788 #define AMDGPU_NUM_VM   16
 789
 790 /* Maximum number of PTEs the hardware can write with one command */
 791 #define AMDGPU_VM_MAX_UPDATE_SIZE       0x3FFFF
 792
 793 /* number of entries in page table */
 794 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 795
 796 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 797 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 798
 799 /* LOG2 number of continuous pages for the fragment field */
 800 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 801
 802 #define AMDGPU_PTE_VALID        (1 << 0)
 803 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 804 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 805
 806 /* VI only */
 807 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 808
 809 #define AMDGPU_PTE_READABLE     (1 << 5)
 810 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 811
 812 #define AMDGPU_PTE_FRAG(x)      ((x & 0x1f) << 7)
 813
 814 /* How to programm VM fault handling */
 815 #define AMDGPU_VM_FAULT_STOP_NEVER      0
 816 #define AMDGPU_VM_FAULT_STOP_FIRST      1
 817 #define AMDGPU_VM_FAULT_STOP_ALWAYS     2
 818
 819 struct amdgpu_vm_pt {
 820         struct amdgpu_bo_list_entry     entry;
 821         uint64_t                        addr;
 822         uint64_t                        shadow_addr;
 823 };
 824
 825 struct amdgpu_vm {
 826         /* tree of virtual addresses mapped */
 827         struct rb_root          va;
 828
 829         /* protecting invalidated */
 830         spinlock_t              status_lock;
 831
 832         /* BOs moved, but not yet updated in the PT */
 833         struct list_head        invalidated;
 834
 835         /* BOs cleared in the PT because of a move */
 836         struct list_head        cleared;
 837
 838         /* BO mappings freed, but not yet updated in the PT */
 839         struct list_head        freed;
 840
 841         /* contains the page directory */
 842         struct amdgpu_bo        *page_directory;
 843         unsigned                max_pde_used;
 844         struct fence            *page_directory_fence;
 845         uint64_t                last_eviction_counter;
 846
 847         /* array of page tables, one for each page directory entry */
 848         struct amdgpu_vm_pt     *page_tables;
 849
 850         /* for id and flush management per ring */
 851         struct amdgpu_vm_id     *ids[AMDGPU_MAX_RINGS];
 852
 853         /* protecting freed */
 854         spinlock_t              freed_lock;
 855
 856         /* Scheduler entity for page table updates */
 857         struct amd_sched_entity entity;
 858
 859         /* client id */
 860         u64                     client_id;
 861 };
 862
 863 struct amdgpu_vm_id {
 864         struct list_head        list;
 865         struct fence            *first;
 866         struct amdgpu_sync      active;
 867         struct fence            *last_flush;
 868         atomic64_t              owner;
 869
 870         uint64_t                pd_gpu_addr;
 871         /* last flushed PD/PT update */
 872         struct fence            *flushed_updates;
 873
 874         uint32_t                current_gpu_reset_count;
 875
 876         uint32_t                gds_base;
 877         uint32_t                gds_size;
 878         uint32_t                gws_base;
 879         uint32_t                gws_size;
 880         uint32_t                oa_base;
 881         uint32_t                oa_size;
 882 };
 883
 884 struct amdgpu_vm_manager {
 885         /* Handling of VMIDs */
 886         struct mutex                            lock;
 887         unsigned                                num_ids;
 888         struct list_head                        ids_lru;
 889         struct amdgpu_vm_id                     ids[AMDGPU_NUM_VM];
 890
 891         /* Handling of VM fences */
 892         u64                                     fence_context;
 893         unsigned                                seqno[AMDGPU_MAX_RINGS];
 894
 895         uint32_t                                max_pfn;
 896         /* vram base address for page table entry  */
 897         u64                                     vram_base_offset;
 898         /* is vm enabled? */
 899         bool                                    enabled;
 900         /* vm pte handling */
 901         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 902         struct amdgpu_ring                      *vm_pte_rings[AMDGPU_MAX_RINGS];
 903         unsigned                                vm_pte_num_rings;
 904         atomic_t                                vm_pte_next_ring;
 905         /* client id counter */
 906         atomic64_t                              client_counter;
 907 };
 908
 909 void amdgpu_vm_manager_init(struct amdgpu_device *adev);
 910 void amdgpu_vm_manager_fini(struct amdgpu_device *adev);
 911 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 912 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 913 void amdgpu_vm_get_pd_bo(struct amdgpu_vm *vm,
 914                          struct list_head *validated,
 915                          struct amdgpu_bo_list_entry *entry);
 916 void amdgpu_vm_get_pt_bos(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 917                           struct list_head *duplicates);
 918 void amdgpu_vm_move_pt_bos_in_lru(struct amdgpu_device *adev,
 919                                   struct amdgpu_vm *vm);
 920 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
 921                       struct amdgpu_sync *sync, struct fence *fence,
 922                       struct amdgpu_job *job);
 923 int amdgpu_vm_flush(struct amdgpu_ring *ring, struct amdgpu_job *job);
 924 void amdgpu_vm_reset_id(struct amdgpu_device *adev, unsigned vm_id);
 925 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
 926                                     struct amdgpu_vm *vm);
 927 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
 928                           struct amdgpu_vm *vm);
 929 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 930                              struct amdgpu_sync *sync);
 931 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
 932                         struct amdgpu_bo_va *bo_va,
 933                         bool clear);
 934 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
 935                              struct amdgpu_bo *bo);
 936 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
 937                                        struct amdgpu_bo *bo);
 938 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
 939                                       struct amdgpu_vm *vm,
 940                                       struct amdgpu_bo *bo);
 941 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
 942                      struct amdgpu_bo_va *bo_va,
 943                      uint64_t addr, uint64_t offset,
 944                      uint64_t size, uint32_t flags);
 945 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
 946                        struct amdgpu_bo_va *bo_va,
 947                        uint64_t addr);
 948 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
 949                       struct amdgpu_bo_va *bo_va);
 950
 951 /*
 952  * context related structures
 953  */
 954
 955 struct amdgpu_ctx_ring {
 956         uint64_t                sequence;
 957         struct fence            **fences;
 958         struct amd_sched_entity entity;
 959 };
 960
 961 struct amdgpu_ctx {
 962         struct kref             refcount;
 963         struct amdgpu_device    *adev;
 964         unsigned                reset_counter;
 965         spinlock_t              ring_lock;
 966         struct fence            **fences;
 967         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 968 };
 969
 970 struct amdgpu_ctx_mgr {
 971         struct amdgpu_device    *adev;
 972         struct mutex            lock;
 973         /* protected by lock */
 974         struct idr              ctx_handles;
 975 };
 976
 977 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 978 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 979
 980 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 981                               struct fence *fence);
 982 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 983                                    struct amdgpu_ring *ring, uint64_t seq);
 984
 985 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 986                      struct drm_file *filp);
 987
 988 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 989 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 990
 991 /*
 992  * file private structure
 993  */
 994
 995 struct amdgpu_fpriv {
 996         struct amdgpu_vm        vm;
 997         struct mutex            bo_list_lock;
 998         struct idr              bo_list_handles;
 999         struct amdgpu_ctx_mgr   ctx_mgr;
1000 };
1001
1002 /*
1003  * residency list
1004  */
1005
1006 struct amdgpu_bo_list {
1007         struct mutex lock;
1008         struct amdgpu_bo *gds_obj;
1009         struct amdgpu_bo *gws_obj;
1010         struct amdgpu_bo *oa_obj;
1011         unsigned first_userptr;
1012         unsigned num_entries;
1013         struct amdgpu_bo_list_entry *array;
1014 };
1015
1016 struct amdgpu_bo_list *
1017 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1018 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
1019                              struct list_head *validated);
1020 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1021 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1022
1023 /*
1024  * GFX stuff
1025  */
1026 #include "clearstate_defs.h"
1027
1028 struct amdgpu_rlc_funcs {
1029         void (*enter_safe_mode)(struct amdgpu_device *adev);
1030         void (*exit_safe_mode)(struct amdgpu_device *adev);
1031 };
1032
1033 struct amdgpu_rlc {
1034         /* for power gating */
1035         struct amdgpu_bo        *save_restore_obj;
1036         uint64_t                save_restore_gpu_addr;
1037         volatile uint32_t       *sr_ptr;
1038         const u32               *reg_list;
1039         u32                     reg_list_size;
1040         /* for clear state */
1041         struct amdgpu_bo        *clear_state_obj;
1042         uint64_t                clear_state_gpu_addr;
1043         volatile uint32_t       *cs_ptr;
1044         const struct cs_section_def   *cs_data;
1045         u32                     clear_state_size;
1046         /* for cp tables */
1047         struct amdgpu_bo        *cp_table_obj;
1048         uint64_t                cp_table_gpu_addr;
1049         volatile uint32_t       *cp_table_ptr;
1050         u32                     cp_table_size;
1051
1052         /* safe mode for updating CG/PG state */
1053         bool in_safe_mode;
1054         const struct amdgpu_rlc_funcs *funcs;
1055
1056         /* for firmware data */
1057         u32 save_and_restore_offset;
1058         u32 clear_state_descriptor_offset;
1059         u32 avail_scratch_ram_locations;
1060         u32 reg_restore_list_size;
1061         u32 reg_list_format_start;
1062         u32 reg_list_format_separate_start;
1063         u32 starting_offsets_start;
1064         u32 reg_list_format_size_bytes;
1065         u32 reg_list_size_bytes;
1066
1067         u32 *register_list_format;
1068         u32 *register_restore;
1069 };
1070
1071 struct amdgpu_mec {
1072         struct amdgpu_bo        *hpd_eop_obj;
1073         u64                     hpd_eop_gpu_addr;
1074         u32 num_pipe;
1075         u32 num_mec;
1076         u32 num_queue;
1077 };
1078
1079 /*
1080  * GPU scratch registers structures, functions & helpers
1081  */
1082 struct amdgpu_scratch {
1083         unsigned                num_reg;
1084         uint32_t                reg_base;
1085         bool                    free[32];
1086         uint32_t                reg[32];
1087 };
1088
1089 /*
1090  * GFX configurations
1091  */
1092 struct amdgpu_gca_config {
1093         unsigned max_shader_engines;
1094         unsigned max_tile_pipes;
1095         unsigned max_cu_per_sh;
1096         unsigned max_sh_per_se;
1097         unsigned max_backends_per_se;
1098         unsigned max_texture_channel_caches;
1099         unsigned max_gprs;
1100         unsigned max_gs_threads;
1101         unsigned max_hw_contexts;
1102         unsigned sc_prim_fifo_size_frontend;
1103         unsigned sc_prim_fifo_size_backend;
1104         unsigned sc_hiz_tile_fifo_size;
1105         unsigned sc_earlyz_tile_fifo_size;
1106
1107         unsigned num_tile_pipes;
1108         unsigned backend_enable_mask;
1109         unsigned mem_max_burst_length_bytes;
1110         unsigned mem_row_size_in_kb;
1111         unsigned shader_engine_tile_size;
1112         unsigned num_gpus;
1113         unsigned multi_gpu_tile_size;
1114         unsigned mc_arb_ramcfg;
1115         unsigned gb_addr_config;
1116         unsigned num_rbs;
1117
1118         uint32_t tile_mode_array[32];
1119         uint32_t macrotile_mode_array[16];
1120 };
1121
1122 struct amdgpu_cu_info {
1123         uint32_t number; /* total active CU number */
1124         uint32_t ao_cu_mask;
1125         uint32_t bitmap[4][4];
1126 };
1127
1128 struct amdgpu_gfx_funcs {
1129         /* get the gpu clock counter */
1130         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1131         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
1132 };
1133
1134 struct amdgpu_gfx {
1135         struct mutex                    gpu_clock_mutex;
1136         struct amdgpu_gca_config        config;
1137         struct amdgpu_rlc               rlc;
1138         struct amdgpu_mec               mec;
1139         struct amdgpu_scratch           scratch;
1140         const struct firmware           *me_fw; /* ME firmware */
1141         uint32_t                        me_fw_version;
1142         const struct firmware           *pfp_fw; /* PFP firmware */
1143         uint32_t                        pfp_fw_version;
1144         const struct firmware           *ce_fw; /* CE firmware */
1145         uint32_t                        ce_fw_version;
1146         const struct firmware           *rlc_fw; /* RLC firmware */
1147         uint32_t                        rlc_fw_version;
1148         const struct firmware           *mec_fw; /* MEC firmware */
1149         uint32_t                        mec_fw_version;
1150         const struct firmware           *mec2_fw; /* MEC2 firmware */
1151         uint32_t                        mec2_fw_version;
1152         uint32_t                        me_feature_version;
1153         uint32_t                        ce_feature_version;
1154         uint32_t                        pfp_feature_version;
1155         uint32_t                        rlc_feature_version;
1156         uint32_t                        mec_feature_version;
1157         uint32_t                        mec2_feature_version;
1158         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1159         unsigned                        num_gfx_rings;
1160         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1161         unsigned                        num_compute_rings;
1162         struct amdgpu_irq_src           eop_irq;
1163         struct amdgpu_irq_src           priv_reg_irq;
1164         struct amdgpu_irq_src           priv_inst_irq;
1165         /* gfx status */
1166         uint32_t                        gfx_current_status;
1167         /* ce ram size*/
1168         unsigned                        ce_ram_size;
1169         struct amdgpu_cu_info           cu_info;
1170         const struct amdgpu_gfx_funcs   *funcs;
1171
1172         /* reset mask */
1173         uint32_t                        grbm_soft_reset;
1174         uint32_t                        srbm_soft_reset;
1175 };
1176
1177 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1178                   unsigned size, struct amdgpu_ib *ib);
1179 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1180                     struct fence *f);
1181 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1182                        struct amdgpu_ib *ib, struct fence *last_vm_update,
1183                        struct amdgpu_job *job, struct fence **f);
1184 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1185 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1186 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1187 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1188 void amdgpu_ring_insert_nop(struct amdgpu_ring *ring, uint32_t count);
1189 void amdgpu_ring_generic_pad_ib(struct amdgpu_ring *ring, struct amdgpu_ib *ib);
1190 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1191 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1192 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1193                      unsigned ring_size, u32 nop, u32 align_mask,
1194                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1195                      enum amdgpu_ring_type ring_type);
1196 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1197
1198 /*
1199  * CS.
1200  */
1201 struct amdgpu_cs_chunk {
1202         uint32_t                chunk_id;
1203         uint32_t                length_dw;
1204         void                    *kdata;
1205 };
1206
1207 struct amdgpu_cs_parser {
1208         struct amdgpu_device    *adev;
1209         struct drm_file         *filp;
1210         struct amdgpu_ctx       *ctx;
1211
1212         /* chunks */
1213         unsigned                nchunks;
1214         struct amdgpu_cs_chunk  *chunks;
1215
1216         /* scheduler job object */
1217         struct amdgpu_job       *job;
1218
1219         /* buffer objects */
1220         struct ww_acquire_ctx           ticket;
1221         struct amdgpu_bo_list           *bo_list;
1222         struct amdgpu_bo_list_entry     vm_pd;
1223         struct list_head                validated;
1224         struct fence                    *fence;
1225         uint64_t                        bytes_moved_threshold;
1226         uint64_t                        bytes_moved;
1227
1228         /* user fence */
1229         struct amdgpu_bo_list_entry     uf_entry;
1230 };
1231
1232 struct amdgpu_job {
1233         struct amd_sched_job    base;
1234         struct amdgpu_device    *adev;
1235         struct amdgpu_vm        *vm;
1236         struct amdgpu_ring      *ring;
1237         struct amdgpu_sync      sync;
1238         struct amdgpu_ib        *ibs;
1239         struct fence            *fence; /* the hw fence */
1240         uint32_t                num_ibs;
1241         void                    *owner;
1242         uint64_t                ctx;
1243         bool                    vm_needs_flush;
1244         unsigned                vm_id;
1245         uint64_t                vm_pd_addr;
1246         uint32_t                gds_base, gds_size;
1247         uint32_t                gws_base, gws_size;
1248         uint32_t                oa_base, oa_size;
1249
1250         /* user fence handling */
1251         uint64_t                uf_addr;
1252         uint64_t                uf_sequence;
1253
1254 };
1255 #define to_amdgpu_job(sched_job)                \
1256                 container_of((sched_job), struct amdgpu_job, base)
1257
1258 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1259                                       uint32_t ib_idx, int idx)
1260 {
1261         return p->job->ibs[ib_idx].ptr[idx];
1262 }
1263
1264 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1265                                        uint32_t ib_idx, int idx,
1266                                        uint32_t value)
1267 {
1268         p->job->ibs[ib_idx].ptr[idx] = value;
1269 }
1270
1271 /*
1272  * Writeback
1273  */
1274 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1275
1276 struct amdgpu_wb {
1277         struct amdgpu_bo        *wb_obj;
1278         volatile uint32_t       *wb;
1279         uint64_t                gpu_addr;
1280         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1281         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1282 };
1283
1284 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1285 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1286
1287
1288
1289 enum amdgpu_int_thermal_type {
1290         THERMAL_TYPE_NONE,
1291         THERMAL_TYPE_EXTERNAL,
1292         THERMAL_TYPE_EXTERNAL_GPIO,
1293         THERMAL_TYPE_RV6XX,
1294         THERMAL_TYPE_RV770,
1295         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1296         THERMAL_TYPE_EVERGREEN,
1297         THERMAL_TYPE_SUMO,
1298         THERMAL_TYPE_NI,
1299         THERMAL_TYPE_SI,
1300         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1301         THERMAL_TYPE_CI,
1302         THERMAL_TYPE_KV,
1303 };
1304
1305 enum amdgpu_dpm_auto_throttle_src {
1306         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1307         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1308 };
1309
1310 enum amdgpu_dpm_event_src {
1311         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1312         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1313         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1314         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1315         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1316 };
1317
1318 #define AMDGPU_MAX_VCE_LEVELS 6
1319
1320 enum amdgpu_vce_level {
1321         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1322         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1323         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1324         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1325         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1326         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1327 };
1328
1329 struct amdgpu_ps {
1330         u32 caps; /* vbios flags */
1331         u32 class; /* vbios flags */
1332         u32 class2; /* vbios flags */
1333         /* UVD clocks */
1334         u32 vclk;
1335         u32 dclk;
1336         /* VCE clocks */
1337         u32 evclk;
1338         u32 ecclk;
1339         bool vce_active;
1340         enum amdgpu_vce_level vce_level;
1341         /* asic priv */
1342         void *ps_priv;
1343 };
1344
1345 struct amdgpu_dpm_thermal {
1346         /* thermal interrupt work */
1347         struct work_struct work;
1348         /* low temperature threshold */
1349         int                min_temp;
1350         /* high temperature threshold */
1351         int                max_temp;
1352         /* was last interrupt low to high or high to low */
1353         bool               high_to_low;
1354         /* interrupt source */
1355         struct amdgpu_irq_src   irq;
1356 };
1357
1358 enum amdgpu_clk_action
1359 {
1360         AMDGPU_SCLK_UP = 1,
1361         AMDGPU_SCLK_DOWN
1362 };
1363
1364 struct amdgpu_blacklist_clocks
1365 {
1366         u32 sclk;
1367         u32 mclk;
1368         enum amdgpu_clk_action action;
1369 };
1370
1371 struct amdgpu_clock_and_voltage_limits {
1372         u32 sclk;
1373         u32 mclk;
1374         u16 vddc;
1375         u16 vddci;
1376 };
1377
1378 struct amdgpu_clock_array {
1379         u32 count;
1380         u32 *values;
1381 };
1382
1383 struct amdgpu_clock_voltage_dependency_entry {
1384         u32 clk;
1385         u16 v;
1386 };
1387
1388 struct amdgpu_clock_voltage_dependency_table {
1389         u32 count;
1390         struct amdgpu_clock_voltage_dependency_entry *entries;
1391 };
1392
1393 union amdgpu_cac_leakage_entry {
1394         struct {
1395                 u16 vddc;
1396                 u32 leakage;
1397         };
1398         struct {
1399                 u16 vddc1;
1400                 u16 vddc2;
1401                 u16 vddc3;
1402         };
1403 };
1404
1405 struct amdgpu_cac_leakage_table {
1406         u32 count;
1407         union amdgpu_cac_leakage_entry *entries;
1408 };
1409
1410 struct amdgpu_phase_shedding_limits_entry {
1411         u16 voltage;
1412         u32 sclk;
1413         u32 mclk;
1414 };
1415
1416 struct amdgpu_phase_shedding_limits_table {
1417         u32 count;
1418         struct amdgpu_phase_shedding_limits_entry *entries;
1419 };
1420
1421 struct amdgpu_uvd_clock_voltage_dependency_entry {
1422         u32 vclk;
1423         u32 dclk;
1424         u16 v;
1425 };
1426
1427 struct amdgpu_uvd_clock_voltage_dependency_table {
1428         u8 count;
1429         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1430 };
1431
1432 struct amdgpu_vce_clock_voltage_dependency_entry {
1433         u32 ecclk;
1434         u32 evclk;
1435         u16 v;
1436 };
1437
1438 struct amdgpu_vce_clock_voltage_dependency_table {
1439         u8 count;
1440         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1441 };
1442
1443 struct amdgpu_ppm_table {
1444         u8 ppm_design;
1445         u16 cpu_core_number;
1446         u32 platform_tdp;
1447         u32 small_ac_platform_tdp;
1448         u32 platform_tdc;
1449         u32 small_ac_platform_tdc;
1450         u32 apu_tdp;
1451         u32 dgpu_tdp;
1452         u32 dgpu_ulv_power;
1453         u32 tj_max;
1454 };
1455
1456 struct amdgpu_cac_tdp_table {
1457         u16 tdp;
1458         u16 configurable_tdp;
1459         u16 tdc;
1460         u16 battery_power_limit;
1461         u16 small_power_limit;
1462         u16 low_cac_leakage;
1463         u16 high_cac_leakage;
1464         u16 maximum_power_delivery_limit;
1465 };
1466
1467 struct amdgpu_dpm_dynamic_state {
1468         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1469         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1470         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1471         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1472         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1473         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1474         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1475         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1476         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1477         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1478         struct amdgpu_clock_array valid_sclk_values;
1479         struct amdgpu_clock_array valid_mclk_values;
1480         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1481         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1482         u32 mclk_sclk_ratio;
1483         u32 sclk_mclk_delta;
1484         u16 vddc_vddci_delta;
1485         u16 min_vddc_for_pcie_gen2;
1486         struct amdgpu_cac_leakage_table cac_leakage_table;
1487         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1488         struct amdgpu_ppm_table *ppm_table;
1489         struct amdgpu_cac_tdp_table *cac_tdp_table;
1490 };
1491
1492 struct amdgpu_dpm_fan {
1493         u16 t_min;
1494         u16 t_med;
1495         u16 t_high;
1496         u16 pwm_min;
1497         u16 pwm_med;
1498         u16 pwm_high;
1499         u8 t_hyst;
1500         u32 cycle_delay;
1501         u16 t_max;
1502         u8 control_mode;
1503         u16 default_max_fan_pwm;
1504         u16 default_fan_output_sensitivity;
1505         u16 fan_output_sensitivity;
1506         bool ucode_fan_control;
1507 };
1508
1509 enum amdgpu_pcie_gen {
1510         AMDGPU_PCIE_GEN1 = 0,
1511         AMDGPU_PCIE_GEN2 = 1,
1512         AMDGPU_PCIE_GEN3 = 2,
1513         AMDGPU_PCIE_GEN_INVALID = 0xffff
1514 };
1515
1516 enum amdgpu_dpm_forced_level {
1517         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1518         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1519         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1520         AMDGPU_DPM_FORCED_LEVEL_MANUAL = 3,
1521 };
1522
1523 struct amdgpu_vce_state {
1524         /* vce clocks */
1525         u32 evclk;
1526         u32 ecclk;
1527         /* gpu clocks */
1528         u32 sclk;
1529         u32 mclk;
1530         u8 clk_idx;
1531         u8 pstate;
1532 };
1533
1534 struct amdgpu_dpm_funcs {
1535         int (*get_temperature)(struct amdgpu_device *adev);
1536         int (*pre_set_power_state)(struct amdgpu_device *adev);
1537         int (*set_power_state)(struct amdgpu_device *adev);
1538         void (*post_set_power_state)(struct amdgpu_device *adev);
1539         void (*display_configuration_changed)(struct amdgpu_device *adev);
1540         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1541         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1542         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1543         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1544         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1545         bool (*vblank_too_short)(struct amdgpu_device *adev);
1546         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1547         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1548         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1549         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1550         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1551         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1552         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1553         int (*force_clock_level)(struct amdgpu_device *adev, enum pp_clock_type type, uint32_t mask);
1554         int (*print_clock_levels)(struct amdgpu_device *adev, enum pp_clock_type type, char *buf);
1555         int (*get_sclk_od)(struct amdgpu_device *adev);
1556         int (*set_sclk_od)(struct amdgpu_device *adev, uint32_t value);
1557         int (*get_mclk_od)(struct amdgpu_device *adev);
1558         int (*set_mclk_od)(struct amdgpu_device *adev, uint32_t value);
1559 };
1560
1561 struct amdgpu_dpm {
1562         struct amdgpu_ps        *ps;
1563         /* number of valid power states */
1564         int                     num_ps;
1565         /* current power state that is active */
1566         struct amdgpu_ps        *current_ps;
1567         /* requested power state */
1568         struct amdgpu_ps        *requested_ps;
1569         /* boot up power state */
1570         struct amdgpu_ps        *boot_ps;
1571         /* default uvd power state */
1572         struct amdgpu_ps        *uvd_ps;
1573         /* vce requirements */
1574         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1575         enum amdgpu_vce_level vce_level;
1576         enum amd_pm_state_type state;
1577         enum amd_pm_state_type user_state;
1578         u32                     platform_caps;
1579         u32                     voltage_response_time;
1580         u32                     backbias_response_time;
1581         void                    *priv;
1582         u32                     new_active_crtcs;
1583         int                     new_active_crtc_count;
1584         u32                     current_active_crtcs;
1585         int                     current_active_crtc_count;
1586         struct amdgpu_dpm_dynamic_state dyn_state;
1587         struct amdgpu_dpm_fan fan;
1588         u32 tdp_limit;
1589         u32 near_tdp_limit;
1590         u32 near_tdp_limit_adjusted;
1591         u32 sq_ramping_threshold;
1592         u32 cac_leakage;
1593         u16 tdp_od_limit;
1594         u32 tdp_adjustment;
1595         u16 load_line_slope;
1596         bool power_control;
1597         bool ac_power;
1598         /* special states active */
1599         bool                    thermal_active;
1600         bool                    uvd_active;
1601         bool                    vce_active;
1602         /* thermal handling */
1603         struct amdgpu_dpm_thermal thermal;
1604         /* forced levels */
1605         enum amdgpu_dpm_forced_level forced_level;
1606 };
1607
1608 struct amdgpu_pm {
1609         struct mutex            mutex;
1610         u32                     current_sclk;
1611         u32                     current_mclk;
1612         u32                     default_sclk;
1613         u32                     default_mclk;
1614         struct amdgpu_i2c_chan *i2c_bus;
1615         /* internal thermal controller on rv6xx+ */
1616         enum amdgpu_int_thermal_type int_thermal_type;
1617         struct device           *int_hwmon_dev;
1618         /* fan control parameters */
1619         bool                    no_fan;
1620         u8                      fan_pulses_per_revolution;
1621         u8                      fan_min_rpm;
1622         u8                      fan_max_rpm;
1623         /* dpm */
1624         bool                    dpm_enabled;
1625         bool                    sysfs_initialized;
1626         struct amdgpu_dpm       dpm;
1627         const struct firmware   *fw;    /* SMC firmware */
1628         uint32_t                fw_version;
1629         const struct amdgpu_dpm_funcs *funcs;
1630         uint32_t                pcie_gen_mask;
1631         uint32_t                pcie_mlw_mask;
1632         struct amd_pp_display_configuration pm_display_cfg;/* set by DAL */
1633 };
1634
1635 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1636
1637 /*
1638  * UVD
1639  */
1640 #define AMDGPU_DEFAULT_UVD_HANDLES      10
1641 #define AMDGPU_MAX_UVD_HANDLES          40
1642 #define AMDGPU_UVD_STACK_SIZE           (200*1024)
1643 #define AMDGPU_UVD_HEAP_SIZE            (256*1024)
1644 #define AMDGPU_UVD_SESSION_SIZE         (50*1024)
1645 #define AMDGPU_UVD_FIRMWARE_OFFSET      256
1646
1647 struct amdgpu_uvd {
1648         struct amdgpu_bo        *vcpu_bo;
1649         void                    *cpu_addr;
1650         uint64_t                gpu_addr;
1651         unsigned                fw_version;
1652         void                    *saved_bo;
1653         unsigned                max_handles;
1654         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1655         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1656         struct delayed_work     idle_work;
1657         const struct firmware   *fw;    /* UVD firmware */
1658         struct amdgpu_ring      ring;
1659         struct amdgpu_irq_src   irq;
1660         bool                    address_64_bit;
1661         bool                    use_ctx_buf;
1662         struct amd_sched_entity entity;
1663         uint32_t                srbm_soft_reset;
1664 };
1665
1666 /*
1667  * VCE
1668  */
1669 #define AMDGPU_MAX_VCE_HANDLES  16
1670 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1671
1672 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1673 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1674
1675 struct amdgpu_vce {
1676         struct amdgpu_bo        *vcpu_bo;
1677         uint64_t                gpu_addr;
1678         unsigned                fw_version;
1679         unsigned                fb_version;
1680         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1681         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1682         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1683         struct delayed_work     idle_work;
1684         struct mutex            idle_mutex;
1685         const struct firmware   *fw;    /* VCE firmware */
1686         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1687         struct amdgpu_irq_src   irq;
1688         unsigned                harvest_config;
1689         struct amd_sched_entity entity;
1690         uint32_t                srbm_soft_reset;
1691         unsigned                num_rings;
1692 };
1693
1694 /*
1695  * SDMA
1696  */
1697 struct amdgpu_sdma_instance {
1698         /* SDMA firmware */
1699         const struct firmware   *fw;
1700         uint32_t                fw_version;
1701         uint32_t                feature_version;
1702
1703         struct amdgpu_ring      ring;
1704         bool                    burst_nop;
1705 };
1706
1707 struct amdgpu_sdma {
1708         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1709 #ifdef CONFIG_DRM_AMDGPU_SI
1710         //SI DMA has a difference trap irq number for the second engine
1711         struct amdgpu_irq_src   trap_irq_1;
1712 #endif
1713         struct amdgpu_irq_src   trap_irq;
1714         struct amdgpu_irq_src   illegal_inst_irq;
1715         int                     num_instances;
1716         uint32_t                    srbm_soft_reset;
1717 };
1718
1719 /*
1720  * Firmware
1721  */
1722 struct amdgpu_firmware {
1723         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1724         bool smu_load;
1725         struct amdgpu_bo *fw_buf;
1726         unsigned int fw_size;
1727 };
1728
1729 /*
1730  * Benchmarking
1731  */
1732 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1733
1734
1735 /*
1736  * Testing
1737  */
1738 void amdgpu_test_moves(struct amdgpu_device *adev);
1739 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1740                            struct amdgpu_ring *cpA,
1741                            struct amdgpu_ring *cpB);
1742 void amdgpu_test_syncing(struct amdgpu_device *adev);
1743
1744 /*
1745  * MMU Notifier
1746  */
1747 #if defined(CONFIG_MMU_NOTIFIER)
1748 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1749 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1750 #else
1751 static inline int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1752 {
1753         return -ENODEV;
1754 }
1755 static inline void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1756 #endif
1757
1758 /*
1759  * Debugfs
1760  */
1761 struct amdgpu_debugfs {
1762         const struct drm_info_list      *files;
1763         unsigned                num_files;
1764 };
1765
1766 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1767                              const struct drm_info_list *files,
1768                              unsigned nfiles);
1769 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1770
1771 #if defined(CONFIG_DEBUG_FS)
1772 int amdgpu_debugfs_init(struct drm_minor *minor);
1773 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1774 #endif
1775
1776 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1777
1778 /*
1779  * amdgpu smumgr functions
1780  */
1781 struct amdgpu_smumgr_funcs {
1782         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1783         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1784         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1785 };
1786
1787 /*
1788  * amdgpu smumgr
1789  */
1790 struct amdgpu_smumgr {
1791         struct amdgpu_bo *toc_buf;
1792         struct amdgpu_bo *smu_buf;
1793         /* asic priv smu data */
1794         void *priv;
1795         spinlock_t smu_lock;
1796         /* smumgr functions */
1797         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1798         /* ucode loading complete flag */
1799         uint32_t fw_flags;
1800 };
1801
1802 /*
1803  * ASIC specific register table accessible by UMD
1804  */
1805 struct amdgpu_allowed_register_entry {
1806         uint32_t reg_offset;
1807         bool untouched;
1808         bool grbm_indexed;
1809 };
1810
1811 /*
1812  * ASIC specific functions.
1813  */
1814 struct amdgpu_asic_funcs {
1815         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1816         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1817                                    u8 *bios, u32 length_bytes);
1818         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1819                              u32 sh_num, u32 reg_offset, u32 *value);
1820         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1821         int (*reset)(struct amdgpu_device *adev);
1822         /* get the reference clock */
1823         u32 (*get_xclk)(struct amdgpu_device *adev);
1824         /* MM block clocks */
1825         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1826         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1827         /* query virtual capabilities */
1828         u32 (*get_virtual_caps)(struct amdgpu_device *adev);
1829         /* static power management */
1830         int (*get_pcie_lanes)(struct amdgpu_device *adev);
1831         void (*set_pcie_lanes)(struct amdgpu_device *adev, int lanes);
1832 };
1833
1834 /*
1835  * IOCTL.
1836  */
1837 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1838                             struct drm_file *filp);
1839 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1840                                 struct drm_file *filp);
1841
1842 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1843                           struct drm_file *filp);
1844 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1845                         struct drm_file *filp);
1846 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1847                           struct drm_file *filp);
1848 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1849                               struct drm_file *filp);
1850 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1851                           struct drm_file *filp);
1852 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1853                         struct drm_file *filp);
1854 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1855 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1856
1857 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1858                                 struct drm_file *filp);
1859
1860 /* VRAM scratch page for HDP bug, default vram page */
1861 struct amdgpu_vram_scratch {
1862         struct amdgpu_bo                *robj;
1863         volatile uint32_t               *ptr;
1864         u64                             gpu_addr;
1865 };
1866
1867 /*
1868  * ACPI
1869  */
1870 struct amdgpu_atif_notification_cfg {
1871         bool enabled;
1872         int command_code;
1873 };
1874
1875 struct amdgpu_atif_notifications {
1876         bool display_switch;
1877         bool expansion_mode_change;
1878         bool thermal_state;
1879         bool forced_power_state;
1880         bool system_power_state;
1881         bool display_conf_change;
1882         bool px_gfx_switch;
1883         bool brightness_change;
1884         bool dgpu_display_event;
1885 };
1886
1887 struct amdgpu_atif_functions {
1888         bool system_params;
1889         bool sbios_requests;
1890         bool select_active_disp;
1891         bool lid_state;
1892         bool get_tv_standard;
1893         bool set_tv_standard;
1894         bool get_panel_expansion_mode;
1895         bool set_panel_expansion_mode;
1896         bool temperature_change;
1897         bool graphics_device_types;
1898 };
1899
1900 struct amdgpu_atif {
1901         struct amdgpu_atif_notifications notifications;
1902         struct amdgpu_atif_functions functions;
1903         struct amdgpu_atif_notification_cfg notification_cfg;
1904         struct amdgpu_encoder *encoder_for_bl;
1905 };
1906
1907 struct amdgpu_atcs_functions {
1908         bool get_ext_state;
1909         bool pcie_perf_req;
1910         bool pcie_dev_rdy;
1911         bool pcie_bus_width;
1912 };
1913
1914 struct amdgpu_atcs {
1915         struct amdgpu_atcs_functions functions;
1916 };
1917
1918 /*
1919  * CGS
1920  */
1921 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1922 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1923
1924
1925 /* GPU virtualization */
1926 #define AMDGPU_VIRT_CAPS_SRIOV_EN       (1 << 0)
1927 #define AMDGPU_VIRT_CAPS_IS_VF          (1 << 1)
1928 struct amdgpu_virtualization {
1929         bool supports_sr_iov;
1930         bool is_virtual;
1931         u32 caps;
1932 };
1933
1934 /*
1935  * Core structure, functions and helpers.
1936  */
1937 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1938 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1939
1940 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1941 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1942
1943 struct amdgpu_ip_block_status {
1944         bool valid;
1945         bool sw;
1946         bool hw;
1947         bool hang;
1948 };
1949
1950 struct amdgpu_device {
1951         struct device                   *dev;
1952         struct drm_device               *ddev;
1953         struct pci_dev                  *pdev;
1954
1955 #ifdef CONFIG_DRM_AMD_ACP
1956         struct amdgpu_acp               acp;
1957 #endif
1958
1959         /* ASIC */
1960         enum amd_asic_type              asic_type;
1961         uint32_t                        family;
1962         uint32_t                        rev_id;
1963         uint32_t                        external_rev_id;
1964         unsigned long                   flags;
1965         int                             usec_timeout;
1966         const struct amdgpu_asic_funcs  *asic_funcs;
1967         bool                            shutdown;
1968         bool                            need_dma32;
1969         bool                            accel_working;
1970         struct work_struct              reset_work;
1971         struct notifier_block           acpi_nb;
1972         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1973         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1974         unsigned                        debugfs_count;
1975 #if defined(CONFIG_DEBUG_FS)
1976         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1977 #endif
1978         struct amdgpu_atif              atif;
1979         struct amdgpu_atcs              atcs;
1980         struct mutex                    srbm_mutex;
1981         /* GRBM index mutex. Protects concurrent access to GRBM index */
1982         struct mutex                    grbm_idx_mutex;
1983         struct dev_pm_domain            vga_pm_domain;
1984         bool                            have_disp_power_ref;
1985
1986         /* BIOS */
1987         uint8_t                         *bios;
1988         bool                            is_atom_bios;
1989         struct amdgpu_bo                *stollen_vga_memory;
1990         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1991
1992         /* Register/doorbell mmio */
1993         resource_size_t                 rmmio_base;
1994         resource_size_t                 rmmio_size;
1995         void __iomem                    *rmmio;
1996         /* protects concurrent MM_INDEX/DATA based register access */
1997         spinlock_t mmio_idx_lock;
1998         /* protects concurrent SMC based register access */
1999         spinlock_t smc_idx_lock;
2000         amdgpu_rreg_t                   smc_rreg;
2001         amdgpu_wreg_t                   smc_wreg;
2002         /* protects concurrent PCIE register access */
2003         spinlock_t pcie_idx_lock;
2004         amdgpu_rreg_t                   pcie_rreg;
2005         amdgpu_wreg_t                   pcie_wreg;
2006         amdgpu_rreg_t                   pciep_rreg;
2007         amdgpu_wreg_t                   pciep_wreg;
2008         /* protects concurrent UVD register access */
2009         spinlock_t uvd_ctx_idx_lock;
2010         amdgpu_rreg_t                   uvd_ctx_rreg;
2011         amdgpu_wreg_t                   uvd_ctx_wreg;
2012         /* protects concurrent DIDT register access */
2013         spinlock_t didt_idx_lock;
2014         amdgpu_rreg_t                   didt_rreg;
2015         amdgpu_wreg_t                   didt_wreg;
2016         /* protects concurrent gc_cac register access */
2017         spinlock_t gc_cac_idx_lock;
2018         amdgpu_rreg_t                   gc_cac_rreg;
2019         amdgpu_wreg_t                   gc_cac_wreg;
2020         /* protects concurrent ENDPOINT (audio) register access */
2021         spinlock_t audio_endpt_idx_lock;
2022         amdgpu_block_rreg_t             audio_endpt_rreg;
2023         amdgpu_block_wreg_t             audio_endpt_wreg;
2024         void __iomem                    *rio_mem;
2025         resource_size_t                 rio_mem_size;
2026         struct amdgpu_doorbell          doorbell;
2027
2028         /* clock/pll info */
2029         struct amdgpu_clock            clock;
2030
2031         /* MC */
2032         struct amdgpu_mc                mc;
2033         struct amdgpu_gart              gart;
2034         struct amdgpu_dummy_page        dummy_page;
2035         struct amdgpu_vm_manager        vm_manager;
2036
2037         /* memory management */
2038         struct amdgpu_mman              mman;
2039         struct amdgpu_vram_scratch      vram_scratch;
2040         struct amdgpu_wb                wb;
2041         atomic64_t                      vram_usage;
2042         atomic64_t                      vram_vis_usage;
2043         atomic64_t                      gtt_usage;
2044         atomic64_t                      num_bytes_moved;
2045         atomic64_t                      num_evictions;
2046         atomic_t                        gpu_reset_counter;
2047
2048         /* data for buffer migration throttling */
2049         struct {
2050                 spinlock_t              lock;
2051                 s64                     last_update_us;
2052                 s64                     accum_us; /* accumulated microseconds */
2053                 u32                     log2_max_MBps;
2054         } mm_stats;
2055
2056         /* display */
2057         bool                            enable_virtual_display;
2058         struct amdgpu_mode_info         mode_info;
2059         struct work_struct              hotplug_work;
2060         struct amdgpu_irq_src           crtc_irq;
2061         struct amdgpu_irq_src           pageflip_irq;
2062         struct amdgpu_irq_src           hpd_irq;
2063
2064         /* rings */
2065         u64                             fence_context;
2066         unsigned                        num_rings;
2067         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2068         bool                            ib_pool_ready;
2069         struct amdgpu_sa_manager        ring_tmp_bo;
2070
2071         /* interrupts */
2072         struct amdgpu_irq               irq;
2073
2074         /* powerplay */
2075         struct amd_powerplay            powerplay;
2076         bool                            pp_enabled;
2077         bool                            pp_force_state_enabled;
2078
2079         /* dpm */
2080         struct amdgpu_pm                pm;
2081         u32                             cg_flags;
2082         u32                             pg_flags;
2083
2084         /* amdgpu smumgr */
2085         struct amdgpu_smumgr smu;
2086
2087         /* gfx */
2088         struct amdgpu_gfx               gfx;
2089
2090         /* sdma */
2091         struct amdgpu_sdma              sdma;
2092
2093         /* uvd */
2094         struct amdgpu_uvd               uvd;
2095
2096         /* vce */
2097         struct amdgpu_vce               vce;
2098
2099         /* firmwares */
2100         struct amdgpu_firmware          firmware;
2101
2102         /* GDS */
2103         struct amdgpu_gds               gds;
2104
2105         const struct amdgpu_ip_block_version *ip_blocks;
2106         int                             num_ip_blocks;
2107         struct amdgpu_ip_block_status   *ip_block_status;
2108         struct mutex    mn_lock;
2109         DECLARE_HASHTABLE(mn_hash, 7);
2110
2111         /* tracking pinned memory */
2112         u64 vram_pin_size;
2113         u64 invisible_pin_size;
2114         u64 gart_pin_size;
2115
2116         /* amdkfd interface */
2117         struct kfd_dev          *kfd;
2118
2119         struct amdgpu_virtualization virtualization;
2120
2121         /* link all shadow bo */
2122         struct list_head                shadow_list;
2123         struct mutex                    shadow_list_lock;
2124 };
2125
2126 bool amdgpu_device_is_px(struct drm_device *dev);
2127 int amdgpu_device_init(struct amdgpu_device *adev,
2128                        struct drm_device *ddev,
2129                        struct pci_dev *pdev,
2130                        uint32_t flags);
2131 void amdgpu_device_fini(struct amdgpu_device *adev);
2132 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2133
2134 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2135                         bool always_indirect);
2136 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2137                     bool always_indirect);
2138 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2139 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2140
2141 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2142 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2143
2144 /*
2145  * Registers read & write functions.
2146  */
2147 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2148 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2149 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2150 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2151 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2152 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2153 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2154 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2155 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2156 #define RREG32_PCIE_PORT(reg) adev->pciep_rreg(adev, (reg))
2157 #define WREG32_PCIE_PORT(reg, v) adev->pciep_wreg(adev, (reg), (v))
2158 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2159 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2160 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2161 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2162 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2163 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2164 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
2165 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
2166 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2167 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2168 #define WREG32_P(reg, val, mask)                                \
2169         do {                                                    \
2170                 uint32_t tmp_ = RREG32(reg);                    \
2171                 tmp_ &= (mask);                                 \
2172                 tmp_ |= ((val) & ~(mask));                      \
2173                 WREG32(reg, tmp_);                              \
2174         } while (0)
2175 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2176 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2177 #define WREG32_PLL_P(reg, val, mask)                            \
2178         do {                                                    \
2179                 uint32_t tmp_ = RREG32_PLL(reg);                \
2180                 tmp_ &= (mask);                                 \
2181                 tmp_ |= ((val) & ~(mask));                      \
2182                 WREG32_PLL(reg, tmp_);                          \
2183         } while (0)
2184 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2185 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2186 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2187
2188 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2189 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2190
2191 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2192 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2193
2194 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2195         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2196          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2197
2198 #define REG_GET_FIELD(value, reg, field)                                \
2199         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2200
2201 #define WREG32_FIELD(reg, field, val)   \
2202         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
2203
2204 /*
2205  * BIOS helpers.
2206  */
2207 #define RBIOS8(i) (adev->bios[i])
2208 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2209 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2210
2211 /*
2212  * RING helpers.
2213  */
2214 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2215 {
2216         if (ring->count_dw <= 0)
2217                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2218         ring->ring[ring->wptr++] = v;
2219         ring->wptr &= ring->ptr_mask;
2220         ring->count_dw--;
2221 }
2222
2223 static inline struct amdgpu_sdma_instance *
2224 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
2225 {
2226         struct amdgpu_device *adev = ring->adev;
2227         int i;
2228
2229         for (i = 0; i < adev->sdma.num_instances; i++)
2230                 if (&adev->sdma.instance[i].ring == ring)
2231                         break;
2232
2233         if (i < AMDGPU_MAX_SDMA_INSTANCES)
2234                 return &adev->sdma.instance[i];
2235         else
2236                 return NULL;
2237 }
2238
2239 /*
2240  * ASICs macro.
2241  */
2242 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2243 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2244 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2245 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2246 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2247 #define amdgpu_asic_get_virtual_caps(adev) ((adev)->asic_funcs->get_virtual_caps((adev)))
2248 #define amdgpu_get_pcie_lanes(adev) (adev)->asic_funcs->get_pcie_lanes((adev))
2249 #define amdgpu_set_pcie_lanes(adev, l) (adev)->asic_funcs->set_pcie_lanes((adev), (l))
2250 #define amdgpu_asic_get_gpu_clock_counter(adev) (adev)->asic_funcs->get_gpu_clock_counter((adev))
2251 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2252 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
2253 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2254 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2255 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2256 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2257 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
2258 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2259 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2260 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2261 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
2262 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2263 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2264 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2265 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
2266 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
2267 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2268 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2269 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2270 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2271 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
2272 #define amdgpu_ring_emit_switch_buffer(r) (r)->funcs->emit_switch_buffer((r))
2273 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
2274 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
2275 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
2276 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2277 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2278 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2279 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2280 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2281 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2282 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2283 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2284 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2285 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2286 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2287 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2288 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2289 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
2290 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2291 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2292 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2293 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2294 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2295 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
2296 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
2297 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2298 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2299 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2300 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2301 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2302 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2303 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2304 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
2305 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
2306
2307 #define amdgpu_dpm_get_temperature(adev) \
2308         ((adev)->pp_enabled ?                                           \
2309               (adev)->powerplay.pp_funcs->get_temperature((adev)->powerplay.pp_handle) : \
2310               (adev)->pm.funcs->get_temperature((adev)))
2311
2312 #define amdgpu_dpm_set_fan_control_mode(adev, m) \
2313         ((adev)->pp_enabled ?                                           \
2314               (adev)->powerplay.pp_funcs->set_fan_control_mode((adev)->powerplay.pp_handle, (m)) : \
2315               (adev)->pm.funcs->set_fan_control_mode((adev), (m)))
2316
2317 #define amdgpu_dpm_get_fan_control_mode(adev) \
2318         ((adev)->pp_enabled ?                                           \
2319               (adev)->powerplay.pp_funcs->get_fan_control_mode((adev)->powerplay.pp_handle) : \
2320               (adev)->pm.funcs->get_fan_control_mode((adev)))
2321
2322 #define amdgpu_dpm_set_fan_speed_percent(adev, s) \
2323         ((adev)->pp_enabled ?                                           \
2324               (adev)->powerplay.pp_funcs->set_fan_speed_percent((adev)->powerplay.pp_handle, (s)) : \
2325               (adev)->pm.funcs->set_fan_speed_percent((adev), (s)))
2326
2327 #define amdgpu_dpm_get_fan_speed_percent(adev, s) \
2328         ((adev)->pp_enabled ?                                           \
2329               (adev)->powerplay.pp_funcs->get_fan_speed_percent((adev)->powerplay.pp_handle, (s)) : \
2330               (adev)->pm.funcs->get_fan_speed_percent((adev), (s)))
2331
2332 #define amdgpu_dpm_get_sclk(adev, l) \
2333         ((adev)->pp_enabled ?                                           \
2334               (adev)->powerplay.pp_funcs->get_sclk((adev)->powerplay.pp_handle, (l)) : \
2335                 (adev)->pm.funcs->get_sclk((adev), (l)))
2336
2337 #define amdgpu_dpm_get_mclk(adev, l)  \
2338         ((adev)->pp_enabled ?                                           \
2339               (adev)->powerplay.pp_funcs->get_mclk((adev)->powerplay.pp_handle, (l)) : \
2340               (adev)->pm.funcs->get_mclk((adev), (l)))
2341
2342
2343 #define amdgpu_dpm_force_performance_level(adev, l) \
2344         ((adev)->pp_enabled ?                                           \
2345               (adev)->powerplay.pp_funcs->force_performance_level((adev)->powerplay.pp_handle, (l)) : \
2346               (adev)->pm.funcs->force_performance_level((adev), (l)))
2347
2348 #define amdgpu_dpm_powergate_uvd(adev, g) \
2349         ((adev)->pp_enabled ?                                           \
2350               (adev)->powerplay.pp_funcs->powergate_uvd((adev)->powerplay.pp_handle, (g)) : \
2351               (adev)->pm.funcs->powergate_uvd((adev), (g)))
2352
2353 #define amdgpu_dpm_powergate_vce(adev, g) \
2354         ((adev)->pp_enabled ?                                           \
2355               (adev)->powerplay.pp_funcs->powergate_vce((adev)->powerplay.pp_handle, (g)) : \
2356               (adev)->pm.funcs->powergate_vce((adev), (g)))
2357
2358 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) \
2359         ((adev)->pp_enabled ?                                           \
2360               (adev)->powerplay.pp_funcs->print_current_performance_level((adev)->powerplay.pp_handle, (m)) : \
2361               (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m)))
2362
2363 #define amdgpu_dpm_get_current_power_state(adev) \
2364         (adev)->powerplay.pp_funcs->get_current_power_state((adev)->powerplay.pp_handle)
2365
2366 #define amdgpu_dpm_get_performance_level(adev) \
2367         (adev)->powerplay.pp_funcs->get_performance_level((adev)->powerplay.pp_handle)
2368
2369 #define amdgpu_dpm_get_pp_num_states(adev, data) \
2370         (adev)->powerplay.pp_funcs->get_pp_num_states((adev)->powerplay.pp_handle, data)
2371
2372 #define amdgpu_dpm_get_pp_table(adev, table) \
2373         (adev)->powerplay.pp_funcs->get_pp_table((adev)->powerplay.pp_handle, table)
2374
2375 #define amdgpu_dpm_set_pp_table(adev, buf, size) \
2376         (adev)->powerplay.pp_funcs->set_pp_table((adev)->powerplay.pp_handle, buf, size)
2377
2378 #define amdgpu_dpm_print_clock_levels(adev, type, buf) \
2379         (adev)->powerplay.pp_funcs->print_clock_levels((adev)->powerplay.pp_handle, type, buf)
2380
2381 #define amdgpu_dpm_force_clock_level(adev, type, level) \
2382                 (adev)->powerplay.pp_funcs->force_clock_level((adev)->powerplay.pp_handle, type, level)
2383
2384 #define amdgpu_dpm_get_sclk_od(adev) \
2385         (adev)->powerplay.pp_funcs->get_sclk_od((adev)->powerplay.pp_handle)
2386
2387 #define amdgpu_dpm_set_sclk_od(adev, value) \
2388         (adev)->powerplay.pp_funcs->set_sclk_od((adev)->powerplay.pp_handle, value)
2389
2390 #define amdgpu_dpm_get_mclk_od(adev) \
2391         ((adev)->powerplay.pp_funcs->get_mclk_od((adev)->powerplay.pp_handle))
2392
2393 #define amdgpu_dpm_set_mclk_od(adev, value) \
2394         ((adev)->powerplay.pp_funcs->set_mclk_od((adev)->powerplay.pp_handle, value))
2395
2396 #define amdgpu_dpm_dispatch_task(adev, event_id, input, output)         \
2397         (adev)->powerplay.pp_funcs->dispatch_tasks((adev)->powerplay.pp_handle, (event_id), (input), (output))
2398
2399 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2400
2401 /* Common functions */
2402 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2403 bool amdgpu_need_backup(struct amdgpu_device *adev);
2404 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2405 bool amdgpu_card_posted(struct amdgpu_device *adev);
2406 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2407
2408 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2409 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2410                        u32 ip_instance, u32 ring,
2411                        struct amdgpu_ring **out_ring);
2412 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2413 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2414 int amdgpu_ttm_tt_get_user_pages(struct ttm_tt *ttm, struct page **pages);
2415 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2416                                      uint32_t flags);
2417 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2418 struct mm_struct *amdgpu_ttm_tt_get_usermm(struct ttm_tt *ttm);
2419 bool amdgpu_ttm_tt_affect_userptr(struct ttm_tt *ttm, unsigned long start,
2420                                   unsigned long end);
2421 bool amdgpu_ttm_tt_userptr_invalidated(struct ttm_tt *ttm,
2422                                        int *last_invalidated);
2423 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2424 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2425                                  struct ttm_mem_reg *mem);
2426 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2427 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2428 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2429 u64 amdgpu_ttm_get_gtt_mem_size(struct amdgpu_device *adev);
2430 int amdgpu_ttm_global_init(struct amdgpu_device *adev);
2431 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2432                                              const u32 *registers,
2433                                              const u32 array_size);
2434
2435 bool amdgpu_device_is_px(struct drm_device *dev);
2436 /* atpx handler */
2437 #if defined(CONFIG_VGA_SWITCHEROO)
2438 void amdgpu_register_atpx_handler(void);
2439 void amdgpu_unregister_atpx_handler(void);
2440 bool amdgpu_has_atpx_dgpu_power_cntl(void);
2441 bool amdgpu_is_atpx_hybrid(void);
2442 #else
2443 static inline void amdgpu_register_atpx_handler(void) {}
2444 static inline void amdgpu_unregister_atpx_handler(void) {}
2445 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
2446 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
2447 #endif
2448
2449 /*
2450  * KMS
2451  */
2452 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2453 extern const int amdgpu_max_kms_ioctl;
2454
2455 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2456 int amdgpu_driver_unload_kms(struct drm_device *dev);
2457 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2458 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2459 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2460                                  struct drm_file *file_priv);
2461 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2462                                 struct drm_file *file_priv);
2463 int amdgpu_device_suspend(struct drm_device *dev, bool suspend, bool fbcon);
2464 int amdgpu_device_resume(struct drm_device *dev, bool resume, bool fbcon);
2465 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
2466 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2467 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2468 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, unsigned int pipe,
2469                                     int *max_error,
2470                                     struct timeval *vblank_time,
2471                                     unsigned flags);
2472 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2473                              unsigned long arg);
2474
2475 /*
2476  * functions used by amdgpu_encoder.c
2477  */
2478 struct amdgpu_afmt_acr {
2479         u32 clock;
2480
2481         int n_32khz;
2482         int cts_32khz;
2483
2484         int n_44_1khz;
2485         int cts_44_1khz;
2486
2487         int n_48khz;
2488         int cts_48khz;
2489
2490 };
2491
2492 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2493
2494 /* amdgpu_acpi.c */
2495 #if defined(CONFIG_ACPI)
2496 int amdgpu_acpi_init(struct amdgpu_device *adev);
2497 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2498 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2499 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2500                                                 u8 perf_req, bool advertise);
2501 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2502 #else
2503 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2504 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2505 #endif
2506
2507 struct amdgpu_bo_va_mapping *
2508 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2509                        uint64_t addr, struct amdgpu_bo **bo);
2510
2511 #include "amdgpu_object.h"
2512 #endif