drivers/gpu/drm/amd/amdgpu/amdgpu.h

   1 /*
   2  * Copyright 2008 Advanced Micro Devices, Inc.
   3  * Copyright 2008 Red Hat Inc.
   4  * Copyright 2009 Jerome Glisse.
   5  *
   6  * Permission is hereby granted, free of charge, to any person obtaining a
   7  * copy of this software and associated documentation files (the "Software"),
   8  * to deal in the Software without restriction, including without limitation
   9  * the rights to use, copy, modify, merge, publish, distribute, sublicense,
  10  * and/or sell copies of the Software, and to permit persons to whom the
  11  * Software is furnished to do so, subject to the following conditions:
  12  *
  13  * The above copyright notice and this permission notice shall be included in
  14  * all copies or substantial portions of the Software.
  15  *
  16  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND, EXPRESS OR
  17  * IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF MERCHANTABILITY,
  18  * FITNESS FOR A PARTICULAR PURPOSE AND NONINFRINGEMENT.  IN NO EVENT SHALL
  19  * THE COPYRIGHT HOLDER(S) OR AUTHOR(S) BE LIABLE FOR ANY CLAIM, DAMAGES OR
  20  * OTHER LIABILITY, WHETHER IN AN ACTION OF CONTRACT, TORT OR OTHERWISE,
  21  * ARISING FROM, OUT OF OR IN CONNECTION WITH THE SOFTWARE OR THE USE OR
  22  * OTHER DEALINGS IN THE SOFTWARE.
  23  *
  24  * Authors: Dave Airlie
  25  *          Alex Deucher
  26  *          Jerome Glisse
  27  */
  28 #ifndef __AMDGPU_H__
  29 #define __AMDGPU_H__
  30
  31 #include <linux/atomic.h>
  32 #include <linux/wait.h>
  33 #include <linux/list.h>
  34 #include <linux/kref.h>
  35 #include <linux/interval_tree.h>
  36 #include <linux/hashtable.h>
  37 #include <linux/fence.h>
  38
  39 #include <ttm/ttm_bo_api.h>
  40 #include <ttm/ttm_bo_driver.h>
  41 #include <ttm/ttm_placement.h>
  42 #include <ttm/ttm_module.h>
  43 #include <ttm/ttm_execbuf_util.h>
  44
  45 #include <drm/drmP.h>
  46 #include <drm/drm_gem.h>
  47 #include <drm/amdgpu_drm.h>
  48
  49 #include "amd_shared.h"
  50 #include "amdgpu_mode.h"
  51 #include "amdgpu_ih.h"
  52 #include "amdgpu_irq.h"
  53 #include "amdgpu_ucode.h"
  54 #include "amdgpu_ttm.h"
  55 #include "amdgpu_gds.h"
  56 #include "amd_powerplay.h"
  57 #include "amdgpu_acp.h"
  58
  59 #include "gpu_scheduler.h"
  60
  61 /*
  62  * Modules parameters.
  63  */
  64 extern int amdgpu_modeset;
  65 extern int amdgpu_vram_limit;
  66 extern int amdgpu_gart_size;
  67 extern int amdgpu_benchmarking;
  68 extern int amdgpu_testing;
  69 extern int amdgpu_audio;
  70 extern int amdgpu_disp_priority;
  71 extern int amdgpu_hw_i2c;
  72 extern int amdgpu_pcie_gen2;
  73 extern int amdgpu_msi;
  74 extern int amdgpu_lockup_timeout;
  75 extern int amdgpu_dpm;
  76 extern int amdgpu_smc_load_fw;
  77 extern int amdgpu_aspm;
  78 extern int amdgpu_runtime_pm;
  79 extern unsigned amdgpu_ip_block_mask;
  80 extern int amdgpu_bapm;
  81 extern int amdgpu_deep_color;
  82 extern int amdgpu_vm_size;
  83 extern int amdgpu_vm_block_size;
  84 extern int amdgpu_vm_fault_stop;
  85 extern int amdgpu_vm_debug;
  86 extern int amdgpu_sched_jobs;
  87 extern int amdgpu_sched_hw_submission;
  88 extern int amdgpu_powerplay;
  89 extern int amdgpu_powercontainment;
  90 extern unsigned amdgpu_pcie_gen_cap;
  91 extern unsigned amdgpu_pcie_lane_cap;
  92 extern unsigned amdgpu_cg_mask;
  93 extern unsigned amdgpu_pg_mask;
  94 extern char *amdgpu_disable_cu;
  95 extern int amdgpu_sclk_deep_sleep_en;
  96 extern char *amdgpu_virtual_display;
  97
  98 #define AMDGPU_WAIT_IDLE_TIMEOUT_IN_MS          3000
  99 #define AMDGPU_MAX_USEC_TIMEOUT                 100000  /* 100 ms */
 100 #define AMDGPU_FENCE_JIFFIES_TIMEOUT            (HZ / 2)
 101 /* AMDGPU_IB_POOL_SIZE must be a power of 2 */
 102 #define AMDGPU_IB_POOL_SIZE                     16
 103 #define AMDGPU_DEBUGFS_MAX_COMPONENTS           32
 104 #define AMDGPUFB_CONN_LIMIT                     4
 105 #define AMDGPU_BIOS_NUM_SCRATCH                 8
 106
 107 /* max number of rings */
 108 #define AMDGPU_MAX_RINGS                        16
 109 #define AMDGPU_MAX_GFX_RINGS                    1
 110 #define AMDGPU_MAX_COMPUTE_RINGS                8
 111 #define AMDGPU_MAX_VCE_RINGS                    2
 112
 113 /* max number of IP instances */
 114 #define AMDGPU_MAX_SDMA_INSTANCES               2
 115
 116 /* hardcode that limit for now */
 117 #define AMDGPU_VA_RESERVED_SIZE                 (8 << 20)
 118
 119 /* hard reset data */
 120 #define AMDGPU_ASIC_RESET_DATA                  0x39d5e86b
 121
 122 /* reset flags */
 123 #define AMDGPU_RESET_GFX                        (1 << 0)
 124 #define AMDGPU_RESET_COMPUTE                    (1 << 1)
 125 #define AMDGPU_RESET_DMA                        (1 << 2)
 126 #define AMDGPU_RESET_CP                         (1 << 3)
 127 #define AMDGPU_RESET_GRBM                       (1 << 4)
 128 #define AMDGPU_RESET_DMA1                       (1 << 5)
 129 #define AMDGPU_RESET_RLC                        (1 << 6)
 130 #define AMDGPU_RESET_SEM                        (1 << 7)
 131 #define AMDGPU_RESET_IH                         (1 << 8)
 132 #define AMDGPU_RESET_VMC                        (1 << 9)
 133 #define AMDGPU_RESET_MC                         (1 << 10)
 134 #define AMDGPU_RESET_DISPLAY                    (1 << 11)
 135 #define AMDGPU_RESET_UVD                        (1 << 12)
 136 #define AMDGPU_RESET_VCE                        (1 << 13)
 137 #define AMDGPU_RESET_VCE1                       (1 << 14)
 138
 139 /* GFX current status */
 140 #define AMDGPU_GFX_NORMAL_MODE                  0x00000000L
 141 #define AMDGPU_GFX_SAFE_MODE                    0x00000001L
 142 #define AMDGPU_GFX_PG_DISABLED_MODE             0x00000002L
 143 #define AMDGPU_GFX_CG_DISABLED_MODE             0x00000004L
 144 #define AMDGPU_GFX_LBPW_DISABLED_MODE           0x00000008L
 145
 146 /* max cursor sizes (in pixels) */
 147 #define CIK_CURSOR_WIDTH 128
 148 #define CIK_CURSOR_HEIGHT 128
 149
 150 struct amdgpu_device;
 151 struct amdgpu_ib;
 152 struct amdgpu_vm;
 153 struct amdgpu_ring;
 154 struct amdgpu_cs_parser;
 155 struct amdgpu_job;
 156 struct amdgpu_irq_src;
 157 struct amdgpu_fpriv;
 158
 159 enum amdgpu_cp_irq {
 160         AMDGPU_CP_IRQ_GFX_EOP = 0,
 161         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE0_EOP,
 162         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE1_EOP,
 163         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE2_EOP,
 164         AMDGPU_CP_IRQ_COMPUTE_MEC1_PIPE3_EOP,
 165         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE0_EOP,
 166         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE1_EOP,
 167         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE2_EOP,
 168         AMDGPU_CP_IRQ_COMPUTE_MEC2_PIPE3_EOP,
 169
 170         AMDGPU_CP_IRQ_LAST
 171 };
 172
 173 enum amdgpu_sdma_irq {
 174         AMDGPU_SDMA_IRQ_TRAP0 = 0,
 175         AMDGPU_SDMA_IRQ_TRAP1,
 176
 177         AMDGPU_SDMA_IRQ_LAST
 178 };
 179
 180 enum amdgpu_thermal_irq {
 181         AMDGPU_THERMAL_IRQ_LOW_TO_HIGH = 0,
 182         AMDGPU_THERMAL_IRQ_HIGH_TO_LOW,
 183
 184         AMDGPU_THERMAL_IRQ_LAST
 185 };
 186
 187 int amdgpu_set_clockgating_state(struct amdgpu_device *adev,
 188                                   enum amd_ip_block_type block_type,
 189                                   enum amd_clockgating_state state);
 190 int amdgpu_set_powergating_state(struct amdgpu_device *adev,
 191                                   enum amd_ip_block_type block_type,
 192                                   enum amd_powergating_state state);
 193 int amdgpu_wait_for_idle(struct amdgpu_device *adev,
 194                          enum amd_ip_block_type block_type);
 195 bool amdgpu_is_idle(struct amdgpu_device *adev,
 196                     enum amd_ip_block_type block_type);
 197
 198 struct amdgpu_ip_block_version {
 199         enum amd_ip_block_type type;
 200         u32 major;
 201         u32 minor;
 202         u32 rev;
 203         const struct amd_ip_funcs *funcs;
 204 };
 205
 206 int amdgpu_ip_block_version_cmp(struct amdgpu_device *adev,
 207                                 enum amd_ip_block_type type,
 208                                 u32 major, u32 minor);
 209
 210 const struct amdgpu_ip_block_version * amdgpu_get_ip_block(
 211                                         struct amdgpu_device *adev,
 212                                         enum amd_ip_block_type type);
 213
 214 /* provided by hw blocks that can move/clear data.  e.g., gfx or sdma */
 215 struct amdgpu_buffer_funcs {
 216         /* maximum bytes in a single operation */
 217         uint32_t        copy_max_bytes;
 218
 219         /* number of dw to reserve per operation */
 220         unsigned        copy_num_dw;
 221
 222         /* used for buffer migration */
 223         void (*emit_copy_buffer)(struct amdgpu_ib *ib,
 224                                  /* src addr in bytes */
 225                                  uint64_t src_offset,
 226                                  /* dst addr in bytes */
 227                                  uint64_t dst_offset,
 228                                  /* number of byte to transfer */
 229                                  uint32_t byte_count);
 230
 231         /* maximum bytes in a single operation */
 232         uint32_t        fill_max_bytes;
 233
 234         /* number of dw to reserve per operation */
 235         unsigned        fill_num_dw;
 236
 237         /* used for buffer clearing */
 238         void (*emit_fill_buffer)(struct amdgpu_ib *ib,
 239                                  /* value to write to memory */
 240                                  uint32_t src_data,
 241                                  /* dst addr in bytes */
 242                                  uint64_t dst_offset,
 243                                  /* number of byte to fill */
 244                                  uint32_t byte_count);
 245 };
 246
 247 /* provided by hw blocks that can write ptes, e.g., sdma */
 248 struct amdgpu_vm_pte_funcs {
 249         /* copy pte entries from GART */
 250         void (*copy_pte)(struct amdgpu_ib *ib,
 251                          uint64_t pe, uint64_t src,
 252                          unsigned count);
 253         /* write pte one entry at a time with addr mapping */
 254         void (*write_pte)(struct amdgpu_ib *ib, uint64_t pe,
 255                           uint64_t value, unsigned count,
 256                           uint32_t incr);
 257         /* for linear pte/pde updates without addr mapping */
 258         void (*set_pte_pde)(struct amdgpu_ib *ib,
 259                             uint64_t pe,
 260                             uint64_t addr, unsigned count,
 261                             uint32_t incr, uint32_t flags);
 262 };
 263
 264 /* provided by the gmc block */
 265 struct amdgpu_gart_funcs {
 266         /* flush the vm tlb via mmio */
 267         void (*flush_gpu_tlb)(struct amdgpu_device *adev,
 268                               uint32_t vmid);
 269         /* write pte/pde updates using the cpu */
 270         int (*set_pte_pde)(struct amdgpu_device *adev,
 271                            void *cpu_pt_addr, /* cpu addr of page table */
 272                            uint32_t gpu_page_idx, /* pte/pde to update */
 273                            uint64_t addr, /* addr to write into pte/pde */
 274                            uint32_t flags); /* access flags */
 275 };
 276
 277 /* provided by the ih block */
 278 struct amdgpu_ih_funcs {
 279         /* ring read/write ptr handling, called from interrupt context */
 280         u32 (*get_wptr)(struct amdgpu_device *adev);
 281         void (*decode_iv)(struct amdgpu_device *adev,
 282                           struct amdgpu_iv_entry *entry);
 283         void (*set_rptr)(struct amdgpu_device *adev);
 284 };
 285
 286 /* provided by hw blocks that expose a ring buffer for commands */
 287 struct amdgpu_ring_funcs {
 288         /* ring read/write ptr handling */
 289         u32 (*get_rptr)(struct amdgpu_ring *ring);
 290         u32 (*get_wptr)(struct amdgpu_ring *ring);
 291         void (*set_wptr)(struct amdgpu_ring *ring);
 292         /* validating and patching of IBs */
 293         int (*parse_cs)(struct amdgpu_cs_parser *p, uint32_t ib_idx);
 294         /* command emit functions */
 295         void (*emit_ib)(struct amdgpu_ring *ring,
 296                         struct amdgpu_ib *ib,
 297                         unsigned vm_id, bool ctx_switch);
 298         void (*emit_fence)(struct amdgpu_ring *ring, uint64_t addr,
 299                            uint64_t seq, unsigned flags);
 300         void (*emit_pipeline_sync)(struct amdgpu_ring *ring);
 301         void (*emit_vm_flush)(struct amdgpu_ring *ring, unsigned vm_id,
 302                               uint64_t pd_addr);
 303         void (*emit_hdp_flush)(struct amdgpu_ring *ring);
 304         void (*emit_hdp_invalidate)(struct amdgpu_ring *ring);
 305         void (*emit_gds_switch)(struct amdgpu_ring *ring, uint32_t vmid,
 306                                 uint32_t gds_base, uint32_t gds_size,
 307                                 uint32_t gws_base, uint32_t gws_size,
 308                                 uint32_t oa_base, uint32_t oa_size);
 309         /* testing functions */
 310         int (*test_ring)(struct amdgpu_ring *ring);
 311         int (*test_ib)(struct amdgpu_ring *ring, long timeout);
 312         /* insert NOP packets */
 313         void (*insert_nop)(struct amdgpu_ring *ring, uint32_t count);
 314         /* pad the indirect buffer to the necessary number of dw */
 315         void (*pad_ib)(struct amdgpu_ring *ring, struct amdgpu_ib *ib);
 316         unsigned (*init_cond_exec)(struct amdgpu_ring *ring);
 317         void (*patch_cond_exec)(struct amdgpu_ring *ring, unsigned offset);
 318         /* note usage for clock and power gating */
 319         void (*begin_use)(struct amdgpu_ring *ring);
 320         void (*end_use)(struct amdgpu_ring *ring);
 321 };
 322
 323 /*
 324  * BIOS.
 325  */
 326 bool amdgpu_get_bios(struct amdgpu_device *adev);
 327 bool amdgpu_read_bios(struct amdgpu_device *adev);
 328
 329 /*
 330  * Dummy page
 331  */
 332 struct amdgpu_dummy_page {
 333         struct page     *page;
 334         dma_addr_t      addr;
 335 };
 336 int amdgpu_dummy_page_init(struct amdgpu_device *adev);
 337 void amdgpu_dummy_page_fini(struct amdgpu_device *adev);
 338
 339
 340 /*
 341  * Clocks
 342  */
 343
 344 #define AMDGPU_MAX_PPLL 3
 345
 346 struct amdgpu_clock {
 347         struct amdgpu_pll ppll[AMDGPU_MAX_PPLL];
 348         struct amdgpu_pll spll;
 349         struct amdgpu_pll mpll;
 350         /* 10 Khz units */
 351         uint32_t default_mclk;
 352         uint32_t default_sclk;
 353         uint32_t default_dispclk;
 354         uint32_t current_dispclk;
 355         uint32_t dp_extclk;
 356         uint32_t max_pixel_clock;
 357 };
 358
 359 /*
 360  * Fences.
 361  */
 362 struct amdgpu_fence_driver {
 363         uint64_t                        gpu_addr;
 364         volatile uint32_t               *cpu_addr;
 365         /* sync_seq is protected by ring emission lock */
 366         uint32_t                        sync_seq;
 367         atomic_t                        last_seq;
 368         bool                            initialized;
 369         struct amdgpu_irq_src           *irq_src;
 370         unsigned                        irq_type;
 371         struct timer_list               fallback_timer;
 372         unsigned                        num_fences_mask;
 373         spinlock_t                      lock;
 374         struct fence                    **fences;
 375 };
 376
 377 /* some special values for the owner field */
 378 #define AMDGPU_FENCE_OWNER_UNDEFINED    ((void*)0ul)
 379 #define AMDGPU_FENCE_OWNER_VM           ((void*)1ul)
 380
 381 #define AMDGPU_FENCE_FLAG_64BIT         (1 << 0)
 382 #define AMDGPU_FENCE_FLAG_INT           (1 << 1)
 383
 384 int amdgpu_fence_driver_init(struct amdgpu_device *adev);
 385 void amdgpu_fence_driver_fini(struct amdgpu_device *adev);
 386 void amdgpu_fence_driver_force_completion(struct amdgpu_device *adev);
 387
 388 int amdgpu_fence_driver_init_ring(struct amdgpu_ring *ring,
 389                                   unsigned num_hw_submission);
 390 int amdgpu_fence_driver_start_ring(struct amdgpu_ring *ring,
 391                                    struct amdgpu_irq_src *irq_src,
 392                                    unsigned irq_type);
 393 void amdgpu_fence_driver_suspend(struct amdgpu_device *adev);
 394 void amdgpu_fence_driver_resume(struct amdgpu_device *adev);
 395 int amdgpu_fence_emit(struct amdgpu_ring *ring, struct fence **fence);
 396 void amdgpu_fence_process(struct amdgpu_ring *ring);
 397 int amdgpu_fence_wait_empty(struct amdgpu_ring *ring);
 398 unsigned amdgpu_fence_count_emitted(struct amdgpu_ring *ring);
 399
 400 /*
 401  * BO.
 402  */
 403
 404 struct amdgpu_bo_list_entry {
 405         struct amdgpu_bo                *robj;
 406         struct ttm_validate_buffer      tv;
 407         struct amdgpu_bo_va             *bo_va;
 408         uint32_t                        priority;
 409         struct page                     **user_pages;
 410         int                             user_invalidated;
 411 };
 412
 413 struct amdgpu_bo_va_mapping {
 414         struct list_head                list;
 415         struct interval_tree_node       it;
 416         uint64_t                        offset;
 417         uint32_t                        flags;
 418 };
 419
 420 /* bo virtual addresses in a specific vm */
 421 struct amdgpu_bo_va {
 422         /* protected by bo being reserved */
 423         struct list_head                bo_list;
 424         struct fence                    *last_pt_update;
 425         unsigned                        ref_count;
 426
 427         /* protected by vm mutex and spinlock */
 428         struct list_head                vm_status;
 429
 430         /* mappings for this bo_va */
 431         struct list_head                invalids;
 432         struct list_head                valids;
 433
 434         /* constant after initialization */
 435         struct amdgpu_vm                *vm;
 436         struct amdgpu_bo                *bo;
 437 };
 438
 439 #define AMDGPU_GEM_DOMAIN_MAX           0x3
 440
 441 struct amdgpu_bo {
 442         /* Protected by gem.mutex */
 443         struct list_head                list;
 444         /* Protected by tbo.reserved */
 445         u32                             prefered_domains;
 446         u32                             allowed_domains;
 447         struct ttm_place                placements[AMDGPU_GEM_DOMAIN_MAX + 1];
 448         struct ttm_placement            placement;
 449         struct ttm_buffer_object        tbo;
 450         struct ttm_bo_kmap_obj          kmap;
 451         u64                             flags;
 452         unsigned                        pin_count;
 453         void                            *kptr;
 454         u64                             tiling_flags;
 455         u64                             metadata_flags;
 456         void                            *metadata;
 457         u32                             metadata_size;
 458         /* list of all virtual address to which this bo
 459          * is associated to
 460          */
 461         struct list_head                va;
 462         /* Constant after initialization */
 463         struct amdgpu_device            *adev;
 464         struct drm_gem_object           gem_base;
 465         struct amdgpu_bo                *parent;
 466         struct amdgpu_bo                *shadow;
 467
 468         struct ttm_bo_kmap_obj          dma_buf_vmap;
 469         struct amdgpu_mn                *mn;
 470         struct list_head                mn_list;
 471 };
 472 #define gem_to_amdgpu_bo(gobj) container_of((gobj), struct amdgpu_bo, gem_base)
 473
 474 void amdgpu_gem_object_free(struct drm_gem_object *obj);
 475 int amdgpu_gem_object_open(struct drm_gem_object *obj,
 476                                 struct drm_file *file_priv);
 477 void amdgpu_gem_object_close(struct drm_gem_object *obj,
 478                                 struct drm_file *file_priv);
 479 unsigned long amdgpu_gem_timeout(uint64_t timeout_ns);
 480 struct sg_table *amdgpu_gem_prime_get_sg_table(struct drm_gem_object *obj);
 481 struct drm_gem_object *
 482 amdgpu_gem_prime_import_sg_table(struct drm_device *dev,
 483                                  struct dma_buf_attachment *attach,
 484                                  struct sg_table *sg);
 485 struct dma_buf *amdgpu_gem_prime_export(struct drm_device *dev,
 486                                         struct drm_gem_object *gobj,
 487                                         int flags);
 488 int amdgpu_gem_prime_pin(struct drm_gem_object *obj);
 489 void amdgpu_gem_prime_unpin(struct drm_gem_object *obj);
 490 struct reservation_object *amdgpu_gem_prime_res_obj(struct drm_gem_object *);
 491 void *amdgpu_gem_prime_vmap(struct drm_gem_object *obj);
 492 void amdgpu_gem_prime_vunmap(struct drm_gem_object *obj, void *vaddr);
 493 int amdgpu_gem_debugfs_init(struct amdgpu_device *adev);
 494
 495 /* sub-allocation manager, it has to be protected by another lock.
 496  * By conception this is an helper for other part of the driver
 497  * like the indirect buffer or semaphore, which both have their
 498  * locking.
 499  *
 500  * Principe is simple, we keep a list of sub allocation in offset
 501  * order (first entry has offset == 0, last entry has the highest
 502  * offset).
 503  *
 504  * When allocating new object we first check if there is room at
 505  * the end total_size - (last_object_offset + last_object_size) >=
 506  * alloc_size. If so we allocate new object there.
 507  *
 508  * When there is not enough room at the end, we start waiting for
 509  * each sub object until we reach object_offset+object_size >=
 510  * alloc_size, this object then become the sub object we return.
 511  *
 512  * Alignment can't be bigger than page size.
 513  *
 514  * Hole are not considered for allocation to keep things simple.
 515  * Assumption is that there won't be hole (all object on same
 516  * alignment).
 517  */
 518
 519 #define AMDGPU_SA_NUM_FENCE_LISTS       32
 520
 521 struct amdgpu_sa_manager {
 522         wait_queue_head_t       wq;
 523         struct amdgpu_bo        *bo;
 524         struct list_head        *hole;
 525         struct list_head        flist[AMDGPU_SA_NUM_FENCE_LISTS];
 526         struct list_head        olist;
 527         unsigned                size;
 528         uint64_t                gpu_addr;
 529         void                    *cpu_ptr;
 530         uint32_t                domain;
 531         uint32_t                align;
 532 };
 533
 534 /* sub-allocation buffer */
 535 struct amdgpu_sa_bo {
 536         struct list_head                olist;
 537         struct list_head                flist;
 538         struct amdgpu_sa_manager        *manager;
 539         unsigned                        soffset;
 540         unsigned                        eoffset;
 541         struct fence                    *fence;
 542 };
 543
 544 /*
 545  * GEM objects.
 546  */
 547 void amdgpu_gem_force_release(struct amdgpu_device *adev);
 548 int amdgpu_gem_object_create(struct amdgpu_device *adev, unsigned long size,
 549                                 int alignment, u32 initial_domain,
 550                                 u64 flags, bool kernel,
 551                                 struct drm_gem_object **obj);
 552
 553 int amdgpu_mode_dumb_create(struct drm_file *file_priv,
 554                             struct drm_device *dev,
 555                             struct drm_mode_create_dumb *args);
 556 int amdgpu_mode_dumb_mmap(struct drm_file *filp,
 557                           struct drm_device *dev,
 558                           uint32_t handle, uint64_t *offset_p);
 559 /*
 560  * Synchronization
 561  */
 562 struct amdgpu_sync {
 563         DECLARE_HASHTABLE(fences, 4);
 564         struct fence            *last_vm_update;
 565 };
 566
 567 void amdgpu_sync_create(struct amdgpu_sync *sync);
 568 int amdgpu_sync_fence(struct amdgpu_device *adev, struct amdgpu_sync *sync,
 569                       struct fence *f);
 570 int amdgpu_sync_resv(struct amdgpu_device *adev,
 571                      struct amdgpu_sync *sync,
 572                      struct reservation_object *resv,
 573                      void *owner);
 574 struct fence *amdgpu_sync_peek_fence(struct amdgpu_sync *sync,
 575                                      struct amdgpu_ring *ring);
 576 struct fence *amdgpu_sync_get_fence(struct amdgpu_sync *sync);
 577 void amdgpu_sync_free(struct amdgpu_sync *sync);
 578 int amdgpu_sync_init(void);
 579 void amdgpu_sync_fini(void);
 580 int amdgpu_fence_slab_init(void);
 581 void amdgpu_fence_slab_fini(void);
 582
 583 /*
 584  * GART structures, functions & helpers
 585  */
 586 struct amdgpu_mc;
 587
 588 #define AMDGPU_GPU_PAGE_SIZE 4096
 589 #define AMDGPU_GPU_PAGE_MASK (AMDGPU_GPU_PAGE_SIZE - 1)
 590 #define AMDGPU_GPU_PAGE_SHIFT 12
 591 #define AMDGPU_GPU_PAGE_ALIGN(a) (((a) + AMDGPU_GPU_PAGE_MASK) & ~AMDGPU_GPU_PAGE_MASK)
 592
 593 struct amdgpu_gart {
 594         dma_addr_t                      table_addr;
 595         struct amdgpu_bo                *robj;
 596         void                            *ptr;
 597         unsigned                        num_gpu_pages;
 598         unsigned                        num_cpu_pages;
 599         unsigned                        table_size;
 600 #ifdef CONFIG_DRM_AMDGPU_GART_DEBUGFS
 601         struct page                     **pages;
 602 #endif
 603         bool                            ready;
 604         const struct amdgpu_gart_funcs *gart_funcs;
 605 };
 606
 607 int amdgpu_gart_table_ram_alloc(struct amdgpu_device *adev);
 608 void amdgpu_gart_table_ram_free(struct amdgpu_device *adev);
 609 int amdgpu_gart_table_vram_alloc(struct amdgpu_device *adev);
 610 void amdgpu_gart_table_vram_free(struct amdgpu_device *adev);
 611 int amdgpu_gart_table_vram_pin(struct amdgpu_device *adev);
 612 void amdgpu_gart_table_vram_unpin(struct amdgpu_device *adev);
 613 int amdgpu_gart_init(struct amdgpu_device *adev);
 614 void amdgpu_gart_fini(struct amdgpu_device *adev);
 615 void amdgpu_gart_unbind(struct amdgpu_device *adev, unsigned offset,
 616                         int pages);
 617 int amdgpu_gart_bind(struct amdgpu_device *adev, unsigned offset,
 618                      int pages, struct page **pagelist,
 619                      dma_addr_t *dma_addr, uint32_t flags);
 620
 621 /*
 622  * GPU MC structures, functions & helpers
 623  */
 624 struct amdgpu_mc {
 625         resource_size_t         aper_size;
 626         resource_size_t         aper_base;
 627         resource_size_t         agp_base;
 628         /* for some chips with <= 32MB we need to lie
 629          * about vram size near mc fb location */
 630         u64                     mc_vram_size;
 631         u64                     visible_vram_size;
 632         u64                     gtt_size;
 633         u64                     gtt_start;
 634         u64                     gtt_end;
 635         u64                     vram_start;
 636         u64                     vram_end;
 637         unsigned                vram_width;
 638         u64                     real_vram_size;
 639         int                     vram_mtrr;
 640         u64                     gtt_base_align;
 641         u64                     mc_mask;
 642         const struct firmware   *fw;    /* MC firmware */
 643         uint32_t                fw_version;
 644         struct amdgpu_irq_src   vm_fault;
 645         uint32_t                vram_type;
 646         uint32_t                srbm_soft_reset;
 647         struct amdgpu_mode_mc_save save;
 648 };
 649
 650 /*
 651  * GPU doorbell structures, functions & helpers
 652  */
 653 typedef enum _AMDGPU_DOORBELL_ASSIGNMENT
 654 {
 655         AMDGPU_DOORBELL_KIQ                     = 0x000,
 656         AMDGPU_DOORBELL_HIQ                     = 0x001,
 657         AMDGPU_DOORBELL_DIQ                     = 0x002,
 658         AMDGPU_DOORBELL_MEC_RING0               = 0x010,
 659         AMDGPU_DOORBELL_MEC_RING1               = 0x011,
 660         AMDGPU_DOORBELL_MEC_RING2               = 0x012,
 661         AMDGPU_DOORBELL_MEC_RING3               = 0x013,
 662         AMDGPU_DOORBELL_MEC_RING4               = 0x014,
 663         AMDGPU_DOORBELL_MEC_RING5               = 0x015,
 664         AMDGPU_DOORBELL_MEC_RING6               = 0x016,
 665         AMDGPU_DOORBELL_MEC_RING7               = 0x017,
 666         AMDGPU_DOORBELL_GFX_RING0               = 0x020,
 667         AMDGPU_DOORBELL_sDMA_ENGINE0            = 0x1E0,
 668         AMDGPU_DOORBELL_sDMA_ENGINE1            = 0x1E1,
 669         AMDGPU_DOORBELL_IH                      = 0x1E8,
 670         AMDGPU_DOORBELL_MAX_ASSIGNMENT          = 0x3FF,
 671         AMDGPU_DOORBELL_INVALID                 = 0xFFFF
 672 } AMDGPU_DOORBELL_ASSIGNMENT;
 673
 674 struct amdgpu_doorbell {
 675         /* doorbell mmio */
 676         resource_size_t         base;
 677         resource_size_t         size;
 678         u32 __iomem             *ptr;
 679         u32                     num_doorbells;  /* Number of doorbells actually reserved for amdgpu. */
 680 };
 681
 682 void amdgpu_doorbell_get_kfd_info(struct amdgpu_device *adev,
 683                                 phys_addr_t *aperture_base,
 684                                 size_t *aperture_size,
 685                                 size_t *start_offset);
 686
 687 /*
 688  * IRQS.
 689  */
 690
 691 struct amdgpu_flip_work {
 692         struct delayed_work             flip_work;
 693         struct work_struct              unpin_work;
 694         struct amdgpu_device            *adev;
 695         int                             crtc_id;
 696         u32                             target_vblank;
 697         uint64_t                        base;
 698         struct drm_pending_vblank_event *event;
 699         struct amdgpu_bo                *old_rbo;
 700         struct fence                    *excl;
 701         unsigned                        shared_count;
 702         struct fence                    **shared;
 703         struct fence_cb                 cb;
 704         bool                            async;
 705 };
 706
 707
 708 /*
 709  * CP & rings.
 710  */
 711
 712 struct amdgpu_ib {
 713         struct amdgpu_sa_bo             *sa_bo;
 714         uint32_t                        length_dw;
 715         uint64_t                        gpu_addr;
 716         uint32_t                        *ptr;
 717         uint32_t                        flags;
 718 };
 719
 720 enum amdgpu_ring_type {
 721         AMDGPU_RING_TYPE_GFX,
 722         AMDGPU_RING_TYPE_COMPUTE,
 723         AMDGPU_RING_TYPE_SDMA,
 724         AMDGPU_RING_TYPE_UVD,
 725         AMDGPU_RING_TYPE_VCE
 726 };
 727
 728 extern const struct amd_sched_backend_ops amdgpu_sched_ops;
 729
 730 int amdgpu_job_alloc(struct amdgpu_device *adev, unsigned num_ibs,
 731                      struct amdgpu_job **job, struct amdgpu_vm *vm);
 732 int amdgpu_job_alloc_with_ib(struct amdgpu_device *adev, unsigned size,
 733                              struct amdgpu_job **job);
 734
 735 void amdgpu_job_free_resources(struct amdgpu_job *job);
 736 void amdgpu_job_free(struct amdgpu_job *job);
 737 int amdgpu_job_submit(struct amdgpu_job *job, struct amdgpu_ring *ring,
 738                       struct amd_sched_entity *entity, void *owner,
 739                       struct fence **f);
 740
 741 struct amdgpu_ring {
 742         struct amdgpu_device            *adev;
 743         const struct amdgpu_ring_funcs  *funcs;
 744         struct amdgpu_fence_driver      fence_drv;
 745         struct amd_gpu_scheduler        sched;
 746
 747         struct amdgpu_bo        *ring_obj;
 748         volatile uint32_t       *ring;
 749         unsigned                rptr_offs;
 750         unsigned                wptr;
 751         unsigned                wptr_old;
 752         unsigned                ring_size;
 753         unsigned                max_dw;
 754         int                     count_dw;
 755         uint64_t                gpu_addr;
 756         uint32_t                align_mask;
 757         uint32_t                ptr_mask;
 758         bool                    ready;
 759         u32                     nop;
 760         u32                     idx;
 761         u32                     me;
 762         u32                     pipe;
 763         u32                     queue;
 764         struct amdgpu_bo        *mqd_obj;
 765         u32                     doorbell_index;
 766         bool                    use_doorbell;
 767         unsigned                wptr_offs;
 768         unsigned                fence_offs;
 769         uint64_t                current_ctx;
 770         enum amdgpu_ring_type   type;
 771         char                    name[16];
 772         unsigned                cond_exe_offs;
 773         u64                     cond_exe_gpu_addr;
 774         volatile u32            *cond_exe_cpu_addr;
 775 #if defined(CONFIG_DEBUG_FS)
 776         struct dentry *ent;
 777 #endif
 778 };
 779
 780 /*
 781  * VM
 782  */
 783
 784 /* maximum number of VMIDs */
 785 #define AMDGPU_NUM_VM   16
 786
 787 /* Maximum number of PTEs the hardware can write with one command */
 788 #define AMDGPU_VM_MAX_UPDATE_SIZE       0x3FFFF
 789
 790 /* number of entries in page table */
 791 #define AMDGPU_VM_PTE_COUNT (1 << amdgpu_vm_block_size)
 792
 793 /* PTBs (Page Table Blocks) need to be aligned to 32K */
 794 #define AMDGPU_VM_PTB_ALIGN_SIZE   32768
 795
 796 /* LOG2 number of continuous pages for the fragment field */
 797 #define AMDGPU_LOG2_PAGES_PER_FRAG 4
 798
 799 #define AMDGPU_PTE_VALID        (1 << 0)
 800 #define AMDGPU_PTE_SYSTEM       (1 << 1)
 801 #define AMDGPU_PTE_SNOOPED      (1 << 2)
 802
 803 /* VI only */
 804 #define AMDGPU_PTE_EXECUTABLE   (1 << 4)
 805
 806 #define AMDGPU_PTE_READABLE     (1 << 5)
 807 #define AMDGPU_PTE_WRITEABLE    (1 << 6)
 808
 809 #define AMDGPU_PTE_FRAG(x)      ((x & 0x1f) << 7)
 810
 811 /* How to programm VM fault handling */
 812 #define AMDGPU_VM_FAULT_STOP_NEVER      0
 813 #define AMDGPU_VM_FAULT_STOP_FIRST      1
 814 #define AMDGPU_VM_FAULT_STOP_ALWAYS     2
 815
 816 struct amdgpu_vm_pt {
 817         struct amdgpu_bo_list_entry     entry;
 818         uint64_t                        addr;
 819 };
 820
 821 struct amdgpu_vm {
 822         /* tree of virtual addresses mapped */
 823         struct rb_root          va;
 824
 825         /* protecting invalidated */
 826         spinlock_t              status_lock;
 827
 828         /* BOs moved, but not yet updated in the PT */
 829         struct list_head        invalidated;
 830
 831         /* BOs cleared in the PT because of a move */
 832         struct list_head        cleared;
 833
 834         /* BO mappings freed, but not yet updated in the PT */
 835         struct list_head        freed;
 836
 837         /* contains the page directory */
 838         struct amdgpu_bo        *page_directory;
 839         unsigned                max_pde_used;
 840         struct fence            *page_directory_fence;
 841         uint64_t                last_eviction_counter;
 842
 843         /* array of page tables, one for each page directory entry */
 844         struct amdgpu_vm_pt     *page_tables;
 845
 846         /* for id and flush management per ring */
 847         struct amdgpu_vm_id     *ids[AMDGPU_MAX_RINGS];
 848
 849         /* protecting freed */
 850         spinlock_t              freed_lock;
 851
 852         /* Scheduler entity for page table updates */
 853         struct amd_sched_entity entity;
 854
 855         /* client id */
 856         u64                     client_id;
 857 };
 858
 859 struct amdgpu_vm_id {
 860         struct list_head        list;
 861         struct fence            *first;
 862         struct amdgpu_sync      active;
 863         struct fence            *last_flush;
 864         atomic64_t              owner;
 865
 866         uint64_t                pd_gpu_addr;
 867         /* last flushed PD/PT update */
 868         struct fence            *flushed_updates;
 869
 870         uint32_t                current_gpu_reset_count;
 871
 872         uint32_t                gds_base;
 873         uint32_t                gds_size;
 874         uint32_t                gws_base;
 875         uint32_t                gws_size;
 876         uint32_t                oa_base;
 877         uint32_t                oa_size;
 878 };
 879
 880 struct amdgpu_vm_manager {
 881         /* Handling of VMIDs */
 882         struct mutex                            lock;
 883         unsigned                                num_ids;
 884         struct list_head                        ids_lru;
 885         struct amdgpu_vm_id                     ids[AMDGPU_NUM_VM];
 886
 887         /* Handling of VM fences */
 888         u64                                     fence_context;
 889         unsigned                                seqno[AMDGPU_MAX_RINGS];
 890
 891         uint32_t                                max_pfn;
 892         /* vram base address for page table entry  */
 893         u64                                     vram_base_offset;
 894         /* is vm enabled? */
 895         bool                                    enabled;
 896         /* vm pte handling */
 897         const struct amdgpu_vm_pte_funcs        *vm_pte_funcs;
 898         struct amdgpu_ring                      *vm_pte_rings[AMDGPU_MAX_RINGS];
 899         unsigned                                vm_pte_num_rings;
 900         atomic_t                                vm_pte_next_ring;
 901         /* client id counter */
 902         atomic64_t                              client_counter;
 903 };
 904
 905 void amdgpu_vm_manager_init(struct amdgpu_device *adev);
 906 void amdgpu_vm_manager_fini(struct amdgpu_device *adev);
 907 int amdgpu_vm_init(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 908 void amdgpu_vm_fini(struct amdgpu_device *adev, struct amdgpu_vm *vm);
 909 void amdgpu_vm_get_pd_bo(struct amdgpu_vm *vm,
 910                          struct list_head *validated,
 911                          struct amdgpu_bo_list_entry *entry);
 912 void amdgpu_vm_get_pt_bos(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 913                           struct list_head *duplicates);
 914 void amdgpu_vm_move_pt_bos_in_lru(struct amdgpu_device *adev,
 915                                   struct amdgpu_vm *vm);
 916 int amdgpu_vm_grab_id(struct amdgpu_vm *vm, struct amdgpu_ring *ring,
 917                       struct amdgpu_sync *sync, struct fence *fence,
 918                       struct amdgpu_job *job);
 919 int amdgpu_vm_flush(struct amdgpu_ring *ring, struct amdgpu_job *job);
 920 void amdgpu_vm_reset_id(struct amdgpu_device *adev, unsigned vm_id);
 921 int amdgpu_vm_update_page_directory(struct amdgpu_device *adev,
 922                                     struct amdgpu_vm *vm);
 923 int amdgpu_vm_clear_freed(struct amdgpu_device *adev,
 924                           struct amdgpu_vm *vm);
 925 int amdgpu_vm_clear_invalids(struct amdgpu_device *adev, struct amdgpu_vm *vm,
 926                              struct amdgpu_sync *sync);
 927 int amdgpu_vm_bo_update(struct amdgpu_device *adev,
 928                         struct amdgpu_bo_va *bo_va,
 929                         struct ttm_mem_reg *mem);
 930 void amdgpu_vm_bo_invalidate(struct amdgpu_device *adev,
 931                              struct amdgpu_bo *bo);
 932 struct amdgpu_bo_va *amdgpu_vm_bo_find(struct amdgpu_vm *vm,
 933                                        struct amdgpu_bo *bo);
 934 struct amdgpu_bo_va *amdgpu_vm_bo_add(struct amdgpu_device *adev,
 935                                       struct amdgpu_vm *vm,
 936                                       struct amdgpu_bo *bo);
 937 int amdgpu_vm_bo_map(struct amdgpu_device *adev,
 938                      struct amdgpu_bo_va *bo_va,
 939                      uint64_t addr, uint64_t offset,
 940                      uint64_t size, uint32_t flags);
 941 int amdgpu_vm_bo_unmap(struct amdgpu_device *adev,
 942                        struct amdgpu_bo_va *bo_va,
 943                        uint64_t addr);
 944 void amdgpu_vm_bo_rmv(struct amdgpu_device *adev,
 945                       struct amdgpu_bo_va *bo_va);
 946
 947 /*
 948  * context related structures
 949  */
 950
 951 struct amdgpu_ctx_ring {
 952         uint64_t                sequence;
 953         struct fence            **fences;
 954         struct amd_sched_entity entity;
 955 };
 956
 957 struct amdgpu_ctx {
 958         struct kref             refcount;
 959         struct amdgpu_device    *adev;
 960         unsigned                reset_counter;
 961         spinlock_t              ring_lock;
 962         struct fence            **fences;
 963         struct amdgpu_ctx_ring  rings[AMDGPU_MAX_RINGS];
 964 };
 965
 966 struct amdgpu_ctx_mgr {
 967         struct amdgpu_device    *adev;
 968         struct mutex            lock;
 969         /* protected by lock */
 970         struct idr              ctx_handles;
 971 };
 972
 973 struct amdgpu_ctx *amdgpu_ctx_get(struct amdgpu_fpriv *fpriv, uint32_t id);
 974 int amdgpu_ctx_put(struct amdgpu_ctx *ctx);
 975
 976 uint64_t amdgpu_ctx_add_fence(struct amdgpu_ctx *ctx, struct amdgpu_ring *ring,
 977                               struct fence *fence);
 978 struct fence *amdgpu_ctx_get_fence(struct amdgpu_ctx *ctx,
 979                                    struct amdgpu_ring *ring, uint64_t seq);
 980
 981 int amdgpu_ctx_ioctl(struct drm_device *dev, void *data,
 982                      struct drm_file *filp);
 983
 984 void amdgpu_ctx_mgr_init(struct amdgpu_ctx_mgr *mgr);
 985 void amdgpu_ctx_mgr_fini(struct amdgpu_ctx_mgr *mgr);
 986
 987 /*
 988  * file private structure
 989  */
 990
 991 struct amdgpu_fpriv {
 992         struct amdgpu_vm        vm;
 993         struct mutex            bo_list_lock;
 994         struct idr              bo_list_handles;
 995         struct amdgpu_ctx_mgr   ctx_mgr;
 996 };
 997
 998 /*
 999  * residency list
1000  */
1001
1002 struct amdgpu_bo_list {
1003         struct mutex lock;
1004         struct amdgpu_bo *gds_obj;
1005         struct amdgpu_bo *gws_obj;
1006         struct amdgpu_bo *oa_obj;
1007         unsigned first_userptr;
1008         unsigned num_entries;
1009         struct amdgpu_bo_list_entry *array;
1010 };
1011
1012 struct amdgpu_bo_list *
1013 amdgpu_bo_list_get(struct amdgpu_fpriv *fpriv, int id);
1014 void amdgpu_bo_list_get_list(struct amdgpu_bo_list *list,
1015                              struct list_head *validated);
1016 void amdgpu_bo_list_put(struct amdgpu_bo_list *list);
1017 void amdgpu_bo_list_free(struct amdgpu_bo_list *list);
1018
1019 /*
1020  * GFX stuff
1021  */
1022 #include "clearstate_defs.h"
1023
1024 struct amdgpu_rlc_funcs {
1025         void (*enter_safe_mode)(struct amdgpu_device *adev);
1026         void (*exit_safe_mode)(struct amdgpu_device *adev);
1027 };
1028
1029 struct amdgpu_rlc {
1030         /* for power gating */
1031         struct amdgpu_bo        *save_restore_obj;
1032         uint64_t                save_restore_gpu_addr;
1033         volatile uint32_t       *sr_ptr;
1034         const u32               *reg_list;
1035         u32                     reg_list_size;
1036         /* for clear state */
1037         struct amdgpu_bo        *clear_state_obj;
1038         uint64_t                clear_state_gpu_addr;
1039         volatile uint32_t       *cs_ptr;
1040         const struct cs_section_def   *cs_data;
1041         u32                     clear_state_size;
1042         /* for cp tables */
1043         struct amdgpu_bo        *cp_table_obj;
1044         uint64_t                cp_table_gpu_addr;
1045         volatile uint32_t       *cp_table_ptr;
1046         u32                     cp_table_size;
1047
1048         /* safe mode for updating CG/PG state */
1049         bool in_safe_mode;
1050         const struct amdgpu_rlc_funcs *funcs;
1051
1052         /* for firmware data */
1053         u32 save_and_restore_offset;
1054         u32 clear_state_descriptor_offset;
1055         u32 avail_scratch_ram_locations;
1056         u32 reg_restore_list_size;
1057         u32 reg_list_format_start;
1058         u32 reg_list_format_separate_start;
1059         u32 starting_offsets_start;
1060         u32 reg_list_format_size_bytes;
1061         u32 reg_list_size_bytes;
1062
1063         u32 *register_list_format;
1064         u32 *register_restore;
1065 };
1066
1067 struct amdgpu_mec {
1068         struct amdgpu_bo        *hpd_eop_obj;
1069         u64                     hpd_eop_gpu_addr;
1070         u32 num_pipe;
1071         u32 num_mec;
1072         u32 num_queue;
1073 };
1074
1075 /*
1076  * GPU scratch registers structures, functions & helpers
1077  */
1078 struct amdgpu_scratch {
1079         unsigned                num_reg;
1080         uint32_t                reg_base;
1081         bool                    free[32];
1082         uint32_t                reg[32];
1083 };
1084
1085 /*
1086  * GFX configurations
1087  */
1088 struct amdgpu_gca_config {
1089         unsigned max_shader_engines;
1090         unsigned max_tile_pipes;
1091         unsigned max_cu_per_sh;
1092         unsigned max_sh_per_se;
1093         unsigned max_backends_per_se;
1094         unsigned max_texture_channel_caches;
1095         unsigned max_gprs;
1096         unsigned max_gs_threads;
1097         unsigned max_hw_contexts;
1098         unsigned sc_prim_fifo_size_frontend;
1099         unsigned sc_prim_fifo_size_backend;
1100         unsigned sc_hiz_tile_fifo_size;
1101         unsigned sc_earlyz_tile_fifo_size;
1102
1103         unsigned num_tile_pipes;
1104         unsigned backend_enable_mask;
1105         unsigned mem_max_burst_length_bytes;
1106         unsigned mem_row_size_in_kb;
1107         unsigned shader_engine_tile_size;
1108         unsigned num_gpus;
1109         unsigned multi_gpu_tile_size;
1110         unsigned mc_arb_ramcfg;
1111         unsigned gb_addr_config;
1112         unsigned num_rbs;
1113
1114         uint32_t tile_mode_array[32];
1115         uint32_t macrotile_mode_array[16];
1116 };
1117
1118 struct amdgpu_cu_info {
1119         uint32_t number; /* total active CU number */
1120         uint32_t ao_cu_mask;
1121         uint32_t bitmap[4][4];
1122 };
1123
1124 struct amdgpu_gfx_funcs {
1125         /* get the gpu clock counter */
1126         uint64_t (*get_gpu_clock_counter)(struct amdgpu_device *adev);
1127         void (*select_se_sh)(struct amdgpu_device *adev, u32 se_num, u32 sh_num, u32 instance);
1128 };
1129
1130 struct amdgpu_gfx {
1131         struct mutex                    gpu_clock_mutex;
1132         struct amdgpu_gca_config        config;
1133         struct amdgpu_rlc               rlc;
1134         struct amdgpu_mec               mec;
1135         struct amdgpu_scratch           scratch;
1136         const struct firmware           *me_fw; /* ME firmware */
1137         uint32_t                        me_fw_version;
1138         const struct firmware           *pfp_fw; /* PFP firmware */
1139         uint32_t                        pfp_fw_version;
1140         const struct firmware           *ce_fw; /* CE firmware */
1141         uint32_t                        ce_fw_version;
1142         const struct firmware           *rlc_fw; /* RLC firmware */
1143         uint32_t                        rlc_fw_version;
1144         const struct firmware           *mec_fw; /* MEC firmware */
1145         uint32_t                        mec_fw_version;
1146         const struct firmware           *mec2_fw; /* MEC2 firmware */
1147         uint32_t                        mec2_fw_version;
1148         uint32_t                        me_feature_version;
1149         uint32_t                        ce_feature_version;
1150         uint32_t                        pfp_feature_version;
1151         uint32_t                        rlc_feature_version;
1152         uint32_t                        mec_feature_version;
1153         uint32_t                        mec2_feature_version;
1154         struct amdgpu_ring              gfx_ring[AMDGPU_MAX_GFX_RINGS];
1155         unsigned                        num_gfx_rings;
1156         struct amdgpu_ring              compute_ring[AMDGPU_MAX_COMPUTE_RINGS];
1157         unsigned                        num_compute_rings;
1158         struct amdgpu_irq_src           eop_irq;
1159         struct amdgpu_irq_src           priv_reg_irq;
1160         struct amdgpu_irq_src           priv_inst_irq;
1161         /* gfx status */
1162         uint32_t                        gfx_current_status;
1163         /* ce ram size*/
1164         unsigned                        ce_ram_size;
1165         struct amdgpu_cu_info           cu_info;
1166         const struct amdgpu_gfx_funcs   *funcs;
1167
1168         /* reset mask */
1169         uint32_t                        grbm_soft_reset;
1170         uint32_t                        srbm_soft_reset;
1171 };
1172
1173 int amdgpu_ib_get(struct amdgpu_device *adev, struct amdgpu_vm *vm,
1174                   unsigned size, struct amdgpu_ib *ib);
1175 void amdgpu_ib_free(struct amdgpu_device *adev, struct amdgpu_ib *ib,
1176                     struct fence *f);
1177 int amdgpu_ib_schedule(struct amdgpu_ring *ring, unsigned num_ibs,
1178                        struct amdgpu_ib *ib, struct fence *last_vm_update,
1179                        struct amdgpu_job *job, struct fence **f);
1180 int amdgpu_ib_pool_init(struct amdgpu_device *adev);
1181 void amdgpu_ib_pool_fini(struct amdgpu_device *adev);
1182 int amdgpu_ib_ring_tests(struct amdgpu_device *adev);
1183 int amdgpu_ring_alloc(struct amdgpu_ring *ring, unsigned ndw);
1184 void amdgpu_ring_insert_nop(struct amdgpu_ring *ring, uint32_t count);
1185 void amdgpu_ring_generic_pad_ib(struct amdgpu_ring *ring, struct amdgpu_ib *ib);
1186 void amdgpu_ring_commit(struct amdgpu_ring *ring);
1187 void amdgpu_ring_undo(struct amdgpu_ring *ring);
1188 int amdgpu_ring_init(struct amdgpu_device *adev, struct amdgpu_ring *ring,
1189                      unsigned ring_size, u32 nop, u32 align_mask,
1190                      struct amdgpu_irq_src *irq_src, unsigned irq_type,
1191                      enum amdgpu_ring_type ring_type);
1192 void amdgpu_ring_fini(struct amdgpu_ring *ring);
1193
1194 /*
1195  * CS.
1196  */
1197 struct amdgpu_cs_chunk {
1198         uint32_t                chunk_id;
1199         uint32_t                length_dw;
1200         void                    *kdata;
1201 };
1202
1203 struct amdgpu_cs_parser {
1204         struct amdgpu_device    *adev;
1205         struct drm_file         *filp;
1206         struct amdgpu_ctx       *ctx;
1207
1208         /* chunks */
1209         unsigned                nchunks;
1210         struct amdgpu_cs_chunk  *chunks;
1211
1212         /* scheduler job object */
1213         struct amdgpu_job       *job;
1214
1215         /* buffer objects */
1216         struct ww_acquire_ctx           ticket;
1217         struct amdgpu_bo_list           *bo_list;
1218         struct amdgpu_bo_list_entry     vm_pd;
1219         struct list_head                validated;
1220         struct fence                    *fence;
1221         uint64_t                        bytes_moved_threshold;
1222         uint64_t                        bytes_moved;
1223
1224         /* user fence */
1225         struct amdgpu_bo_list_entry     uf_entry;
1226 };
1227
1228 struct amdgpu_job {
1229         struct amd_sched_job    base;
1230         struct amdgpu_device    *adev;
1231         struct amdgpu_vm        *vm;
1232         struct amdgpu_ring      *ring;
1233         struct amdgpu_sync      sync;
1234         struct amdgpu_ib        *ibs;
1235         struct fence            *fence; /* the hw fence */
1236         uint32_t                num_ibs;
1237         void                    *owner;
1238         uint64_t                ctx;
1239         bool                    vm_needs_flush;
1240         unsigned                vm_id;
1241         uint64_t                vm_pd_addr;
1242         uint32_t                gds_base, gds_size;
1243         uint32_t                gws_base, gws_size;
1244         uint32_t                oa_base, oa_size;
1245
1246         /* user fence handling */
1247         uint64_t                uf_addr;
1248         uint64_t                uf_sequence;
1249
1250 };
1251 #define to_amdgpu_job(sched_job)                \
1252                 container_of((sched_job), struct amdgpu_job, base)
1253
1254 static inline u32 amdgpu_get_ib_value(struct amdgpu_cs_parser *p,
1255                                       uint32_t ib_idx, int idx)
1256 {
1257         return p->job->ibs[ib_idx].ptr[idx];
1258 }
1259
1260 static inline void amdgpu_set_ib_value(struct amdgpu_cs_parser *p,
1261                                        uint32_t ib_idx, int idx,
1262                                        uint32_t value)
1263 {
1264         p->job->ibs[ib_idx].ptr[idx] = value;
1265 }
1266
1267 /*
1268  * Writeback
1269  */
1270 #define AMDGPU_MAX_WB 1024      /* Reserve at most 1024 WB slots for amdgpu-owned rings. */
1271
1272 struct amdgpu_wb {
1273         struct amdgpu_bo        *wb_obj;
1274         volatile uint32_t       *wb;
1275         uint64_t                gpu_addr;
1276         u32                     num_wb; /* Number of wb slots actually reserved for amdgpu. */
1277         unsigned long           used[DIV_ROUND_UP(AMDGPU_MAX_WB, BITS_PER_LONG)];
1278 };
1279
1280 int amdgpu_wb_get(struct amdgpu_device *adev, u32 *wb);
1281 void amdgpu_wb_free(struct amdgpu_device *adev, u32 wb);
1282
1283
1284
1285 enum amdgpu_int_thermal_type {
1286         THERMAL_TYPE_NONE,
1287         THERMAL_TYPE_EXTERNAL,
1288         THERMAL_TYPE_EXTERNAL_GPIO,
1289         THERMAL_TYPE_RV6XX,
1290         THERMAL_TYPE_RV770,
1291         THERMAL_TYPE_ADT7473_WITH_INTERNAL,
1292         THERMAL_TYPE_EVERGREEN,
1293         THERMAL_TYPE_SUMO,
1294         THERMAL_TYPE_NI,
1295         THERMAL_TYPE_SI,
1296         THERMAL_TYPE_EMC2103_WITH_INTERNAL,
1297         THERMAL_TYPE_CI,
1298         THERMAL_TYPE_KV,
1299 };
1300
1301 enum amdgpu_dpm_auto_throttle_src {
1302         AMDGPU_DPM_AUTO_THROTTLE_SRC_THERMAL,
1303         AMDGPU_DPM_AUTO_THROTTLE_SRC_EXTERNAL
1304 };
1305
1306 enum amdgpu_dpm_event_src {
1307         AMDGPU_DPM_EVENT_SRC_ANALOG = 0,
1308         AMDGPU_DPM_EVENT_SRC_EXTERNAL = 1,
1309         AMDGPU_DPM_EVENT_SRC_DIGITAL = 2,
1310         AMDGPU_DPM_EVENT_SRC_ANALOG_OR_EXTERNAL = 3,
1311         AMDGPU_DPM_EVENT_SRC_DIGIAL_OR_EXTERNAL = 4
1312 };
1313
1314 #define AMDGPU_MAX_VCE_LEVELS 6
1315
1316 enum amdgpu_vce_level {
1317         AMDGPU_VCE_LEVEL_AC_ALL = 0,     /* AC, All cases */
1318         AMDGPU_VCE_LEVEL_DC_EE = 1,      /* DC, entropy encoding */
1319         AMDGPU_VCE_LEVEL_DC_LL_LOW = 2,  /* DC, low latency queue, res <= 720 */
1320         AMDGPU_VCE_LEVEL_DC_LL_HIGH = 3, /* DC, low latency queue, 1080 >= res > 720 */
1321         AMDGPU_VCE_LEVEL_DC_GP_LOW = 4,  /* DC, general purpose queue, res <= 720 */
1322         AMDGPU_VCE_LEVEL_DC_GP_HIGH = 5, /* DC, general purpose queue, 1080 >= res > 720 */
1323 };
1324
1325 struct amdgpu_ps {
1326         u32 caps; /* vbios flags */
1327         u32 class; /* vbios flags */
1328         u32 class2; /* vbios flags */
1329         /* UVD clocks */
1330         u32 vclk;
1331         u32 dclk;
1332         /* VCE clocks */
1333         u32 evclk;
1334         u32 ecclk;
1335         bool vce_active;
1336         enum amdgpu_vce_level vce_level;
1337         /* asic priv */
1338         void *ps_priv;
1339 };
1340
1341 struct amdgpu_dpm_thermal {
1342         /* thermal interrupt work */
1343         struct work_struct work;
1344         /* low temperature threshold */
1345         int                min_temp;
1346         /* high temperature threshold */
1347         int                max_temp;
1348         /* was last interrupt low to high or high to low */
1349         bool               high_to_low;
1350         /* interrupt source */
1351         struct amdgpu_irq_src   irq;
1352 };
1353
1354 enum amdgpu_clk_action
1355 {
1356         AMDGPU_SCLK_UP = 1,
1357         AMDGPU_SCLK_DOWN
1358 };
1359
1360 struct amdgpu_blacklist_clocks
1361 {
1362         u32 sclk;
1363         u32 mclk;
1364         enum amdgpu_clk_action action;
1365 };
1366
1367 struct amdgpu_clock_and_voltage_limits {
1368         u32 sclk;
1369         u32 mclk;
1370         u16 vddc;
1371         u16 vddci;
1372 };
1373
1374 struct amdgpu_clock_array {
1375         u32 count;
1376         u32 *values;
1377 };
1378
1379 struct amdgpu_clock_voltage_dependency_entry {
1380         u32 clk;
1381         u16 v;
1382 };
1383
1384 struct amdgpu_clock_voltage_dependency_table {
1385         u32 count;
1386         struct amdgpu_clock_voltage_dependency_entry *entries;
1387 };
1388
1389 union amdgpu_cac_leakage_entry {
1390         struct {
1391                 u16 vddc;
1392                 u32 leakage;
1393         };
1394         struct {
1395                 u16 vddc1;
1396                 u16 vddc2;
1397                 u16 vddc3;
1398         };
1399 };
1400
1401 struct amdgpu_cac_leakage_table {
1402         u32 count;
1403         union amdgpu_cac_leakage_entry *entries;
1404 };
1405
1406 struct amdgpu_phase_shedding_limits_entry {
1407         u16 voltage;
1408         u32 sclk;
1409         u32 mclk;
1410 };
1411
1412 struct amdgpu_phase_shedding_limits_table {
1413         u32 count;
1414         struct amdgpu_phase_shedding_limits_entry *entries;
1415 };
1416
1417 struct amdgpu_uvd_clock_voltage_dependency_entry {
1418         u32 vclk;
1419         u32 dclk;
1420         u16 v;
1421 };
1422
1423 struct amdgpu_uvd_clock_voltage_dependency_table {
1424         u8 count;
1425         struct amdgpu_uvd_clock_voltage_dependency_entry *entries;
1426 };
1427
1428 struct amdgpu_vce_clock_voltage_dependency_entry {
1429         u32 ecclk;
1430         u32 evclk;
1431         u16 v;
1432 };
1433
1434 struct amdgpu_vce_clock_voltage_dependency_table {
1435         u8 count;
1436         struct amdgpu_vce_clock_voltage_dependency_entry *entries;
1437 };
1438
1439 struct amdgpu_ppm_table {
1440         u8 ppm_design;
1441         u16 cpu_core_number;
1442         u32 platform_tdp;
1443         u32 small_ac_platform_tdp;
1444         u32 platform_tdc;
1445         u32 small_ac_platform_tdc;
1446         u32 apu_tdp;
1447         u32 dgpu_tdp;
1448         u32 dgpu_ulv_power;
1449         u32 tj_max;
1450 };
1451
1452 struct amdgpu_cac_tdp_table {
1453         u16 tdp;
1454         u16 configurable_tdp;
1455         u16 tdc;
1456         u16 battery_power_limit;
1457         u16 small_power_limit;
1458         u16 low_cac_leakage;
1459         u16 high_cac_leakage;
1460         u16 maximum_power_delivery_limit;
1461 };
1462
1463 struct amdgpu_dpm_dynamic_state {
1464         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_sclk;
1465         struct amdgpu_clock_voltage_dependency_table vddci_dependency_on_mclk;
1466         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_mclk;
1467         struct amdgpu_clock_voltage_dependency_table mvdd_dependency_on_mclk;
1468         struct amdgpu_clock_voltage_dependency_table vddc_dependency_on_dispclk;
1469         struct amdgpu_uvd_clock_voltage_dependency_table uvd_clock_voltage_dependency_table;
1470         struct amdgpu_vce_clock_voltage_dependency_table vce_clock_voltage_dependency_table;
1471         struct amdgpu_clock_voltage_dependency_table samu_clock_voltage_dependency_table;
1472         struct amdgpu_clock_voltage_dependency_table acp_clock_voltage_dependency_table;
1473         struct amdgpu_clock_voltage_dependency_table vddgfx_dependency_on_sclk;
1474         struct amdgpu_clock_array valid_sclk_values;
1475         struct amdgpu_clock_array valid_mclk_values;
1476         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_dc;
1477         struct amdgpu_clock_and_voltage_limits max_clock_voltage_on_ac;
1478         u32 mclk_sclk_ratio;
1479         u32 sclk_mclk_delta;
1480         u16 vddc_vddci_delta;
1481         u16 min_vddc_for_pcie_gen2;
1482         struct amdgpu_cac_leakage_table cac_leakage_table;
1483         struct amdgpu_phase_shedding_limits_table phase_shedding_limits_table;
1484         struct amdgpu_ppm_table *ppm_table;
1485         struct amdgpu_cac_tdp_table *cac_tdp_table;
1486 };
1487
1488 struct amdgpu_dpm_fan {
1489         u16 t_min;
1490         u16 t_med;
1491         u16 t_high;
1492         u16 pwm_min;
1493         u16 pwm_med;
1494         u16 pwm_high;
1495         u8 t_hyst;
1496         u32 cycle_delay;
1497         u16 t_max;
1498         u8 control_mode;
1499         u16 default_max_fan_pwm;
1500         u16 default_fan_output_sensitivity;
1501         u16 fan_output_sensitivity;
1502         bool ucode_fan_control;
1503 };
1504
1505 enum amdgpu_pcie_gen {
1506         AMDGPU_PCIE_GEN1 = 0,
1507         AMDGPU_PCIE_GEN2 = 1,
1508         AMDGPU_PCIE_GEN3 = 2,
1509         AMDGPU_PCIE_GEN_INVALID = 0xffff
1510 };
1511
1512 enum amdgpu_dpm_forced_level {
1513         AMDGPU_DPM_FORCED_LEVEL_AUTO = 0,
1514         AMDGPU_DPM_FORCED_LEVEL_LOW = 1,
1515         AMDGPU_DPM_FORCED_LEVEL_HIGH = 2,
1516         AMDGPU_DPM_FORCED_LEVEL_MANUAL = 3,
1517 };
1518
1519 struct amdgpu_vce_state {
1520         /* vce clocks */
1521         u32 evclk;
1522         u32 ecclk;
1523         /* gpu clocks */
1524         u32 sclk;
1525         u32 mclk;
1526         u8 clk_idx;
1527         u8 pstate;
1528 };
1529
1530 struct amdgpu_dpm_funcs {
1531         int (*get_temperature)(struct amdgpu_device *adev);
1532         int (*pre_set_power_state)(struct amdgpu_device *adev);
1533         int (*set_power_state)(struct amdgpu_device *adev);
1534         void (*post_set_power_state)(struct amdgpu_device *adev);
1535         void (*display_configuration_changed)(struct amdgpu_device *adev);
1536         u32 (*get_sclk)(struct amdgpu_device *adev, bool low);
1537         u32 (*get_mclk)(struct amdgpu_device *adev, bool low);
1538         void (*print_power_state)(struct amdgpu_device *adev, struct amdgpu_ps *ps);
1539         void (*debugfs_print_current_performance_level)(struct amdgpu_device *adev, struct seq_file *m);
1540         int (*force_performance_level)(struct amdgpu_device *adev, enum amdgpu_dpm_forced_level level);
1541         bool (*vblank_too_short)(struct amdgpu_device *adev);
1542         void (*powergate_uvd)(struct amdgpu_device *adev, bool gate);
1543         void (*powergate_vce)(struct amdgpu_device *adev, bool gate);
1544         void (*enable_bapm)(struct amdgpu_device *adev, bool enable);
1545         void (*set_fan_control_mode)(struct amdgpu_device *adev, u32 mode);
1546         u32 (*get_fan_control_mode)(struct amdgpu_device *adev);
1547         int (*set_fan_speed_percent)(struct amdgpu_device *adev, u32 speed);
1548         int (*get_fan_speed_percent)(struct amdgpu_device *adev, u32 *speed);
1549         int (*force_clock_level)(struct amdgpu_device *adev, enum pp_clock_type type, uint32_t mask);
1550         int (*print_clock_levels)(struct amdgpu_device *adev, enum pp_clock_type type, char *buf);
1551         int (*get_sclk_od)(struct amdgpu_device *adev);
1552         int (*set_sclk_od)(struct amdgpu_device *adev, uint32_t value);
1553         int (*get_mclk_od)(struct amdgpu_device *adev);
1554         int (*set_mclk_od)(struct amdgpu_device *adev, uint32_t value);
1555 };
1556
1557 struct amdgpu_dpm {
1558         struct amdgpu_ps        *ps;
1559         /* number of valid power states */
1560         int                     num_ps;
1561         /* current power state that is active */
1562         struct amdgpu_ps        *current_ps;
1563         /* requested power state */
1564         struct amdgpu_ps        *requested_ps;
1565         /* boot up power state */
1566         struct amdgpu_ps        *boot_ps;
1567         /* default uvd power state */
1568         struct amdgpu_ps        *uvd_ps;
1569         /* vce requirements */
1570         struct amdgpu_vce_state vce_states[AMDGPU_MAX_VCE_LEVELS];
1571         enum amdgpu_vce_level vce_level;
1572         enum amd_pm_state_type state;
1573         enum amd_pm_state_type user_state;
1574         u32                     platform_caps;
1575         u32                     voltage_response_time;
1576         u32                     backbias_response_time;
1577         void                    *priv;
1578         u32                     new_active_crtcs;
1579         int                     new_active_crtc_count;
1580         u32                     current_active_crtcs;
1581         int                     current_active_crtc_count;
1582         struct amdgpu_dpm_dynamic_state dyn_state;
1583         struct amdgpu_dpm_fan fan;
1584         u32 tdp_limit;
1585         u32 near_tdp_limit;
1586         u32 near_tdp_limit_adjusted;
1587         u32 sq_ramping_threshold;
1588         u32 cac_leakage;
1589         u16 tdp_od_limit;
1590         u32 tdp_adjustment;
1591         u16 load_line_slope;
1592         bool power_control;
1593         bool ac_power;
1594         /* special states active */
1595         bool                    thermal_active;
1596         bool                    uvd_active;
1597         bool                    vce_active;
1598         /* thermal handling */
1599         struct amdgpu_dpm_thermal thermal;
1600         /* forced levels */
1601         enum amdgpu_dpm_forced_level forced_level;
1602 };
1603
1604 struct amdgpu_pm {
1605         struct mutex            mutex;
1606         u32                     current_sclk;
1607         u32                     current_mclk;
1608         u32                     default_sclk;
1609         u32                     default_mclk;
1610         struct amdgpu_i2c_chan *i2c_bus;
1611         /* internal thermal controller on rv6xx+ */
1612         enum amdgpu_int_thermal_type int_thermal_type;
1613         struct device           *int_hwmon_dev;
1614         /* fan control parameters */
1615         bool                    no_fan;
1616         u8                      fan_pulses_per_revolution;
1617         u8                      fan_min_rpm;
1618         u8                      fan_max_rpm;
1619         /* dpm */
1620         bool                    dpm_enabled;
1621         bool                    sysfs_initialized;
1622         struct amdgpu_dpm       dpm;
1623         const struct firmware   *fw;    /* SMC firmware */
1624         uint32_t                fw_version;
1625         const struct amdgpu_dpm_funcs *funcs;
1626         uint32_t                pcie_gen_mask;
1627         uint32_t                pcie_mlw_mask;
1628         struct amd_pp_display_configuration pm_display_cfg;/* set by DAL */
1629 };
1630
1631 void amdgpu_get_pcie_info(struct amdgpu_device *adev);
1632
1633 /*
1634  * UVD
1635  */
1636 #define AMDGPU_DEFAULT_UVD_HANDLES      10
1637 #define AMDGPU_MAX_UVD_HANDLES          40
1638 #define AMDGPU_UVD_STACK_SIZE           (200*1024)
1639 #define AMDGPU_UVD_HEAP_SIZE            (256*1024)
1640 #define AMDGPU_UVD_SESSION_SIZE         (50*1024)
1641 #define AMDGPU_UVD_FIRMWARE_OFFSET      256
1642
1643 struct amdgpu_uvd {
1644         struct amdgpu_bo        *vcpu_bo;
1645         void                    *cpu_addr;
1646         uint64_t                gpu_addr;
1647         unsigned                fw_version;
1648         void                    *saved_bo;
1649         unsigned                max_handles;
1650         atomic_t                handles[AMDGPU_MAX_UVD_HANDLES];
1651         struct drm_file         *filp[AMDGPU_MAX_UVD_HANDLES];
1652         struct delayed_work     idle_work;
1653         const struct firmware   *fw;    /* UVD firmware */
1654         struct amdgpu_ring      ring;
1655         struct amdgpu_irq_src   irq;
1656         bool                    address_64_bit;
1657         bool                    use_ctx_buf;
1658         struct amd_sched_entity entity;
1659         uint32_t                srbm_soft_reset;
1660 };
1661
1662 /*
1663  * VCE
1664  */
1665 #define AMDGPU_MAX_VCE_HANDLES  16
1666 #define AMDGPU_VCE_FIRMWARE_OFFSET 256
1667
1668 #define AMDGPU_VCE_HARVEST_VCE0 (1 << 0)
1669 #define AMDGPU_VCE_HARVEST_VCE1 (1 << 1)
1670
1671 struct amdgpu_vce {
1672         struct amdgpu_bo        *vcpu_bo;
1673         uint64_t                gpu_addr;
1674         unsigned                fw_version;
1675         unsigned                fb_version;
1676         atomic_t                handles[AMDGPU_MAX_VCE_HANDLES];
1677         struct drm_file         *filp[AMDGPU_MAX_VCE_HANDLES];
1678         uint32_t                img_size[AMDGPU_MAX_VCE_HANDLES];
1679         struct delayed_work     idle_work;
1680         struct mutex            idle_mutex;
1681         const struct firmware   *fw;    /* VCE firmware */
1682         struct amdgpu_ring      ring[AMDGPU_MAX_VCE_RINGS];
1683         struct amdgpu_irq_src   irq;
1684         unsigned                harvest_config;
1685         struct amd_sched_entity entity;
1686         uint32_t                srbm_soft_reset;
1687 };
1688
1689 /*
1690  * SDMA
1691  */
1692 struct amdgpu_sdma_instance {
1693         /* SDMA firmware */
1694         const struct firmware   *fw;
1695         uint32_t                fw_version;
1696         uint32_t                feature_version;
1697
1698         struct amdgpu_ring      ring;
1699         bool                    burst_nop;
1700 };
1701
1702 struct amdgpu_sdma {
1703         struct amdgpu_sdma_instance instance[AMDGPU_MAX_SDMA_INSTANCES];
1704         struct amdgpu_irq_src   trap_irq;
1705         struct amdgpu_irq_src   illegal_inst_irq;
1706         int                     num_instances;
1707         uint32_t                    srbm_soft_reset;
1708 };
1709
1710 /*
1711  * Firmware
1712  */
1713 struct amdgpu_firmware {
1714         struct amdgpu_firmware_info ucode[AMDGPU_UCODE_ID_MAXIMUM];
1715         bool smu_load;
1716         struct amdgpu_bo *fw_buf;
1717         unsigned int fw_size;
1718 };
1719
1720 /*
1721  * Benchmarking
1722  */
1723 void amdgpu_benchmark(struct amdgpu_device *adev, int test_number);
1724
1725
1726 /*
1727  * Testing
1728  */
1729 void amdgpu_test_moves(struct amdgpu_device *adev);
1730 void amdgpu_test_ring_sync(struct amdgpu_device *adev,
1731                            struct amdgpu_ring *cpA,
1732                            struct amdgpu_ring *cpB);
1733 void amdgpu_test_syncing(struct amdgpu_device *adev);
1734
1735 /*
1736  * MMU Notifier
1737  */
1738 #if defined(CONFIG_MMU_NOTIFIER)
1739 int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr);
1740 void amdgpu_mn_unregister(struct amdgpu_bo *bo);
1741 #else
1742 static inline int amdgpu_mn_register(struct amdgpu_bo *bo, unsigned long addr)
1743 {
1744         return -ENODEV;
1745 }
1746 static inline void amdgpu_mn_unregister(struct amdgpu_bo *bo) {}
1747 #endif
1748
1749 /*
1750  * Debugfs
1751  */
1752 struct amdgpu_debugfs {
1753         const struct drm_info_list      *files;
1754         unsigned                num_files;
1755 };
1756
1757 int amdgpu_debugfs_add_files(struct amdgpu_device *adev,
1758                              const struct drm_info_list *files,
1759                              unsigned nfiles);
1760 int amdgpu_debugfs_fence_init(struct amdgpu_device *adev);
1761
1762 #if defined(CONFIG_DEBUG_FS)
1763 int amdgpu_debugfs_init(struct drm_minor *minor);
1764 void amdgpu_debugfs_cleanup(struct drm_minor *minor);
1765 #endif
1766
1767 int amdgpu_debugfs_firmware_init(struct amdgpu_device *adev);
1768
1769 /*
1770  * amdgpu smumgr functions
1771  */
1772 struct amdgpu_smumgr_funcs {
1773         int (*check_fw_load_finish)(struct amdgpu_device *adev, uint32_t fwtype);
1774         int (*request_smu_load_fw)(struct amdgpu_device *adev);
1775         int (*request_smu_specific_fw)(struct amdgpu_device *adev, uint32_t fwtype);
1776 };
1777
1778 /*
1779  * amdgpu smumgr
1780  */
1781 struct amdgpu_smumgr {
1782         struct amdgpu_bo *toc_buf;
1783         struct amdgpu_bo *smu_buf;
1784         /* asic priv smu data */
1785         void *priv;
1786         spinlock_t smu_lock;
1787         /* smumgr functions */
1788         const struct amdgpu_smumgr_funcs *smumgr_funcs;
1789         /* ucode loading complete flag */
1790         uint32_t fw_flags;
1791 };
1792
1793 /*
1794  * ASIC specific register table accessible by UMD
1795  */
1796 struct amdgpu_allowed_register_entry {
1797         uint32_t reg_offset;
1798         bool untouched;
1799         bool grbm_indexed;
1800 };
1801
1802 /*
1803  * ASIC specific functions.
1804  */
1805 struct amdgpu_asic_funcs {
1806         bool (*read_disabled_bios)(struct amdgpu_device *adev);
1807         bool (*read_bios_from_rom)(struct amdgpu_device *adev,
1808                                    u8 *bios, u32 length_bytes);
1809         int (*read_register)(struct amdgpu_device *adev, u32 se_num,
1810                              u32 sh_num, u32 reg_offset, u32 *value);
1811         void (*set_vga_state)(struct amdgpu_device *adev, bool state);
1812         int (*reset)(struct amdgpu_device *adev);
1813         /* get the reference clock */
1814         u32 (*get_xclk)(struct amdgpu_device *adev);
1815         /* MM block clocks */
1816         int (*set_uvd_clocks)(struct amdgpu_device *adev, u32 vclk, u32 dclk);
1817         int (*set_vce_clocks)(struct amdgpu_device *adev, u32 evclk, u32 ecclk);
1818         /* query virtual capabilities */
1819         u32 (*get_virtual_caps)(struct amdgpu_device *adev);
1820 };
1821
1822 /*
1823  * IOCTL.
1824  */
1825 int amdgpu_gem_create_ioctl(struct drm_device *dev, void *data,
1826                             struct drm_file *filp);
1827 int amdgpu_bo_list_ioctl(struct drm_device *dev, void *data,
1828                                 struct drm_file *filp);
1829
1830 int amdgpu_gem_info_ioctl(struct drm_device *dev, void *data,
1831                           struct drm_file *filp);
1832 int amdgpu_gem_userptr_ioctl(struct drm_device *dev, void *data,
1833                         struct drm_file *filp);
1834 int amdgpu_gem_mmap_ioctl(struct drm_device *dev, void *data,
1835                           struct drm_file *filp);
1836 int amdgpu_gem_wait_idle_ioctl(struct drm_device *dev, void *data,
1837                               struct drm_file *filp);
1838 int amdgpu_gem_va_ioctl(struct drm_device *dev, void *data,
1839                           struct drm_file *filp);
1840 int amdgpu_gem_op_ioctl(struct drm_device *dev, void *data,
1841                         struct drm_file *filp);
1842 int amdgpu_cs_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1843 int amdgpu_cs_wait_ioctl(struct drm_device *dev, void *data, struct drm_file *filp);
1844
1845 int amdgpu_gem_metadata_ioctl(struct drm_device *dev, void *data,
1846                                 struct drm_file *filp);
1847
1848 /* VRAM scratch page for HDP bug, default vram page */
1849 struct amdgpu_vram_scratch {
1850         struct amdgpu_bo                *robj;
1851         volatile uint32_t               *ptr;
1852         u64                             gpu_addr;
1853 };
1854
1855 /*
1856  * ACPI
1857  */
1858 struct amdgpu_atif_notification_cfg {
1859         bool enabled;
1860         int command_code;
1861 };
1862
1863 struct amdgpu_atif_notifications {
1864         bool display_switch;
1865         bool expansion_mode_change;
1866         bool thermal_state;
1867         bool forced_power_state;
1868         bool system_power_state;
1869         bool display_conf_change;
1870         bool px_gfx_switch;
1871         bool brightness_change;
1872         bool dgpu_display_event;
1873 };
1874
1875 struct amdgpu_atif_functions {
1876         bool system_params;
1877         bool sbios_requests;
1878         bool select_active_disp;
1879         bool lid_state;
1880         bool get_tv_standard;
1881         bool set_tv_standard;
1882         bool get_panel_expansion_mode;
1883         bool set_panel_expansion_mode;
1884         bool temperature_change;
1885         bool graphics_device_types;
1886 };
1887
1888 struct amdgpu_atif {
1889         struct amdgpu_atif_notifications notifications;
1890         struct amdgpu_atif_functions functions;
1891         struct amdgpu_atif_notification_cfg notification_cfg;
1892         struct amdgpu_encoder *encoder_for_bl;
1893 };
1894
1895 struct amdgpu_atcs_functions {
1896         bool get_ext_state;
1897         bool pcie_perf_req;
1898         bool pcie_dev_rdy;
1899         bool pcie_bus_width;
1900 };
1901
1902 struct amdgpu_atcs {
1903         struct amdgpu_atcs_functions functions;
1904 };
1905
1906 /*
1907  * CGS
1908  */
1909 struct cgs_device *amdgpu_cgs_create_device(struct amdgpu_device *adev);
1910 void amdgpu_cgs_destroy_device(struct cgs_device *cgs_device);
1911
1912
1913 /* GPU virtualization */
1914 #define AMDGPU_VIRT_CAPS_SRIOV_EN       (1 << 0)
1915 #define AMDGPU_VIRT_CAPS_IS_VF          (1 << 1)
1916 struct amdgpu_virtualization {
1917         bool supports_sr_iov;
1918         bool is_virtual;
1919         u32 caps;
1920 };
1921
1922 /*
1923  * Core structure, functions and helpers.
1924  */
1925 typedef uint32_t (*amdgpu_rreg_t)(struct amdgpu_device*, uint32_t);
1926 typedef void (*amdgpu_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1927
1928 typedef uint32_t (*amdgpu_block_rreg_t)(struct amdgpu_device*, uint32_t, uint32_t);
1929 typedef void (*amdgpu_block_wreg_t)(struct amdgpu_device*, uint32_t, uint32_t, uint32_t);
1930
1931 struct amdgpu_ip_block_status {
1932         bool valid;
1933         bool sw;
1934         bool hw;
1935         bool hang;
1936 };
1937
1938 struct amdgpu_device {
1939         struct device                   *dev;
1940         struct drm_device               *ddev;
1941         struct pci_dev                  *pdev;
1942
1943 #ifdef CONFIG_DRM_AMD_ACP
1944         struct amdgpu_acp               acp;
1945 #endif
1946
1947         /* ASIC */
1948         enum amd_asic_type              asic_type;
1949         uint32_t                        family;
1950         uint32_t                        rev_id;
1951         uint32_t                        external_rev_id;
1952         unsigned long                   flags;
1953         int                             usec_timeout;
1954         const struct amdgpu_asic_funcs  *asic_funcs;
1955         bool                            shutdown;
1956         bool                            need_dma32;
1957         bool                            accel_working;
1958         struct work_struct              reset_work;
1959         struct notifier_block           acpi_nb;
1960         struct amdgpu_i2c_chan          *i2c_bus[AMDGPU_MAX_I2C_BUS];
1961         struct amdgpu_debugfs           debugfs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1962         unsigned                        debugfs_count;
1963 #if defined(CONFIG_DEBUG_FS)
1964         struct dentry                   *debugfs_regs[AMDGPU_DEBUGFS_MAX_COMPONENTS];
1965 #endif
1966         struct amdgpu_atif              atif;
1967         struct amdgpu_atcs              atcs;
1968         struct mutex                    srbm_mutex;
1969         /* GRBM index mutex. Protects concurrent access to GRBM index */
1970         struct mutex                    grbm_idx_mutex;
1971         struct dev_pm_domain            vga_pm_domain;
1972         bool                            have_disp_power_ref;
1973
1974         /* BIOS */
1975         uint8_t                         *bios;
1976         bool                            is_atom_bios;
1977         struct amdgpu_bo                *stollen_vga_memory;
1978         uint32_t                        bios_scratch[AMDGPU_BIOS_NUM_SCRATCH];
1979
1980         /* Register/doorbell mmio */
1981         resource_size_t                 rmmio_base;
1982         resource_size_t                 rmmio_size;
1983         void __iomem                    *rmmio;
1984         /* protects concurrent MM_INDEX/DATA based register access */
1985         spinlock_t mmio_idx_lock;
1986         /* protects concurrent SMC based register access */
1987         spinlock_t smc_idx_lock;
1988         amdgpu_rreg_t                   smc_rreg;
1989         amdgpu_wreg_t                   smc_wreg;
1990         /* protects concurrent PCIE register access */
1991         spinlock_t pcie_idx_lock;
1992         amdgpu_rreg_t                   pcie_rreg;
1993         amdgpu_wreg_t                   pcie_wreg;
1994         /* protects concurrent UVD register access */
1995         spinlock_t uvd_ctx_idx_lock;
1996         amdgpu_rreg_t                   uvd_ctx_rreg;
1997         amdgpu_wreg_t                   uvd_ctx_wreg;
1998         /* protects concurrent DIDT register access */
1999         spinlock_t didt_idx_lock;
2000         amdgpu_rreg_t                   didt_rreg;
2001         amdgpu_wreg_t                   didt_wreg;
2002         /* protects concurrent gc_cac register access */
2003         spinlock_t gc_cac_idx_lock;
2004         amdgpu_rreg_t                   gc_cac_rreg;
2005         amdgpu_wreg_t                   gc_cac_wreg;
2006         /* protects concurrent ENDPOINT (audio) register access */
2007         spinlock_t audio_endpt_idx_lock;
2008         amdgpu_block_rreg_t             audio_endpt_rreg;
2009         amdgpu_block_wreg_t             audio_endpt_wreg;
2010         void __iomem                    *rio_mem;
2011         resource_size_t                 rio_mem_size;
2012         struct amdgpu_doorbell          doorbell;
2013
2014         /* clock/pll info */
2015         struct amdgpu_clock            clock;
2016
2017         /* MC */
2018         struct amdgpu_mc                mc;
2019         struct amdgpu_gart              gart;
2020         struct amdgpu_dummy_page        dummy_page;
2021         struct amdgpu_vm_manager        vm_manager;
2022
2023         /* memory management */
2024         struct amdgpu_mman              mman;
2025         struct amdgpu_vram_scratch      vram_scratch;
2026         struct amdgpu_wb                wb;
2027         atomic64_t                      vram_usage;
2028         atomic64_t                      vram_vis_usage;
2029         atomic64_t                      gtt_usage;
2030         atomic64_t                      num_bytes_moved;
2031         atomic64_t                      num_evictions;
2032         atomic_t                        gpu_reset_counter;
2033
2034         /* display */
2035         bool                            enable_virtual_display;
2036         struct amdgpu_mode_info         mode_info;
2037         struct work_struct              hotplug_work;
2038         struct amdgpu_irq_src           crtc_irq;
2039         struct amdgpu_irq_src           pageflip_irq;
2040         struct amdgpu_irq_src           hpd_irq;
2041
2042         /* rings */
2043         u64                             fence_context;
2044         unsigned                        num_rings;
2045         struct amdgpu_ring              *rings[AMDGPU_MAX_RINGS];
2046         bool                            ib_pool_ready;
2047         struct amdgpu_sa_manager        ring_tmp_bo;
2048
2049         /* interrupts */
2050         struct amdgpu_irq               irq;
2051
2052         /* powerplay */
2053         struct amd_powerplay            powerplay;
2054         bool                            pp_enabled;
2055         bool                            pp_force_state_enabled;
2056
2057         /* dpm */
2058         struct amdgpu_pm                pm;
2059         u32                             cg_flags;
2060         u32                             pg_flags;
2061
2062         /* amdgpu smumgr */
2063         struct amdgpu_smumgr smu;
2064
2065         /* gfx */
2066         struct amdgpu_gfx               gfx;
2067
2068         /* sdma */
2069         struct amdgpu_sdma              sdma;
2070
2071         /* uvd */
2072         struct amdgpu_uvd               uvd;
2073
2074         /* vce */
2075         struct amdgpu_vce               vce;
2076
2077         /* firmwares */
2078         struct amdgpu_firmware          firmware;
2079
2080         /* GDS */
2081         struct amdgpu_gds               gds;
2082
2083         const struct amdgpu_ip_block_version *ip_blocks;
2084         int                             num_ip_blocks;
2085         struct amdgpu_ip_block_status   *ip_block_status;
2086         struct mutex    mn_lock;
2087         DECLARE_HASHTABLE(mn_hash, 7);
2088
2089         /* tracking pinned memory */
2090         u64 vram_pin_size;
2091         u64 invisible_pin_size;
2092         u64 gart_pin_size;
2093
2094         /* amdkfd interface */
2095         struct kfd_dev          *kfd;
2096
2097         struct amdgpu_virtualization virtualization;
2098 };
2099
2100 bool amdgpu_device_is_px(struct drm_device *dev);
2101 int amdgpu_device_init(struct amdgpu_device *adev,
2102                        struct drm_device *ddev,
2103                        struct pci_dev *pdev,
2104                        uint32_t flags);
2105 void amdgpu_device_fini(struct amdgpu_device *adev);
2106 int amdgpu_gpu_wait_for_idle(struct amdgpu_device *adev);
2107
2108 uint32_t amdgpu_mm_rreg(struct amdgpu_device *adev, uint32_t reg,
2109                         bool always_indirect);
2110 void amdgpu_mm_wreg(struct amdgpu_device *adev, uint32_t reg, uint32_t v,
2111                     bool always_indirect);
2112 u32 amdgpu_io_rreg(struct amdgpu_device *adev, u32 reg);
2113 void amdgpu_io_wreg(struct amdgpu_device *adev, u32 reg, u32 v);
2114
2115 u32 amdgpu_mm_rdoorbell(struct amdgpu_device *adev, u32 index);
2116 void amdgpu_mm_wdoorbell(struct amdgpu_device *adev, u32 index, u32 v);
2117
2118 /*
2119  * Registers read & write functions.
2120  */
2121 #define RREG32(reg) amdgpu_mm_rreg(adev, (reg), false)
2122 #define RREG32_IDX(reg) amdgpu_mm_rreg(adev, (reg), true)
2123 #define DREG32(reg) printk(KERN_INFO "REGISTER: " #reg " : 0x%08X\n", amdgpu_mm_rreg(adev, (reg), false))
2124 #define WREG32(reg, v) amdgpu_mm_wreg(adev, (reg), (v), false)
2125 #define WREG32_IDX(reg, v) amdgpu_mm_wreg(adev, (reg), (v), true)
2126 #define REG_SET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2127 #define REG_GET(FIELD, v) (((v) << FIELD##_SHIFT) & FIELD##_MASK)
2128 #define RREG32_PCIE(reg) adev->pcie_rreg(adev, (reg))
2129 #define WREG32_PCIE(reg, v) adev->pcie_wreg(adev, (reg), (v))
2130 #define RREG32_SMC(reg) adev->smc_rreg(adev, (reg))
2131 #define WREG32_SMC(reg, v) adev->smc_wreg(adev, (reg), (v))
2132 #define RREG32_UVD_CTX(reg) adev->uvd_ctx_rreg(adev, (reg))
2133 #define WREG32_UVD_CTX(reg, v) adev->uvd_ctx_wreg(adev, (reg), (v))
2134 #define RREG32_DIDT(reg) adev->didt_rreg(adev, (reg))
2135 #define WREG32_DIDT(reg, v) adev->didt_wreg(adev, (reg), (v))
2136 #define RREG32_GC_CAC(reg) adev->gc_cac_rreg(adev, (reg))
2137 #define WREG32_GC_CAC(reg, v) adev->gc_cac_wreg(adev, (reg), (v))
2138 #define RREG32_AUDIO_ENDPT(block, reg) adev->audio_endpt_rreg(adev, (block), (reg))
2139 #define WREG32_AUDIO_ENDPT(block, reg, v) adev->audio_endpt_wreg(adev, (block), (reg), (v))
2140 #define WREG32_P(reg, val, mask)                                \
2141         do {                                                    \
2142                 uint32_t tmp_ = RREG32(reg);                    \
2143                 tmp_ &= (mask);                                 \
2144                 tmp_ |= ((val) & ~(mask));                      \
2145                 WREG32(reg, tmp_);                              \
2146         } while (0)
2147 #define WREG32_AND(reg, and) WREG32_P(reg, 0, and)
2148 #define WREG32_OR(reg, or) WREG32_P(reg, or, ~(or))
2149 #define WREG32_PLL_P(reg, val, mask)                            \
2150         do {                                                    \
2151                 uint32_t tmp_ = RREG32_PLL(reg);                \
2152                 tmp_ &= (mask);                                 \
2153                 tmp_ |= ((val) & ~(mask));                      \
2154                 WREG32_PLL(reg, tmp_);                          \
2155         } while (0)
2156 #define DREG32_SYS(sqf, adev, reg) seq_printf((sqf), #reg " : 0x%08X\n", amdgpu_mm_rreg((adev), (reg), false))
2157 #define RREG32_IO(reg) amdgpu_io_rreg(adev, (reg))
2158 #define WREG32_IO(reg, v) amdgpu_io_wreg(adev, (reg), (v))
2159
2160 #define RDOORBELL32(index) amdgpu_mm_rdoorbell(adev, (index))
2161 #define WDOORBELL32(index, v) amdgpu_mm_wdoorbell(adev, (index), (v))
2162
2163 #define REG_FIELD_SHIFT(reg, field) reg##__##field##__SHIFT
2164 #define REG_FIELD_MASK(reg, field) reg##__##field##_MASK
2165
2166 #define REG_SET_FIELD(orig_val, reg, field, field_val)                  \
2167         (((orig_val) & ~REG_FIELD_MASK(reg, field)) |                   \
2168          (REG_FIELD_MASK(reg, field) & ((field_val) << REG_FIELD_SHIFT(reg, field))))
2169
2170 #define REG_GET_FIELD(value, reg, field)                                \
2171         (((value) & REG_FIELD_MASK(reg, field)) >> REG_FIELD_SHIFT(reg, field))
2172
2173 #define WREG32_FIELD(reg, field, val)   \
2174         WREG32(mm##reg, (RREG32(mm##reg) & ~REG_FIELD_MASK(reg, field)) | (val) << REG_FIELD_SHIFT(reg, field))
2175
2176 /*
2177  * BIOS helpers.
2178  */
2179 #define RBIOS8(i) (adev->bios[i])
2180 #define RBIOS16(i) (RBIOS8(i) | (RBIOS8((i)+1) << 8))
2181 #define RBIOS32(i) ((RBIOS16(i)) | (RBIOS16((i)+2) << 16))
2182
2183 /*
2184  * RING helpers.
2185  */
2186 static inline void amdgpu_ring_write(struct amdgpu_ring *ring, uint32_t v)
2187 {
2188         if (ring->count_dw <= 0)
2189                 DRM_ERROR("amdgpu: writing more dwords to the ring than expected!\n");
2190         ring->ring[ring->wptr++] = v;
2191         ring->wptr &= ring->ptr_mask;
2192         ring->count_dw--;
2193 }
2194
2195 static inline struct amdgpu_sdma_instance *
2196 amdgpu_get_sdma_instance(struct amdgpu_ring *ring)
2197 {
2198         struct amdgpu_device *adev = ring->adev;
2199         int i;
2200
2201         for (i = 0; i < adev->sdma.num_instances; i++)
2202                 if (&adev->sdma.instance[i].ring == ring)
2203                         break;
2204
2205         if (i < AMDGPU_MAX_SDMA_INSTANCES)
2206                 return &adev->sdma.instance[i];
2207         else
2208                 return NULL;
2209 }
2210
2211 /*
2212  * ASICs macro.
2213  */
2214 #define amdgpu_asic_set_vga_state(adev, state) (adev)->asic_funcs->set_vga_state((adev), (state))
2215 #define amdgpu_asic_reset(adev) (adev)->asic_funcs->reset((adev))
2216 #define amdgpu_asic_get_xclk(adev) (adev)->asic_funcs->get_xclk((adev))
2217 #define amdgpu_asic_set_uvd_clocks(adev, v, d) (adev)->asic_funcs->set_uvd_clocks((adev), (v), (d))
2218 #define amdgpu_asic_set_vce_clocks(adev, ev, ec) (adev)->asic_funcs->set_vce_clocks((adev), (ev), (ec))
2219 #define amdgpu_asic_get_virtual_caps(adev) ((adev)->asic_funcs->get_virtual_caps((adev)))
2220 #define amdgpu_asic_read_disabled_bios(adev) (adev)->asic_funcs->read_disabled_bios((adev))
2221 #define amdgpu_asic_read_bios_from_rom(adev, b, l) (adev)->asic_funcs->read_bios_from_rom((adev), (b), (l))
2222 #define amdgpu_asic_read_register(adev, se, sh, offset, v)((adev)->asic_funcs->read_register((adev), (se), (sh), (offset), (v)))
2223 #define amdgpu_gart_flush_gpu_tlb(adev, vmid) (adev)->gart.gart_funcs->flush_gpu_tlb((adev), (vmid))
2224 #define amdgpu_gart_set_pte_pde(adev, pt, idx, addr, flags) (adev)->gart.gart_funcs->set_pte_pde((adev), (pt), (idx), (addr), (flags))
2225 #define amdgpu_vm_copy_pte(adev, ib, pe, src, count) ((adev)->vm_manager.vm_pte_funcs->copy_pte((ib), (pe), (src), (count)))
2226 #define amdgpu_vm_write_pte(adev, ib, pe, value, count, incr) ((adev)->vm_manager.vm_pte_funcs->write_pte((ib), (pe), (value), (count), (incr)))
2227 #define amdgpu_vm_set_pte_pde(adev, ib, pe, addr, count, incr, flags) ((adev)->vm_manager.vm_pte_funcs->set_pte_pde((ib), (pe), (addr), (count), (incr), (flags)))
2228 #define amdgpu_ring_parse_cs(r, p, ib) ((r)->funcs->parse_cs((p), (ib)))
2229 #define amdgpu_ring_test_ring(r) (r)->funcs->test_ring((r))
2230 #define amdgpu_ring_test_ib(r, t) (r)->funcs->test_ib((r), (t))
2231 #define amdgpu_ring_get_rptr(r) (r)->funcs->get_rptr((r))
2232 #define amdgpu_ring_get_wptr(r) (r)->funcs->get_wptr((r))
2233 #define amdgpu_ring_set_wptr(r) (r)->funcs->set_wptr((r))
2234 #define amdgpu_ring_emit_ib(r, ib, vm_id, c) (r)->funcs->emit_ib((r), (ib), (vm_id), (c))
2235 #define amdgpu_ring_emit_pipeline_sync(r) (r)->funcs->emit_pipeline_sync((r))
2236 #define amdgpu_ring_emit_vm_flush(r, vmid, addr) (r)->funcs->emit_vm_flush((r), (vmid), (addr))
2237 #define amdgpu_ring_emit_fence(r, addr, seq, flags) (r)->funcs->emit_fence((r), (addr), (seq), (flags))
2238 #define amdgpu_ring_emit_gds_switch(r, v, db, ds, wb, ws, ab, as) (r)->funcs->emit_gds_switch((r), (v), (db), (ds), (wb), (ws), (ab), (as))
2239 #define amdgpu_ring_emit_hdp_flush(r) (r)->funcs->emit_hdp_flush((r))
2240 #define amdgpu_ring_emit_hdp_invalidate(r) (r)->funcs->emit_hdp_invalidate((r))
2241 #define amdgpu_ring_pad_ib(r, ib) ((r)->funcs->pad_ib((r), (ib)))
2242 #define amdgpu_ring_init_cond_exec(r) (r)->funcs->init_cond_exec((r))
2243 #define amdgpu_ring_patch_cond_exec(r,o) (r)->funcs->patch_cond_exec((r),(o))
2244 #define amdgpu_ih_get_wptr(adev) (adev)->irq.ih_funcs->get_wptr((adev))
2245 #define amdgpu_ih_decode_iv(adev, iv) (adev)->irq.ih_funcs->decode_iv((adev), (iv))
2246 #define amdgpu_ih_set_rptr(adev) (adev)->irq.ih_funcs->set_rptr((adev))
2247 #define amdgpu_display_set_vga_render_state(adev, r) (adev)->mode_info.funcs->set_vga_render_state((adev), (r))
2248 #define amdgpu_display_vblank_get_counter(adev, crtc) (adev)->mode_info.funcs->vblank_get_counter((adev), (crtc))
2249 #define amdgpu_display_vblank_wait(adev, crtc) (adev)->mode_info.funcs->vblank_wait((adev), (crtc))
2250 #define amdgpu_display_is_display_hung(adev) (adev)->mode_info.funcs->is_display_hung((adev))
2251 #define amdgpu_display_backlight_set_level(adev, e, l) (adev)->mode_info.funcs->backlight_set_level((e), (l))
2252 #define amdgpu_display_backlight_get_level(adev, e) (adev)->mode_info.funcs->backlight_get_level((e))
2253 #define amdgpu_display_hpd_sense(adev, h) (adev)->mode_info.funcs->hpd_sense((adev), (h))
2254 #define amdgpu_display_hpd_set_polarity(adev, h) (adev)->mode_info.funcs->hpd_set_polarity((adev), (h))
2255 #define amdgpu_display_hpd_get_gpio_reg(adev) (adev)->mode_info.funcs->hpd_get_gpio_reg((adev))
2256 #define amdgpu_display_bandwidth_update(adev) (adev)->mode_info.funcs->bandwidth_update((adev))
2257 #define amdgpu_display_page_flip(adev, crtc, base, async) (adev)->mode_info.funcs->page_flip((adev), (crtc), (base), (async))
2258 #define amdgpu_display_page_flip_get_scanoutpos(adev, crtc, vbl, pos) (adev)->mode_info.funcs->page_flip_get_scanoutpos((adev), (crtc), (vbl), (pos))
2259 #define amdgpu_display_add_encoder(adev, e, s, c) (adev)->mode_info.funcs->add_encoder((adev), (e), (s), (c))
2260 #define amdgpu_display_add_connector(adev, ci, sd, ct, ib, coi, h, r) (adev)->mode_info.funcs->add_connector((adev), (ci), (sd), (ct), (ib), (coi), (h), (r))
2261 #define amdgpu_display_stop_mc_access(adev, s) (adev)->mode_info.funcs->stop_mc_access((adev), (s))
2262 #define amdgpu_display_resume_mc_access(adev, s) (adev)->mode_info.funcs->resume_mc_access((adev), (s))
2263 #define amdgpu_emit_copy_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_copy_buffer((ib),  (s), (d), (b))
2264 #define amdgpu_emit_fill_buffer(adev, ib, s, d, b) (adev)->mman.buffer_funcs->emit_fill_buffer((ib), (s), (d), (b))
2265 #define amdgpu_dpm_pre_set_power_state(adev) (adev)->pm.funcs->pre_set_power_state((adev))
2266 #define amdgpu_dpm_set_power_state(adev) (adev)->pm.funcs->set_power_state((adev))
2267 #define amdgpu_dpm_post_set_power_state(adev) (adev)->pm.funcs->post_set_power_state((adev))
2268 #define amdgpu_dpm_display_configuration_changed(adev) (adev)->pm.funcs->display_configuration_changed((adev))
2269 #define amdgpu_dpm_print_power_state(adev, ps) (adev)->pm.funcs->print_power_state((adev), (ps))
2270 #define amdgpu_dpm_vblank_too_short(adev) (adev)->pm.funcs->vblank_too_short((adev))
2271 #define amdgpu_dpm_enable_bapm(adev, e) (adev)->pm.funcs->enable_bapm((adev), (e))
2272 #define amdgpu_gfx_get_gpu_clock_counter(adev) (adev)->gfx.funcs->get_gpu_clock_counter((adev))
2273 #define amdgpu_gfx_select_se_sh(adev, se, sh, instance) (adev)->gfx.funcs->select_se_sh((adev), (se), (sh), (instance))
2274
2275 #define amdgpu_dpm_get_temperature(adev) \
2276         ((adev)->pp_enabled ?                                           \
2277               (adev)->powerplay.pp_funcs->get_temperature((adev)->powerplay.pp_handle) : \
2278               (adev)->pm.funcs->get_temperature((adev)))
2279
2280 #define amdgpu_dpm_set_fan_control_mode(adev, m) \
2281         ((adev)->pp_enabled ?                                           \
2282               (adev)->powerplay.pp_funcs->set_fan_control_mode((adev)->powerplay.pp_handle, (m)) : \
2283               (adev)->pm.funcs->set_fan_control_mode((adev), (m)))
2284
2285 #define amdgpu_dpm_get_fan_control_mode(adev) \
2286         ((adev)->pp_enabled ?                                           \
2287               (adev)->powerplay.pp_funcs->get_fan_control_mode((adev)->powerplay.pp_handle) : \
2288               (adev)->pm.funcs->get_fan_control_mode((adev)))
2289
2290 #define amdgpu_dpm_set_fan_speed_percent(adev, s) \
2291         ((adev)->pp_enabled ?                                           \
2292               (adev)->powerplay.pp_funcs->set_fan_speed_percent((adev)->powerplay.pp_handle, (s)) : \
2293               (adev)->pm.funcs->set_fan_speed_percent((adev), (s)))
2294
2295 #define amdgpu_dpm_get_fan_speed_percent(adev, s) \
2296         ((adev)->pp_enabled ?                                           \
2297               (adev)->powerplay.pp_funcs->get_fan_speed_percent((adev)->powerplay.pp_handle, (s)) : \
2298               (adev)->pm.funcs->get_fan_speed_percent((adev), (s)))
2299
2300 #define amdgpu_dpm_get_sclk(adev, l) \
2301         ((adev)->pp_enabled ?                                           \
2302               (adev)->powerplay.pp_funcs->get_sclk((adev)->powerplay.pp_handle, (l)) : \
2303                 (adev)->pm.funcs->get_sclk((adev), (l)))
2304
2305 #define amdgpu_dpm_get_mclk(adev, l)  \
2306         ((adev)->pp_enabled ?                                           \
2307               (adev)->powerplay.pp_funcs->get_mclk((adev)->powerplay.pp_handle, (l)) : \
2308               (adev)->pm.funcs->get_mclk((adev), (l)))
2309
2310
2311 #define amdgpu_dpm_force_performance_level(adev, l) \
2312         ((adev)->pp_enabled ?                                           \
2313               (adev)->powerplay.pp_funcs->force_performance_level((adev)->powerplay.pp_handle, (l)) : \
2314               (adev)->pm.funcs->force_performance_level((adev), (l)))
2315
2316 #define amdgpu_dpm_powergate_uvd(adev, g) \
2317         ((adev)->pp_enabled ?                                           \
2318               (adev)->powerplay.pp_funcs->powergate_uvd((adev)->powerplay.pp_handle, (g)) : \
2319               (adev)->pm.funcs->powergate_uvd((adev), (g)))
2320
2321 #define amdgpu_dpm_powergate_vce(adev, g) \
2322         ((adev)->pp_enabled ?                                           \
2323               (adev)->powerplay.pp_funcs->powergate_vce((adev)->powerplay.pp_handle, (g)) : \
2324               (adev)->pm.funcs->powergate_vce((adev), (g)))
2325
2326 #define amdgpu_dpm_debugfs_print_current_performance_level(adev, m) \
2327         ((adev)->pp_enabled ?                                           \
2328               (adev)->powerplay.pp_funcs->print_current_performance_level((adev)->powerplay.pp_handle, (m)) : \
2329               (adev)->pm.funcs->debugfs_print_current_performance_level((adev), (m)))
2330
2331 #define amdgpu_dpm_get_current_power_state(adev) \
2332         (adev)->powerplay.pp_funcs->get_current_power_state((adev)->powerplay.pp_handle)
2333
2334 #define amdgpu_dpm_get_performance_level(adev) \
2335         (adev)->powerplay.pp_funcs->get_performance_level((adev)->powerplay.pp_handle)
2336
2337 #define amdgpu_dpm_get_pp_num_states(adev, data) \
2338         (adev)->powerplay.pp_funcs->get_pp_num_states((adev)->powerplay.pp_handle, data)
2339
2340 #define amdgpu_dpm_get_pp_table(adev, table) \
2341         (adev)->powerplay.pp_funcs->get_pp_table((adev)->powerplay.pp_handle, table)
2342
2343 #define amdgpu_dpm_set_pp_table(adev, buf, size) \
2344         (adev)->powerplay.pp_funcs->set_pp_table((adev)->powerplay.pp_handle, buf, size)
2345
2346 #define amdgpu_dpm_print_clock_levels(adev, type, buf) \
2347         (adev)->powerplay.pp_funcs->print_clock_levels((adev)->powerplay.pp_handle, type, buf)
2348
2349 #define amdgpu_dpm_force_clock_level(adev, type, level) \
2350                 (adev)->powerplay.pp_funcs->force_clock_level((adev)->powerplay.pp_handle, type, level)
2351
2352 #define amdgpu_dpm_get_sclk_od(adev) \
2353         (adev)->powerplay.pp_funcs->get_sclk_od((adev)->powerplay.pp_handle)
2354
2355 #define amdgpu_dpm_set_sclk_od(adev, value) \
2356         (adev)->powerplay.pp_funcs->set_sclk_od((adev)->powerplay.pp_handle, value)
2357
2358 #define amdgpu_dpm_get_mclk_od(adev) \
2359         ((adev)->powerplay.pp_funcs->get_mclk_od((adev)->powerplay.pp_handle))
2360
2361 #define amdgpu_dpm_set_mclk_od(adev, value) \
2362         ((adev)->powerplay.pp_funcs->set_mclk_od((adev)->powerplay.pp_handle, value))
2363
2364 #define amdgpu_dpm_dispatch_task(adev, event_id, input, output)         \
2365         (adev)->powerplay.pp_funcs->dispatch_tasks((adev)->powerplay.pp_handle, (event_id), (input), (output))
2366
2367 #define amdgpu_gds_switch(adev, r, v, d, w, a) (adev)->gds.funcs->patch_gds_switch((r), (v), (d), (w), (a))
2368
2369 /* Common functions */
2370 int amdgpu_gpu_reset(struct amdgpu_device *adev);
2371 bool amdgpu_need_backup(struct amdgpu_device *adev);
2372 void amdgpu_pci_config_reset(struct amdgpu_device *adev);
2373 bool amdgpu_card_posted(struct amdgpu_device *adev);
2374 void amdgpu_update_display_priority(struct amdgpu_device *adev);
2375
2376 int amdgpu_cs_parser_init(struct amdgpu_cs_parser *p, void *data);
2377 int amdgpu_cs_get_ring(struct amdgpu_device *adev, u32 ip_type,
2378                        u32 ip_instance, u32 ring,
2379                        struct amdgpu_ring **out_ring);
2380 void amdgpu_ttm_placement_from_domain(struct amdgpu_bo *rbo, u32 domain);
2381 bool amdgpu_ttm_bo_is_amdgpu_bo(struct ttm_buffer_object *bo);
2382 int amdgpu_ttm_tt_get_user_pages(struct ttm_tt *ttm, struct page **pages);
2383 int amdgpu_ttm_tt_set_userptr(struct ttm_tt *ttm, uint64_t addr,
2384                                      uint32_t flags);
2385 bool amdgpu_ttm_tt_has_userptr(struct ttm_tt *ttm);
2386 struct mm_struct *amdgpu_ttm_tt_get_usermm(struct ttm_tt *ttm);
2387 bool amdgpu_ttm_tt_affect_userptr(struct ttm_tt *ttm, unsigned long start,
2388                                   unsigned long end);
2389 bool amdgpu_ttm_tt_userptr_invalidated(struct ttm_tt *ttm,
2390                                        int *last_invalidated);
2391 bool amdgpu_ttm_tt_is_readonly(struct ttm_tt *ttm);
2392 uint32_t amdgpu_ttm_tt_pte_flags(struct amdgpu_device *adev, struct ttm_tt *ttm,
2393                                  struct ttm_mem_reg *mem);
2394 void amdgpu_vram_location(struct amdgpu_device *adev, struct amdgpu_mc *mc, u64 base);
2395 void amdgpu_gtt_location(struct amdgpu_device *adev, struct amdgpu_mc *mc);
2396 void amdgpu_ttm_set_active_vram_size(struct amdgpu_device *adev, u64 size);
2397 u64 amdgpu_ttm_get_gtt_mem_size(struct amdgpu_device *adev);
2398 int amdgpu_ttm_global_init(struct amdgpu_device *adev);
2399 void amdgpu_program_register_sequence(struct amdgpu_device *adev,
2400                                              const u32 *registers,
2401                                              const u32 array_size);
2402
2403 bool amdgpu_device_is_px(struct drm_device *dev);
2404 /* atpx handler */
2405 #if defined(CONFIG_VGA_SWITCHEROO)
2406 void amdgpu_register_atpx_handler(void);
2407 void amdgpu_unregister_atpx_handler(void);
2408 bool amdgpu_has_atpx_dgpu_power_cntl(void);
2409 bool amdgpu_is_atpx_hybrid(void);
2410 #else
2411 static inline void amdgpu_register_atpx_handler(void) {}
2412 static inline void amdgpu_unregister_atpx_handler(void) {}
2413 static inline bool amdgpu_has_atpx_dgpu_power_cntl(void) { return false; }
2414 static inline bool amdgpu_is_atpx_hybrid(void) { return false; }
2415 #endif
2416
2417 /*
2418  * KMS
2419  */
2420 extern const struct drm_ioctl_desc amdgpu_ioctls_kms[];
2421 extern const int amdgpu_max_kms_ioctl;
2422
2423 int amdgpu_driver_load_kms(struct drm_device *dev, unsigned long flags);
2424 int amdgpu_driver_unload_kms(struct drm_device *dev);
2425 void amdgpu_driver_lastclose_kms(struct drm_device *dev);
2426 int amdgpu_driver_open_kms(struct drm_device *dev, struct drm_file *file_priv);
2427 void amdgpu_driver_postclose_kms(struct drm_device *dev,
2428                                  struct drm_file *file_priv);
2429 void amdgpu_driver_preclose_kms(struct drm_device *dev,
2430                                 struct drm_file *file_priv);
2431 int amdgpu_suspend_kms(struct drm_device *dev, bool suspend, bool fbcon);
2432 int amdgpu_resume_kms(struct drm_device *dev, bool resume, bool fbcon);
2433 u32 amdgpu_get_vblank_counter_kms(struct drm_device *dev, unsigned int pipe);
2434 int amdgpu_enable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2435 void amdgpu_disable_vblank_kms(struct drm_device *dev, unsigned int pipe);
2436 int amdgpu_get_vblank_timestamp_kms(struct drm_device *dev, unsigned int pipe,
2437                                     int *max_error,
2438                                     struct timeval *vblank_time,
2439                                     unsigned flags);
2440 long amdgpu_kms_compat_ioctl(struct file *filp, unsigned int cmd,
2441                              unsigned long arg);
2442
2443 /*
2444  * functions used by amdgpu_encoder.c
2445  */
2446 struct amdgpu_afmt_acr {
2447         u32 clock;
2448
2449         int n_32khz;
2450         int cts_32khz;
2451
2452         int n_44_1khz;
2453         int cts_44_1khz;
2454
2455         int n_48khz;
2456         int cts_48khz;
2457
2458 };
2459
2460 struct amdgpu_afmt_acr amdgpu_afmt_acr(uint32_t clock);
2461
2462 /* amdgpu_acpi.c */
2463 #if defined(CONFIG_ACPI)
2464 int amdgpu_acpi_init(struct amdgpu_device *adev);
2465 void amdgpu_acpi_fini(struct amdgpu_device *adev);
2466 bool amdgpu_acpi_is_pcie_performance_request_supported(struct amdgpu_device *adev);
2467 int amdgpu_acpi_pcie_performance_request(struct amdgpu_device *adev,
2468                                                 u8 perf_req, bool advertise);
2469 int amdgpu_acpi_pcie_notify_device_ready(struct amdgpu_device *adev);
2470 #else
2471 static inline int amdgpu_acpi_init(struct amdgpu_device *adev) { return 0; }
2472 static inline void amdgpu_acpi_fini(struct amdgpu_device *adev) { }
2473 #endif
2474
2475 struct amdgpu_bo_va_mapping *
2476 amdgpu_cs_find_mapping(struct amdgpu_cs_parser *parser,
2477                        uint64_t addr, struct amdgpu_bo **bo);
2478
2479 #include "amdgpu_object.h"
2480 #endif