drivers/gpu/drm/i915/gvt/handlers.c

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  21  * SOFTWARE.
  22  *
  23  * Authors:
  24  *    Kevin Tian <kevin.tian@intel.com>
  25  *    Eddie Dong <eddie.dong@intel.com>
  26  *    Zhiyuan Lv <zhiyuan.lv@intel.com>
  27  *
  28  * Contributors:
  29  *    Min He <min.he@intel.com>
  30  *    Tina Zhang <tina.zhang@intel.com>
  31  *    Pei Zhang <pei.zhang@intel.com>
  32  *    Niu Bing <bing.niu@intel.com>
  33  *    Ping Gao <ping.a.gao@intel.com>
  34  *    Zhi Wang <zhi.a.wang@intel.com>
  35  *
  36
  37  */
  38
  39 #include "i915_drv.h"
  40 #include "gvt.h"
  41 #include "i915_pvinfo.h"
  42
  43 /* XXX FIXME i915 has changed PP_XXX definition */
  44 #define PCH_PP_STATUS  _MMIO(0xc7200)
  45 #define PCH_PP_CONTROL _MMIO(0xc7204)
  46 #define PCH_PP_ON_DELAYS _MMIO(0xc7208)
  47 #define PCH_PP_OFF_DELAYS _MMIO(0xc720c)
  48 #define PCH_PP_DIVISOR _MMIO(0xc7210)
  49
  50 unsigned long intel_gvt_get_device_type(struct intel_gvt *gvt)
  51 {
  52         if (IS_BROADWELL(gvt->dev_priv))
  53                 return D_BDW;
  54         else if (IS_SKYLAKE(gvt->dev_priv))
  55                 return D_SKL;
  56         else if (IS_KABYLAKE(gvt->dev_priv))
  57                 return D_KBL;
  58
  59         return 0;
  60 }
  61
  62 bool intel_gvt_match_device(struct intel_gvt *gvt,
  63                 unsigned long device)
  64 {
  65         return intel_gvt_get_device_type(gvt) & device;
  66 }
  67
  68 static void read_vreg(struct intel_vgpu *vgpu, unsigned int offset,
  69         void *p_data, unsigned int bytes)
  70 {
  71         memcpy(p_data, &vgpu_vreg(vgpu, offset), bytes);
  72 }
  73
  74 static void write_vreg(struct intel_vgpu *vgpu, unsigned int offset,
  75         void *p_data, unsigned int bytes)
  76 {
  77         memcpy(&vgpu_vreg(vgpu, offset), p_data, bytes);
  78 }
  79
  80 static struct intel_gvt_mmio_info *find_mmio_info(struct intel_gvt *gvt,
  81                                                   unsigned int offset)
  82 {
  83         struct intel_gvt_mmio_info *e;
  84
  85         hash_for_each_possible(gvt->mmio.mmio_info_table, e, node, offset) {
  86                 if (e->offset == offset)
  87                         return e;
  88         }
  89         return NULL;
  90 }
  91
  92 static int new_mmio_info(struct intel_gvt *gvt,
  93                 u32 offset, u8 flags, u32 size,
  94                 u32 addr_mask, u32 ro_mask, u32 device,
  95                 gvt_mmio_func read, gvt_mmio_func write)
  96 {
  97         struct intel_gvt_mmio_info *info, *p;
  98         u32 start, end, i;
  99
 100         if (!intel_gvt_match_device(gvt, device))
 101                 return 0;
 102
 103         if (WARN_ON(!IS_ALIGNED(offset, 4)))
 104                 return -EINVAL;
 105
 106         start = offset;
 107         end = offset + size;
 108
 109         for (i = start; i < end; i += 4) {
 110                 info = kzalloc(sizeof(*info), GFP_KERNEL);
 111                 if (!info)
 112                         return -ENOMEM;
 113
 114                 info->offset = i;
 115                 p = find_mmio_info(gvt, info->offset);
 116                 if (p)
 117                         gvt_err("dup mmio definition offset %x\n",
 118                                 info->offset);
 119
 120                 info->ro_mask = ro_mask;
 121                 info->device = device;
 122                 info->read = read ? read : intel_vgpu_default_mmio_read;
 123                 info->write = write ? write : intel_vgpu_default_mmio_write;
 124                 gvt->mmio.mmio_attribute[info->offset / 4] = flags;
 125                 INIT_HLIST_NODE(&info->node);
 126                 hash_add(gvt->mmio.mmio_info_table, &info->node, info->offset);
 127                 gvt->mmio.num_tracked_mmio++;
 128         }
 129         return 0;
 130 }
 131
 132 static int render_mmio_to_ring_id(struct intel_gvt *gvt, unsigned int reg)
 133 {
 134         enum intel_engine_id id;
 135         struct intel_engine_cs *engine;
 136
 137         reg &= ~GENMASK(11, 0);
 138         for_each_engine(engine, gvt->dev_priv, id) {
 139                 if (engine->mmio_base == reg)
 140                         return id;
 141         }
 142         return -1;
 143 }
 144
 145 #define offset_to_fence_num(offset) \
 146         ((offset - i915_mmio_reg_offset(FENCE_REG_GEN6_LO(0))) >> 3)
 147
 148 #define fence_num_to_offset(num) \
 149         (num * 8 + i915_mmio_reg_offset(FENCE_REG_GEN6_LO(0)))
 150
 151
 152 static void enter_failsafe_mode(struct intel_vgpu *vgpu, int reason)
 153 {
 154         switch (reason) {
 155         case GVT_FAILSAFE_UNSUPPORTED_GUEST:
 156                 pr_err("Detected your guest driver doesn't support GVT-g.\n");
 157                 break;
 158         case GVT_FAILSAFE_INSUFFICIENT_RESOURCE:
 159                 pr_err("Graphics resource is not enough for the guest\n");
 160         default:
 161                 break;
 162         }
 163         pr_err("Now vgpu %d will enter failsafe mode.\n", vgpu->id);
 164         vgpu->failsafe = true;
 165 }
 166
 167 static int sanitize_fence_mmio_access(struct intel_vgpu *vgpu,
 168                 unsigned int fence_num, void *p_data, unsigned int bytes)
 169 {
 170         if (fence_num >= vgpu_fence_sz(vgpu)) {
 171
 172                 /* When guest access oob fence regs without access
 173                  * pv_info first, we treat guest not supporting GVT,
 174                  * and we will let vgpu enter failsafe mode.
 175                  */
 176                 if (!vgpu->pv_notified)
 177                         enter_failsafe_mode(vgpu,
 178                                         GVT_FAILSAFE_UNSUPPORTED_GUEST);
 179
 180                 if (!vgpu->mmio.disable_warn_untrack) {
 181                         gvt_vgpu_err("found oob fence register access\n");
 182                         gvt_vgpu_err("total fence %d, access fence %d\n",
 183                                         vgpu_fence_sz(vgpu), fence_num);
 184                 }
 185                 memset(p_data, 0, bytes);
 186                 return -EINVAL;
 187         }
 188         return 0;
 189 }
 190
 191 static int fence_mmio_read(struct intel_vgpu *vgpu, unsigned int off,
 192                 void *p_data, unsigned int bytes)
 193 {
 194         int ret;
 195
 196         ret = sanitize_fence_mmio_access(vgpu, offset_to_fence_num(off),
 197                         p_data, bytes);
 198         if (ret)
 199                 return ret;
 200         read_vreg(vgpu, off, p_data, bytes);
 201         return 0;
 202 }
 203
 204 static int fence_mmio_write(struct intel_vgpu *vgpu, unsigned int off,
 205                 void *p_data, unsigned int bytes)
 206 {
 207         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
 208         unsigned int fence_num = offset_to_fence_num(off);
 209         int ret;
 210
 211         ret = sanitize_fence_mmio_access(vgpu, fence_num, p_data, bytes);
 212         if (ret)
 213                 return ret;
 214         write_vreg(vgpu, off, p_data, bytes);
 215
 216         mmio_hw_access_pre(dev_priv);
 217         intel_vgpu_write_fence(vgpu, fence_num,
 218                         vgpu_vreg64(vgpu, fence_num_to_offset(fence_num)));
 219         mmio_hw_access_post(dev_priv);
 220         return 0;
 221 }
 222
 223 #define CALC_MODE_MASK_REG(old, new) \
 224         (((new) & GENMASK(31, 16)) \
 225          | ((((old) & GENMASK(15, 0)) & ~((new) >> 16)) \
 226          | ((new) & ((new) >> 16))))
 227
 228 static int mul_force_wake_write(struct intel_vgpu *vgpu,
 229                 unsigned int offset, void *p_data, unsigned int bytes)
 230 {
 231         u32 old, new;
 232         uint32_t ack_reg_offset;
 233
 234         old = vgpu_vreg(vgpu, offset);
 235         new = CALC_MODE_MASK_REG(old, *(u32 *)p_data);
 236
 237         if (IS_SKYLAKE(vgpu->gvt->dev_priv)
 238                 || IS_KABYLAKE(vgpu->gvt->dev_priv)) {
 239                 switch (offset) {
 240                 case FORCEWAKE_RENDER_GEN9_REG:
 241                         ack_reg_offset = FORCEWAKE_ACK_RENDER_GEN9_REG;
 242                         break;
 243                 case FORCEWAKE_BLITTER_GEN9_REG:
 244                         ack_reg_offset = FORCEWAKE_ACK_BLITTER_GEN9_REG;
 245                         break;
 246                 case FORCEWAKE_MEDIA_GEN9_REG:
 247                         ack_reg_offset = FORCEWAKE_ACK_MEDIA_GEN9_REG;
 248                         break;
 249                 default:
 250                         /*should not hit here*/
 251                         gvt_vgpu_err("invalid forcewake offset 0x%x\n", offset);
 252                         return -EINVAL;
 253                 }
 254         } else {
 255                 ack_reg_offset = FORCEWAKE_ACK_HSW_REG;
 256         }
 257
 258         vgpu_vreg(vgpu, offset) = new;
 259         vgpu_vreg(vgpu, ack_reg_offset) = (new & GENMASK(15, 0));
 260         return 0;
 261 }
 262
 263 static int gdrst_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
 264                             void *p_data, unsigned int bytes)
 265 {
 266         unsigned int engine_mask = 0;
 267         u32 data;
 268
 269         write_vreg(vgpu, offset, p_data, bytes);
 270         data = vgpu_vreg(vgpu, offset);
 271
 272         if (data & GEN6_GRDOM_FULL) {
 273                 gvt_dbg_mmio("vgpu%d: request full GPU reset\n", vgpu->id);
 274                 engine_mask = ALL_ENGINES;
 275         } else {
 276                 if (data & GEN6_GRDOM_RENDER) {
 277                         gvt_dbg_mmio("vgpu%d: request RCS reset\n", vgpu->id);
 278                         engine_mask |= (1 << RCS);
 279                 }
 280                 if (data & GEN6_GRDOM_MEDIA) {
 281                         gvt_dbg_mmio("vgpu%d: request VCS reset\n", vgpu->id);
 282                         engine_mask |= (1 << VCS);
 283                 }
 284                 if (data & GEN6_GRDOM_BLT) {
 285                         gvt_dbg_mmio("vgpu%d: request BCS Reset\n", vgpu->id);
 286                         engine_mask |= (1 << BCS);
 287                 }
 288                 if (data & GEN6_GRDOM_VECS) {
 289                         gvt_dbg_mmio("vgpu%d: request VECS Reset\n", vgpu->id);
 290                         engine_mask |= (1 << VECS);
 291                 }
 292                 if (data & GEN8_GRDOM_MEDIA2) {
 293                         gvt_dbg_mmio("vgpu%d: request VCS2 Reset\n", vgpu->id);
 294                         if (HAS_BSD2(vgpu->gvt->dev_priv))
 295                                 engine_mask |= (1 << VCS2);
 296                 }
 297         }
 298
 299         intel_gvt_reset_vgpu_locked(vgpu, false, engine_mask);
 300
 301         /* sw will wait for the device to ack the reset request */
 302          vgpu_vreg(vgpu, offset) = 0;
 303
 304         return 0;
 305 }
 306
 307 static int gmbus_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
 308                 void *p_data, unsigned int bytes)
 309 {
 310         return intel_gvt_i2c_handle_gmbus_read(vgpu, offset, p_data, bytes);
 311 }
 312
 313 static int gmbus_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
 314                 void *p_data, unsigned int bytes)
 315 {
 316         return intel_gvt_i2c_handle_gmbus_write(vgpu, offset, p_data, bytes);
 317 }
 318
 319 static int pch_pp_control_mmio_write(struct intel_vgpu *vgpu,
 320                 unsigned int offset, void *p_data, unsigned int bytes)
 321 {
 322         write_vreg(vgpu, offset, p_data, bytes);
 323
 324         if (vgpu_vreg(vgpu, offset) & PANEL_POWER_ON) {
 325                 vgpu_vreg(vgpu, PCH_PP_STATUS) |= PP_ON;
 326                 vgpu_vreg(vgpu, PCH_PP_STATUS) |= PP_SEQUENCE_STATE_ON_IDLE;
 327                 vgpu_vreg(vgpu, PCH_PP_STATUS) &= ~PP_SEQUENCE_POWER_DOWN;
 328                 vgpu_vreg(vgpu, PCH_PP_STATUS) &= ~PP_CYCLE_DELAY_ACTIVE;
 329
 330         } else
 331                 vgpu_vreg(vgpu, PCH_PP_STATUS) &=
 332                         ~(PP_ON | PP_SEQUENCE_POWER_DOWN
 333                                         | PP_CYCLE_DELAY_ACTIVE);
 334         return 0;
 335 }
 336
 337 static int transconf_mmio_write(struct intel_vgpu *vgpu,
 338                 unsigned int offset, void *p_data, unsigned int bytes)
 339 {
 340         write_vreg(vgpu, offset, p_data, bytes);
 341
 342         if (vgpu_vreg(vgpu, offset) & TRANS_ENABLE)
 343                 vgpu_vreg(vgpu, offset) |= TRANS_STATE_ENABLE;
 344         else
 345                 vgpu_vreg(vgpu, offset) &= ~TRANS_STATE_ENABLE;
 346         return 0;
 347 }
 348
 349 static int lcpll_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
 350                 void *p_data, unsigned int bytes)
 351 {
 352         write_vreg(vgpu, offset, p_data, bytes);
 353
 354         if (vgpu_vreg(vgpu, offset) & LCPLL_PLL_DISABLE)
 355                 vgpu_vreg(vgpu, offset) &= ~LCPLL_PLL_LOCK;
 356         else
 357                 vgpu_vreg(vgpu, offset) |= LCPLL_PLL_LOCK;
 358
 359         if (vgpu_vreg(vgpu, offset) & LCPLL_CD_SOURCE_FCLK)
 360                 vgpu_vreg(vgpu, offset) |= LCPLL_CD_SOURCE_FCLK_DONE;
 361         else
 362                 vgpu_vreg(vgpu, offset) &= ~LCPLL_CD_SOURCE_FCLK_DONE;
 363
 364         return 0;
 365 }
 366
 367 static int dpy_reg_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
 368                 void *p_data, unsigned int bytes)
 369 {
 370         *(u32 *)p_data = (1 << 17);
 371         return 0;
 372 }
 373
 374 static int dpy_reg_mmio_read_2(struct intel_vgpu *vgpu, unsigned int offset,
 375                 void *p_data, unsigned int bytes)
 376 {
 377         *(u32 *)p_data = 3;
 378         return 0;
 379 }
 380
 381 static int dpy_reg_mmio_read_3(struct intel_vgpu *vgpu, unsigned int offset,
 382                 void *p_data, unsigned int bytes)
 383 {
 384         *(u32 *)p_data = (0x2f << 16);
 385         return 0;
 386 }
 387
 388 static int pipeconf_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
 389                 void *p_data, unsigned int bytes)
 390 {
 391         u32 data;
 392
 393         write_vreg(vgpu, offset, p_data, bytes);
 394         data = vgpu_vreg(vgpu, offset);
 395
 396         if (data & PIPECONF_ENABLE)
 397                 vgpu_vreg(vgpu, offset) |= I965_PIPECONF_ACTIVE;
 398         else
 399                 vgpu_vreg(vgpu, offset) &= ~I965_PIPECONF_ACTIVE;
 400         intel_gvt_check_vblank_emulation(vgpu->gvt);
 401         return 0;
 402 }
 403
 404 /* ascendingly sorted */
 405 static i915_reg_t force_nonpriv_white_list[] = {
 406         GEN9_CS_DEBUG_MODE1, //_MMIO(0x20ec)
 407         GEN9_CTX_PREEMPT_REG,//_MMIO(0x2248)
 408         GEN8_CS_CHICKEN1,//_MMIO(0x2580)
 409         _MMIO(0x2690),
 410         _MMIO(0x2694),
 411         _MMIO(0x2698),
 412         _MMIO(0x4de0),
 413         _MMIO(0x4de4),
 414         _MMIO(0x4dfc),
 415         GEN7_COMMON_SLICE_CHICKEN1,//_MMIO(0x7010)
 416         _MMIO(0x7014),
 417         HDC_CHICKEN0,//_MMIO(0x7300)
 418         GEN8_HDC_CHICKEN1,//_MMIO(0x7304)
 419         _MMIO(0x7700),
 420         _MMIO(0x7704),
 421         _MMIO(0x7708),
 422         _MMIO(0x770c),
 423         _MMIO(0xb110),
 424         GEN8_L3SQCREG4,//_MMIO(0xb118)
 425         _MMIO(0xe100),
 426         _MMIO(0xe18c),
 427         _MMIO(0xe48c),
 428         _MMIO(0xe5f4),
 429 };
 430
 431 /* a simple bsearch */
 432 static inline bool in_whitelist(unsigned int reg)
 433 {
 434         int left = 0, right = ARRAY_SIZE(force_nonpriv_white_list);
 435         i915_reg_t *array = force_nonpriv_white_list;
 436
 437         while (left < right) {
 438                 int mid = (left + right)/2;
 439
 440                 if (reg > array[mid].reg)
 441                         left = mid + 1;
 442                 else if (reg < array[mid].reg)
 443                         right = mid;
 444                 else
 445                         return true;
 446         }
 447         return false;
 448 }
 449
 450 static int force_nonpriv_write(struct intel_vgpu *vgpu,
 451         unsigned int offset, void *p_data, unsigned int bytes)
 452 {
 453         u32 reg_nonpriv = *(u32 *)p_data;
 454         int ret = -EINVAL;
 455
 456         if ((bytes != 4) || ((offset & (bytes - 1)) != 0)) {
 457                 gvt_err("vgpu(%d) Invalid FORCE_NONPRIV offset %x(%dB)\n",
 458                         vgpu->id, offset, bytes);
 459                 return ret;
 460         }
 461
 462         if (in_whitelist(reg_nonpriv)) {
 463                 ret = intel_vgpu_default_mmio_write(vgpu, offset, p_data,
 464                         bytes);
 465         } else {
 466                 gvt_err("vgpu(%d) Invalid FORCE_NONPRIV write %x\n",
 467                         vgpu->id, reg_nonpriv);
 468         }
 469         return ret;
 470 }
 471
 472 static int ddi_buf_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
 473                 void *p_data, unsigned int bytes)
 474 {
 475         write_vreg(vgpu, offset, p_data, bytes);
 476
 477         if (vgpu_vreg(vgpu, offset) & DDI_BUF_CTL_ENABLE) {
 478                 vgpu_vreg(vgpu, offset) &= ~DDI_BUF_IS_IDLE;
 479         } else {
 480                 vgpu_vreg(vgpu, offset) |= DDI_BUF_IS_IDLE;
 481                 if (offset == i915_mmio_reg_offset(DDI_BUF_CTL(PORT_E)))
 482                         vgpu_vreg(vgpu, DP_TP_STATUS(PORT_E))
 483                                 &= ~DP_TP_STATUS_AUTOTRAIN_DONE;
 484         }
 485         return 0;
 486 }
 487
 488 static int fdi_rx_iir_mmio_write(struct intel_vgpu *vgpu,
 489                 unsigned int offset, void *p_data, unsigned int bytes)
 490 {
 491         vgpu_vreg(vgpu, offset) &= ~*(u32 *)p_data;
 492         return 0;
 493 }
 494
 495 #define FDI_LINK_TRAIN_PATTERN1         0
 496 #define FDI_LINK_TRAIN_PATTERN2         1
 497
 498 static int fdi_auto_training_started(struct intel_vgpu *vgpu)
 499 {
 500         u32 ddi_buf_ctl = vgpu_vreg(vgpu, DDI_BUF_CTL(PORT_E));
 501         u32 rx_ctl = vgpu_vreg(vgpu, _FDI_RXA_CTL);
 502         u32 tx_ctl = vgpu_vreg(vgpu, DP_TP_CTL(PORT_E));
 503
 504         if ((ddi_buf_ctl & DDI_BUF_CTL_ENABLE) &&
 505                         (rx_ctl & FDI_RX_ENABLE) &&
 506                         (rx_ctl & FDI_AUTO_TRAINING) &&
 507                         (tx_ctl & DP_TP_CTL_ENABLE) &&
 508                         (tx_ctl & DP_TP_CTL_FDI_AUTOTRAIN))
 509                 return 1;
 510         else
 511                 return 0;
 512 }
 513
 514 static int check_fdi_rx_train_status(struct intel_vgpu *vgpu,
 515                 enum pipe pipe, unsigned int train_pattern)
 516 {
 517         i915_reg_t fdi_rx_imr, fdi_tx_ctl, fdi_rx_ctl;
 518         unsigned int fdi_rx_check_bits, fdi_tx_check_bits;
 519         unsigned int fdi_rx_train_bits, fdi_tx_train_bits;
 520         unsigned int fdi_iir_check_bits;
 521
 522         fdi_rx_imr = FDI_RX_IMR(pipe);
 523         fdi_tx_ctl = FDI_TX_CTL(pipe);
 524         fdi_rx_ctl = FDI_RX_CTL(pipe);
 525
 526         if (train_pattern == FDI_LINK_TRAIN_PATTERN1) {
 527                 fdi_rx_train_bits = FDI_LINK_TRAIN_PATTERN_1_CPT;
 528                 fdi_tx_train_bits = FDI_LINK_TRAIN_PATTERN_1;
 529                 fdi_iir_check_bits = FDI_RX_BIT_LOCK;
 530         } else if (train_pattern == FDI_LINK_TRAIN_PATTERN2) {
 531                 fdi_rx_train_bits = FDI_LINK_TRAIN_PATTERN_2_CPT;
 532                 fdi_tx_train_bits = FDI_LINK_TRAIN_PATTERN_2;
 533                 fdi_iir_check_bits = FDI_RX_SYMBOL_LOCK;
 534         } else {
 535                 gvt_vgpu_err("Invalid train pattern %d\n", train_pattern);
 536                 return -EINVAL;
 537         }
 538
 539         fdi_rx_check_bits = FDI_RX_ENABLE | fdi_rx_train_bits;
 540         fdi_tx_check_bits = FDI_TX_ENABLE | fdi_tx_train_bits;
 541
 542         /* If imr bit has been masked */
 543         if (vgpu_vreg(vgpu, fdi_rx_imr) & fdi_iir_check_bits)
 544                 return 0;
 545
 546         if (((vgpu_vreg(vgpu, fdi_tx_ctl) & fdi_tx_check_bits)
 547                         == fdi_tx_check_bits)
 548                 && ((vgpu_vreg(vgpu, fdi_rx_ctl) & fdi_rx_check_bits)
 549                         == fdi_rx_check_bits))
 550                 return 1;
 551         else
 552                 return 0;
 553 }
 554
 555 #define INVALID_INDEX (~0U)
 556
 557 static unsigned int calc_index(unsigned int offset, unsigned int start,
 558         unsigned int next, unsigned int end, i915_reg_t i915_end)
 559 {
 560         unsigned int range = next - start;
 561
 562         if (!end)
 563                 end = i915_mmio_reg_offset(i915_end);
 564         if (offset < start || offset > end)
 565                 return INVALID_INDEX;
 566         offset -= start;
 567         return offset / range;
 568 }
 569
 570 #define FDI_RX_CTL_TO_PIPE(offset) \
 571         calc_index(offset, _FDI_RXA_CTL, _FDI_RXB_CTL, 0, FDI_RX_CTL(PIPE_C))
 572
 573 #define FDI_TX_CTL_TO_PIPE(offset) \
 574         calc_index(offset, _FDI_TXA_CTL, _FDI_TXB_CTL, 0, FDI_TX_CTL(PIPE_C))
 575
 576 #define FDI_RX_IMR_TO_PIPE(offset) \
 577         calc_index(offset, _FDI_RXA_IMR, _FDI_RXB_IMR, 0, FDI_RX_IMR(PIPE_C))
 578
 579 static int update_fdi_rx_iir_status(struct intel_vgpu *vgpu,
 580                 unsigned int offset, void *p_data, unsigned int bytes)
 581 {
 582         i915_reg_t fdi_rx_iir;
 583         unsigned int index;
 584         int ret;
 585
 586         if (FDI_RX_CTL_TO_PIPE(offset) != INVALID_INDEX)
 587                 index = FDI_RX_CTL_TO_PIPE(offset);
 588         else if (FDI_TX_CTL_TO_PIPE(offset) != INVALID_INDEX)
 589                 index = FDI_TX_CTL_TO_PIPE(offset);
 590         else if (FDI_RX_IMR_TO_PIPE(offset) != INVALID_INDEX)
 591                 index = FDI_RX_IMR_TO_PIPE(offset);
 592         else {
 593                 gvt_vgpu_err("Unsupport registers %x\n", offset);
 594                 return -EINVAL;
 595         }
 596
 597         write_vreg(vgpu, offset, p_data, bytes);
 598
 599         fdi_rx_iir = FDI_RX_IIR(index);
 600
 601         ret = check_fdi_rx_train_status(vgpu, index, FDI_LINK_TRAIN_PATTERN1);
 602         if (ret < 0)
 603                 return ret;
 604         if (ret)
 605                 vgpu_vreg(vgpu, fdi_rx_iir) |= FDI_RX_BIT_LOCK;
 606
 607         ret = check_fdi_rx_train_status(vgpu, index, FDI_LINK_TRAIN_PATTERN2);
 608         if (ret < 0)
 609                 return ret;
 610         if (ret)
 611                 vgpu_vreg(vgpu, fdi_rx_iir) |= FDI_RX_SYMBOL_LOCK;
 612
 613         if (offset == _FDI_RXA_CTL)
 614                 if (fdi_auto_training_started(vgpu))
 615                         vgpu_vreg(vgpu, DP_TP_STATUS(PORT_E)) |=
 616                                 DP_TP_STATUS_AUTOTRAIN_DONE;
 617         return 0;
 618 }
 619
 620 #define DP_TP_CTL_TO_PORT(offset) \
 621         calc_index(offset, _DP_TP_CTL_A, _DP_TP_CTL_B, 0, DP_TP_CTL(PORT_E))
 622
 623 static int dp_tp_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
 624                 void *p_data, unsigned int bytes)
 625 {
 626         i915_reg_t status_reg;
 627         unsigned int index;
 628         u32 data;
 629
 630         write_vreg(vgpu, offset, p_data, bytes);
 631
 632         index = DP_TP_CTL_TO_PORT(offset);
 633         data = (vgpu_vreg(vgpu, offset) & GENMASK(10, 8)) >> 8;
 634         if (data == 0x2) {
 635                 status_reg = DP_TP_STATUS(index);
 636                 vgpu_vreg(vgpu, status_reg) |= (1 << 25);
 637         }
 638         return 0;
 639 }
 640
 641 static int dp_tp_status_mmio_write(struct intel_vgpu *vgpu,
 642                 unsigned int offset, void *p_data, unsigned int bytes)
 643 {
 644         u32 reg_val;
 645         u32 sticky_mask;
 646
 647         reg_val = *((u32 *)p_data);
 648         sticky_mask = GENMASK(27, 26) | (1 << 24);
 649
 650         vgpu_vreg(vgpu, offset) = (reg_val & ~sticky_mask) |
 651                 (vgpu_vreg(vgpu, offset) & sticky_mask);
 652         vgpu_vreg(vgpu, offset) &= ~(reg_val & sticky_mask);
 653         return 0;
 654 }
 655
 656 static int pch_adpa_mmio_write(struct intel_vgpu *vgpu,
 657                 unsigned int offset, void *p_data, unsigned int bytes)
 658 {
 659         u32 data;
 660
 661         write_vreg(vgpu, offset, p_data, bytes);
 662         data = vgpu_vreg(vgpu, offset);
 663
 664         if (data & ADPA_CRT_HOTPLUG_FORCE_TRIGGER)
 665                 vgpu_vreg(vgpu, offset) &= ~ADPA_CRT_HOTPLUG_FORCE_TRIGGER;
 666         return 0;
 667 }
 668
 669 static int south_chicken2_mmio_write(struct intel_vgpu *vgpu,
 670                 unsigned int offset, void *p_data, unsigned int bytes)
 671 {
 672         u32 data;
 673
 674         write_vreg(vgpu, offset, p_data, bytes);
 675         data = vgpu_vreg(vgpu, offset);
 676
 677         if (data & FDI_MPHY_IOSFSB_RESET_CTL)
 678                 vgpu_vreg(vgpu, offset) |= FDI_MPHY_IOSFSB_RESET_STATUS;
 679         else
 680                 vgpu_vreg(vgpu, offset) &= ~FDI_MPHY_IOSFSB_RESET_STATUS;
 681         return 0;
 682 }
 683
 684 #define DSPSURF_TO_PIPE(offset) \
 685         calc_index(offset, _DSPASURF, _DSPBSURF, 0, DSPSURF(PIPE_C))
 686
 687 static int pri_surf_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
 688                 void *p_data, unsigned int bytes)
 689 {
 690         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
 691         unsigned int index = DSPSURF_TO_PIPE(offset);
 692         i915_reg_t surflive_reg = DSPSURFLIVE(index);
 693         int flip_event[] = {
 694                 [PIPE_A] = PRIMARY_A_FLIP_DONE,
 695                 [PIPE_B] = PRIMARY_B_FLIP_DONE,
 696                 [PIPE_C] = PRIMARY_C_FLIP_DONE,
 697         };
 698
 699         write_vreg(vgpu, offset, p_data, bytes);
 700         vgpu_vreg(vgpu, surflive_reg) = vgpu_vreg(vgpu, offset);
 701
 702         set_bit(flip_event[index], vgpu->irq.flip_done_event[index]);
 703         return 0;
 704 }
 705
 706 #define SPRSURF_TO_PIPE(offset) \
 707         calc_index(offset, _SPRA_SURF, _SPRB_SURF, 0, SPRSURF(PIPE_C))
 708
 709 static int spr_surf_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
 710                 void *p_data, unsigned int bytes)
 711 {
 712         unsigned int index = SPRSURF_TO_PIPE(offset);
 713         i915_reg_t surflive_reg = SPRSURFLIVE(index);
 714         int flip_event[] = {
 715                 [PIPE_A] = SPRITE_A_FLIP_DONE,
 716                 [PIPE_B] = SPRITE_B_FLIP_DONE,
 717                 [PIPE_C] = SPRITE_C_FLIP_DONE,
 718         };
 719
 720         write_vreg(vgpu, offset, p_data, bytes);
 721         vgpu_vreg(vgpu, surflive_reg) = vgpu_vreg(vgpu, offset);
 722
 723         set_bit(flip_event[index], vgpu->irq.flip_done_event[index]);
 724         return 0;
 725 }
 726
 727 static int trigger_aux_channel_interrupt(struct intel_vgpu *vgpu,
 728                 unsigned int reg)
 729 {
 730         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
 731         enum intel_gvt_event_type event;
 732
 733         if (reg == _DPA_AUX_CH_CTL)
 734                 event = AUX_CHANNEL_A;
 735         else if (reg == _PCH_DPB_AUX_CH_CTL || reg == _DPB_AUX_CH_CTL)
 736                 event = AUX_CHANNEL_B;
 737         else if (reg == _PCH_DPC_AUX_CH_CTL || reg == _DPC_AUX_CH_CTL)
 738                 event = AUX_CHANNEL_C;
 739         else if (reg == _PCH_DPD_AUX_CH_CTL || reg == _DPD_AUX_CH_CTL)
 740                 event = AUX_CHANNEL_D;
 741         else {
 742                 WARN_ON(true);
 743                 return -EINVAL;
 744         }
 745
 746         intel_vgpu_trigger_virtual_event(vgpu, event);
 747         return 0;
 748 }
 749
 750 static int dp_aux_ch_ctl_trans_done(struct intel_vgpu *vgpu, u32 value,
 751                 unsigned int reg, int len, bool data_valid)
 752 {
 753         /* mark transaction done */
 754         value |= DP_AUX_CH_CTL_DONE;
 755         value &= ~DP_AUX_CH_CTL_SEND_BUSY;
 756         value &= ~DP_AUX_CH_CTL_RECEIVE_ERROR;
 757
 758         if (data_valid)
 759                 value &= ~DP_AUX_CH_CTL_TIME_OUT_ERROR;
 760         else
 761                 value |= DP_AUX_CH_CTL_TIME_OUT_ERROR;
 762
 763         /* message size */
 764         value &= ~(0xf << 20);
 765         value |= (len << 20);
 766         vgpu_vreg(vgpu, reg) = value;
 767
 768         if (value & DP_AUX_CH_CTL_INTERRUPT)
 769                 return trigger_aux_channel_interrupt(vgpu, reg);
 770         return 0;
 771 }
 772
 773 static void dp_aux_ch_ctl_link_training(struct intel_vgpu_dpcd_data *dpcd,
 774                 uint8_t t)
 775 {
 776         if ((t & DPCD_TRAINING_PATTERN_SET_MASK) == DPCD_TRAINING_PATTERN_1) {
 777                 /* training pattern 1 for CR */
 778                 /* set LANE0_CR_DONE, LANE1_CR_DONE */
 779                 dpcd->data[DPCD_LANE0_1_STATUS] |= DPCD_LANES_CR_DONE;
 780                 /* set LANE2_CR_DONE, LANE3_CR_DONE */
 781                 dpcd->data[DPCD_LANE2_3_STATUS] |= DPCD_LANES_CR_DONE;
 782         } else if ((t & DPCD_TRAINING_PATTERN_SET_MASK) ==
 783                         DPCD_TRAINING_PATTERN_2) {
 784                 /* training pattern 2 for EQ */
 785                 /* Set CHANNEL_EQ_DONE and  SYMBOL_LOCKED for Lane0_1 */
 786                 dpcd->data[DPCD_LANE0_1_STATUS] |= DPCD_LANES_EQ_DONE;
 787                 dpcd->data[DPCD_LANE0_1_STATUS] |= DPCD_SYMBOL_LOCKED;
 788                 /* Set CHANNEL_EQ_DONE and  SYMBOL_LOCKED for Lane2_3 */
 789                 dpcd->data[DPCD_LANE2_3_STATUS] |= DPCD_LANES_EQ_DONE;
 790                 dpcd->data[DPCD_LANE2_3_STATUS] |= DPCD_SYMBOL_LOCKED;
 791                 /* set INTERLANE_ALIGN_DONE */
 792                 dpcd->data[DPCD_LANE_ALIGN_STATUS_UPDATED] |=
 793                         DPCD_INTERLANE_ALIGN_DONE;
 794         } else if ((t & DPCD_TRAINING_PATTERN_SET_MASK) ==
 795                         DPCD_LINK_TRAINING_DISABLED) {
 796                 /* finish link training */
 797                 /* set sink status as synchronized */
 798                 dpcd->data[DPCD_SINK_STATUS] = DPCD_SINK_IN_SYNC;
 799         }
 800 }
 801
 802 #define _REG_HSW_DP_AUX_CH_CTL(dp) \
 803         ((dp) ? (_PCH_DPB_AUX_CH_CTL + ((dp)-1)*0x100) : 0x64010)
 804
 805 #define _REG_SKL_DP_AUX_CH_CTL(dp) (0x64010 + (dp) * 0x100)
 806
 807 #define OFFSET_TO_DP_AUX_PORT(offset) (((offset) & 0xF00) >> 8)
 808
 809 #define dpy_is_valid_port(port) \
 810                 (((port) >= PORT_A) && ((port) < I915_MAX_PORTS))
 811
 812 static int dp_aux_ch_ctl_mmio_write(struct intel_vgpu *vgpu,
 813                 unsigned int offset, void *p_data, unsigned int bytes)
 814 {
 815         struct intel_vgpu_display *display = &vgpu->display;
 816         int msg, addr, ctrl, op, len;
 817         int port_index = OFFSET_TO_DP_AUX_PORT(offset);
 818         struct intel_vgpu_dpcd_data *dpcd = NULL;
 819         struct intel_vgpu_port *port = NULL;
 820         u32 data;
 821
 822         if (!dpy_is_valid_port(port_index)) {
 823                 gvt_vgpu_err("Unsupported DP port access!\n");
 824                 return 0;
 825         }
 826
 827         write_vreg(vgpu, offset, p_data, bytes);
 828         data = vgpu_vreg(vgpu, offset);
 829
 830         if ((IS_SKYLAKE(vgpu->gvt->dev_priv)
 831                 || IS_KABYLAKE(vgpu->gvt->dev_priv))
 832                 && offset != _REG_SKL_DP_AUX_CH_CTL(port_index)) {
 833                 /* SKL DPB/C/D aux ctl register changed */
 834                 return 0;
 835         } else if (IS_BROADWELL(vgpu->gvt->dev_priv) &&
 836                    offset != _REG_HSW_DP_AUX_CH_CTL(port_index)) {
 837                 /* write to the data registers */
 838                 return 0;
 839         }
 840
 841         if (!(data & DP_AUX_CH_CTL_SEND_BUSY)) {
 842                 /* just want to clear the sticky bits */
 843                 vgpu_vreg(vgpu, offset) = 0;
 844                 return 0;
 845         }
 846
 847         port = &display->ports[port_index];
 848         dpcd = port->dpcd;
 849
 850         /* read out message from DATA1 register */
 851         msg = vgpu_vreg(vgpu, offset + 4);
 852         addr = (msg >> 8) & 0xffff;
 853         ctrl = (msg >> 24) & 0xff;
 854         len = msg & 0xff;
 855         op = ctrl >> 4;
 856
 857         if (op == GVT_AUX_NATIVE_WRITE) {
 858                 int t;
 859                 uint8_t buf[16];
 860
 861                 if ((addr + len + 1) >= DPCD_SIZE) {
 862                         /*
 863                          * Write request exceeds what we supported,
 864                          * DCPD spec: When a Source Device is writing a DPCD
 865                          * address not supported by the Sink Device, the Sink
 866                          * Device shall reply with AUX NACK and “M” equal to
 867                          * zero.
 868                          */
 869
 870                         /* NAK the write */
 871                         vgpu_vreg(vgpu, offset + 4) = AUX_NATIVE_REPLY_NAK;
 872                         dp_aux_ch_ctl_trans_done(vgpu, data, offset, 2, true);
 873                         return 0;
 874                 }
 875
 876                 /*
 877                  * Write request format: (command + address) occupies
 878                  * 3 bytes, followed by (len + 1) bytes of data.
 879                  */
 880                 if (WARN_ON((len + 4) > AUX_BURST_SIZE))
 881                         return -EINVAL;
 882
 883                 /* unpack data from vreg to buf */
 884                 for (t = 0; t < 4; t++) {
 885                         u32 r = vgpu_vreg(vgpu, offset + 8 + t * 4);
 886
 887                         buf[t * 4] = (r >> 24) & 0xff;
 888                         buf[t * 4 + 1] = (r >> 16) & 0xff;
 889                         buf[t * 4 + 2] = (r >> 8) & 0xff;
 890                         buf[t * 4 + 3] = r & 0xff;
 891                 }
 892
 893                 /* write to virtual DPCD */
 894                 if (dpcd && dpcd->data_valid) {
 895                         for (t = 0; t <= len; t++) {
 896                                 int p = addr + t;
 897
 898                                 dpcd->data[p] = buf[t];
 899                                 /* check for link training */
 900                                 if (p == DPCD_TRAINING_PATTERN_SET)
 901                                         dp_aux_ch_ctl_link_training(dpcd,
 902                                                         buf[t]);
 903                         }
 904                 }
 905
 906                 /* ACK the write */
 907                 vgpu_vreg(vgpu, offset + 4) = 0;
 908                 dp_aux_ch_ctl_trans_done(vgpu, data, offset, 1,
 909                                 dpcd && dpcd->data_valid);
 910                 return 0;
 911         }
 912
 913         if (op == GVT_AUX_NATIVE_READ) {
 914                 int idx, i, ret = 0;
 915
 916                 if ((addr + len + 1) >= DPCD_SIZE) {
 917                         /*
 918                          * read request exceeds what we supported
 919                          * DPCD spec: A Sink Device receiving a Native AUX CH
 920                          * read request for an unsupported DPCD address must
 921                          * reply with an AUX ACK and read data set equal to
 922                          * zero instead of replying with AUX NACK.
 923                          */
 924
 925                         /* ACK the READ*/
 926                         vgpu_vreg(vgpu, offset + 4) = 0;
 927                         vgpu_vreg(vgpu, offset + 8) = 0;
 928                         vgpu_vreg(vgpu, offset + 12) = 0;
 929                         vgpu_vreg(vgpu, offset + 16) = 0;
 930                         vgpu_vreg(vgpu, offset + 20) = 0;
 931
 932                         dp_aux_ch_ctl_trans_done(vgpu, data, offset, len + 2,
 933                                         true);
 934                         return 0;
 935                 }
 936
 937                 for (idx = 1; idx <= 5; idx++) {
 938                         /* clear the data registers */
 939                         vgpu_vreg(vgpu, offset + 4 * idx) = 0;
 940                 }
 941
 942                 /*
 943                  * Read reply format: ACK (1 byte) plus (len + 1) bytes of data.
 944                  */
 945                 if (WARN_ON((len + 2) > AUX_BURST_SIZE))
 946                         return -EINVAL;
 947
 948                 /* read from virtual DPCD to vreg */
 949                 /* first 4 bytes: [ACK][addr][addr+1][addr+2] */
 950                 if (dpcd && dpcd->data_valid) {
 951                         for (i = 1; i <= (len + 1); i++) {
 952                                 int t;
 953
 954                                 t = dpcd->data[addr + i - 1];
 955                                 t <<= (24 - 8 * (i % 4));
 956                                 ret |= t;
 957
 958                                 if ((i % 4 == 3) || (i == (len + 1))) {
 959                                         vgpu_vreg(vgpu, offset +
 960                                                         (i / 4 + 1) * 4) = ret;
 961                                         ret = 0;
 962                                 }
 963                         }
 964                 }
 965                 dp_aux_ch_ctl_trans_done(vgpu, data, offset, len + 2,
 966                                 dpcd && dpcd->data_valid);
 967                 return 0;
 968         }
 969
 970         /* i2c transaction starts */
 971         intel_gvt_i2c_handle_aux_ch_write(vgpu, port_index, offset, p_data);
 972
 973         if (data & DP_AUX_CH_CTL_INTERRUPT)
 974                 trigger_aux_channel_interrupt(vgpu, offset);
 975         return 0;
 976 }
 977
 978 static int mbctl_write(struct intel_vgpu *vgpu, unsigned int offset,
 979                 void *p_data, unsigned int bytes)
 980 {
 981         *(u32 *)p_data &= (~GEN6_MBCTL_ENABLE_BOOT_FETCH);
 982         write_vreg(vgpu, offset, p_data, bytes);
 983         return 0;
 984 }
 985
 986 static int vga_control_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
 987                 void *p_data, unsigned int bytes)
 988 {
 989         bool vga_disable;
 990
 991         write_vreg(vgpu, offset, p_data, bytes);
 992         vga_disable = vgpu_vreg(vgpu, offset) & VGA_DISP_DISABLE;
 993
 994         gvt_dbg_core("vgpu%d: %s VGA mode\n", vgpu->id,
 995                         vga_disable ? "Disable" : "Enable");
 996         return 0;
 997 }
 998
 999 static u32 read_virtual_sbi_register(struct intel_vgpu *vgpu,
1000                 unsigned int sbi_offset)
1001 {
1002         struct intel_vgpu_display *display = &vgpu->display;
1003         int num = display->sbi.number;
1004         int i;
1005
1006         for (i = 0; i < num; ++i)
1007                 if (display->sbi.registers[i].offset == sbi_offset)
1008                         break;
1009
1010         if (i == num)
1011                 return 0;
1012
1013         return display->sbi.registers[i].value;
1014 }
1015
1016 static void write_virtual_sbi_register(struct intel_vgpu *vgpu,
1017                 unsigned int offset, u32 value)
1018 {
1019         struct intel_vgpu_display *display = &vgpu->display;
1020         int num = display->sbi.number;
1021         int i;
1022
1023         for (i = 0; i < num; ++i) {
1024                 if (display->sbi.registers[i].offset == offset)
1025                         break;
1026         }
1027
1028         if (i == num) {
1029                 if (num == SBI_REG_MAX) {
1030                         gvt_vgpu_err("SBI caching meets maximum limits\n");
1031                         return;
1032                 }
1033                 display->sbi.number++;
1034         }
1035
1036         display->sbi.registers[i].offset = offset;
1037         display->sbi.registers[i].value = value;
1038 }
1039
1040 static int sbi_data_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
1041                 void *p_data, unsigned int bytes)
1042 {
1043         if (((vgpu_vreg(vgpu, SBI_CTL_STAT) & SBI_OPCODE_MASK) >>
1044                                 SBI_OPCODE_SHIFT) == SBI_CMD_CRRD) {
1045                 unsigned int sbi_offset = (vgpu_vreg(vgpu, SBI_ADDR) &
1046                                 SBI_ADDR_OFFSET_MASK) >> SBI_ADDR_OFFSET_SHIFT;
1047                 vgpu_vreg(vgpu, offset) = read_virtual_sbi_register(vgpu,
1048                                 sbi_offset);
1049         }
1050         read_vreg(vgpu, offset, p_data, bytes);
1051         return 0;
1052 }
1053
1054 static int sbi_ctl_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1055                 void *p_data, unsigned int bytes)
1056 {
1057         u32 data;
1058
1059         write_vreg(vgpu, offset, p_data, bytes);
1060         data = vgpu_vreg(vgpu, offset);
1061
1062         data &= ~(SBI_STAT_MASK << SBI_STAT_SHIFT);
1063         data |= SBI_READY;
1064
1065         data &= ~(SBI_RESPONSE_MASK << SBI_RESPONSE_SHIFT);
1066         data |= SBI_RESPONSE_SUCCESS;
1067
1068         vgpu_vreg(vgpu, offset) = data;
1069
1070         if (((vgpu_vreg(vgpu, SBI_CTL_STAT) & SBI_OPCODE_MASK) >>
1071                                 SBI_OPCODE_SHIFT) == SBI_CMD_CRWR) {
1072                 unsigned int sbi_offset = (vgpu_vreg(vgpu, SBI_ADDR) &
1073                                 SBI_ADDR_OFFSET_MASK) >> SBI_ADDR_OFFSET_SHIFT;
1074
1075                 write_virtual_sbi_register(vgpu, sbi_offset,
1076                                 vgpu_vreg(vgpu, SBI_DATA));
1077         }
1078         return 0;
1079 }
1080
1081 #define _vgtif_reg(x) \
1082         (VGT_PVINFO_PAGE + offsetof(struct vgt_if, x))
1083
1084 static int pvinfo_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
1085                 void *p_data, unsigned int bytes)
1086 {
1087         bool invalid_read = false;
1088
1089         read_vreg(vgpu, offset, p_data, bytes);
1090
1091         switch (offset) {
1092         case _vgtif_reg(magic) ... _vgtif_reg(vgt_id):
1093                 if (offset + bytes > _vgtif_reg(vgt_id) + 4)
1094                         invalid_read = true;
1095                 break;
1096         case _vgtif_reg(avail_rs.mappable_gmadr.base) ...
1097                 _vgtif_reg(avail_rs.fence_num):
1098                 if (offset + bytes >
1099                         _vgtif_reg(avail_rs.fence_num) + 4)
1100                         invalid_read = true;
1101                 break;
1102         case 0x78010:   /* vgt_caps */
1103         case 0x7881c:
1104                 break;
1105         default:
1106                 invalid_read = true;
1107                 break;
1108         }
1109         if (invalid_read)
1110                 gvt_vgpu_err("invalid pvinfo read: [%x:%x] = %x\n",
1111                                 offset, bytes, *(u32 *)p_data);
1112         vgpu->pv_notified = true;
1113         return 0;
1114 }
1115
1116 static int handle_g2v_notification(struct intel_vgpu *vgpu, int notification)
1117 {
1118         int ret = 0;
1119
1120         switch (notification) {
1121         case VGT_G2V_PPGTT_L3_PAGE_TABLE_CREATE:
1122                 ret = intel_vgpu_g2v_create_ppgtt_mm(vgpu, 3);
1123                 break;
1124         case VGT_G2V_PPGTT_L3_PAGE_TABLE_DESTROY:
1125                 ret = intel_vgpu_g2v_destroy_ppgtt_mm(vgpu, 3);
1126                 break;
1127         case VGT_G2V_PPGTT_L4_PAGE_TABLE_CREATE:
1128                 ret = intel_vgpu_g2v_create_ppgtt_mm(vgpu, 4);
1129                 break;
1130         case VGT_G2V_PPGTT_L4_PAGE_TABLE_DESTROY:
1131                 ret = intel_vgpu_g2v_destroy_ppgtt_mm(vgpu, 4);
1132                 break;
1133         case VGT_G2V_EXECLIST_CONTEXT_CREATE:
1134         case VGT_G2V_EXECLIST_CONTEXT_DESTROY:
1135         case 1: /* Remove this in guest driver. */
1136                 break;
1137         default:
1138                 gvt_vgpu_err("Invalid PV notification %d\n", notification);
1139         }
1140         return ret;
1141 }
1142
1143 static int send_display_ready_uevent(struct intel_vgpu *vgpu, int ready)
1144 {
1145         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1146         struct kobject *kobj = &dev_priv->drm.primary->kdev->kobj;
1147         char *env[3] = {NULL, NULL, NULL};
1148         char vmid_str[20];
1149         char display_ready_str[20];
1150
1151         snprintf(display_ready_str, 20, "GVT_DISPLAY_READY=%d", ready);
1152         env[0] = display_ready_str;
1153
1154         snprintf(vmid_str, 20, "VMID=%d", vgpu->id);
1155         env[1] = vmid_str;
1156
1157         return kobject_uevent_env(kobj, KOBJ_ADD, env);
1158 }
1159
1160 static int pvinfo_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1161                 void *p_data, unsigned int bytes)
1162 {
1163         u32 data;
1164         int ret;
1165
1166         write_vreg(vgpu, offset, p_data, bytes);
1167         data = vgpu_vreg(vgpu, offset);
1168
1169         switch (offset) {
1170         case _vgtif_reg(display_ready):
1171                 send_display_ready_uevent(vgpu, data ? 1 : 0);
1172                 break;
1173         case _vgtif_reg(g2v_notify):
1174                 ret = handle_g2v_notification(vgpu, data);
1175                 break;
1176         /* add xhot and yhot to handled list to avoid error log */
1177         case 0x78830:
1178         case 0x78834:
1179         case _vgtif_reg(pdp[0].lo):
1180         case _vgtif_reg(pdp[0].hi):
1181         case _vgtif_reg(pdp[1].lo):
1182         case _vgtif_reg(pdp[1].hi):
1183         case _vgtif_reg(pdp[2].lo):
1184         case _vgtif_reg(pdp[2].hi):
1185         case _vgtif_reg(pdp[3].lo):
1186         case _vgtif_reg(pdp[3].hi):
1187         case _vgtif_reg(execlist_context_descriptor_lo):
1188         case _vgtif_reg(execlist_context_descriptor_hi):
1189                 break;
1190         case _vgtif_reg(rsv5[0])..._vgtif_reg(rsv5[3]):
1191                 enter_failsafe_mode(vgpu, GVT_FAILSAFE_INSUFFICIENT_RESOURCE);
1192                 break;
1193         default:
1194                 gvt_vgpu_err("invalid pvinfo write offset %x bytes %x data %x\n",
1195                                 offset, bytes, data);
1196                 break;
1197         }
1198         return 0;
1199 }
1200
1201 static int pf_write(struct intel_vgpu *vgpu,
1202                 unsigned int offset, void *p_data, unsigned int bytes)
1203 {
1204         u32 val = *(u32 *)p_data;
1205
1206         if ((offset == _PS_1A_CTRL || offset == _PS_2A_CTRL ||
1207            offset == _PS_1B_CTRL || offset == _PS_2B_CTRL ||
1208            offset == _PS_1C_CTRL) && (val & PS_PLANE_SEL_MASK) != 0) {
1209                 WARN_ONCE(true, "VM(%d): guest is trying to scaling a plane\n",
1210                           vgpu->id);
1211                 return 0;
1212         }
1213
1214         return intel_vgpu_default_mmio_write(vgpu, offset, p_data, bytes);
1215 }
1216
1217 static int power_well_ctl_mmio_write(struct intel_vgpu *vgpu,
1218                 unsigned int offset, void *p_data, unsigned int bytes)
1219 {
1220         write_vreg(vgpu, offset, p_data, bytes);
1221
1222         if (vgpu_vreg(vgpu, offset) & HSW_PWR_WELL_ENABLE_REQUEST)
1223                 vgpu_vreg(vgpu, offset) |= HSW_PWR_WELL_STATE_ENABLED;
1224         else
1225                 vgpu_vreg(vgpu, offset) &= ~HSW_PWR_WELL_STATE_ENABLED;
1226         return 0;
1227 }
1228
1229 static int fpga_dbg_mmio_write(struct intel_vgpu *vgpu,
1230         unsigned int offset, void *p_data, unsigned int bytes)
1231 {
1232         write_vreg(vgpu, offset, p_data, bytes);
1233
1234         if (vgpu_vreg(vgpu, offset) & FPGA_DBG_RM_NOCLAIM)
1235                 vgpu_vreg(vgpu, offset) &= ~FPGA_DBG_RM_NOCLAIM;
1236         return 0;
1237 }
1238
1239 static int dma_ctrl_write(struct intel_vgpu *vgpu, unsigned int offset,
1240                 void *p_data, unsigned int bytes)
1241 {
1242         u32 mode;
1243
1244         write_vreg(vgpu, offset, p_data, bytes);
1245         mode = vgpu_vreg(vgpu, offset);
1246
1247         if (GFX_MODE_BIT_SET_IN_MASK(mode, START_DMA)) {
1248                 WARN_ONCE(1, "VM(%d): iGVT-g doesn't support GuC\n",
1249                                 vgpu->id);
1250                 return 0;
1251         }
1252
1253         return 0;
1254 }
1255
1256 static int gen9_trtte_write(struct intel_vgpu *vgpu, unsigned int offset,
1257                 void *p_data, unsigned int bytes)
1258 {
1259         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1260         u32 trtte = *(u32 *)p_data;
1261
1262         if ((trtte & 1) && (trtte & (1 << 1)) == 0) {
1263                 WARN(1, "VM(%d): Use physical address for TRTT!\n",
1264                                 vgpu->id);
1265                 return -EINVAL;
1266         }
1267         write_vreg(vgpu, offset, p_data, bytes);
1268         /* TRTTE is not per-context */
1269
1270         mmio_hw_access_pre(dev_priv);
1271         I915_WRITE(_MMIO(offset), vgpu_vreg(vgpu, offset));
1272         mmio_hw_access_post(dev_priv);
1273
1274         return 0;
1275 }
1276
1277 static int gen9_trtt_chicken_write(struct intel_vgpu *vgpu, unsigned int offset,
1278                 void *p_data, unsigned int bytes)
1279 {
1280         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1281         u32 val = *(u32 *)p_data;
1282
1283         if (val & 1) {
1284                 /* unblock hw logic */
1285                 mmio_hw_access_pre(dev_priv);
1286                 I915_WRITE(_MMIO(offset), val);
1287                 mmio_hw_access_post(dev_priv);
1288         }
1289         write_vreg(vgpu, offset, p_data, bytes);
1290         return 0;
1291 }
1292
1293 static int dpll_status_read(struct intel_vgpu *vgpu, unsigned int offset,
1294                 void *p_data, unsigned int bytes)
1295 {
1296         u32 v = 0;
1297
1298         if (vgpu_vreg(vgpu, 0x46010) & (1 << 31))
1299                 v |= (1 << 0);
1300
1301         if (vgpu_vreg(vgpu, 0x46014) & (1 << 31))
1302                 v |= (1 << 8);
1303
1304         if (vgpu_vreg(vgpu, 0x46040) & (1 << 31))
1305                 v |= (1 << 16);
1306
1307         if (vgpu_vreg(vgpu, 0x46060) & (1 << 31))
1308                 v |= (1 << 24);
1309
1310         vgpu_vreg(vgpu, offset) = v;
1311
1312         return intel_vgpu_default_mmio_read(vgpu, offset, p_data, bytes);
1313 }
1314
1315 static int mailbox_write(struct intel_vgpu *vgpu, unsigned int offset,
1316                 void *p_data, unsigned int bytes)
1317 {
1318         u32 value = *(u32 *)p_data;
1319         u32 cmd = value & 0xff;
1320         u32 *data0 = &vgpu_vreg(vgpu, GEN6_PCODE_DATA);
1321
1322         switch (cmd) {
1323         case GEN9_PCODE_READ_MEM_LATENCY:
1324                 if (IS_SKYLAKE(vgpu->gvt->dev_priv)
1325                          || IS_KABYLAKE(vgpu->gvt->dev_priv)) {
1326                         /**
1327                          * "Read memory latency" command on gen9.
1328                          * Below memory latency values are read
1329                          * from skylake platform.
1330                          */
1331                         if (!*data0)
1332                                 *data0 = 0x1e1a1100;
1333                         else
1334                                 *data0 = 0x61514b3d;
1335                 }
1336                 break;
1337         case SKL_PCODE_CDCLK_CONTROL:
1338                 if (IS_SKYLAKE(vgpu->gvt->dev_priv)
1339                          || IS_KABYLAKE(vgpu->gvt->dev_priv))
1340                         *data0 = SKL_CDCLK_READY_FOR_CHANGE;
1341                 break;
1342         case GEN6_PCODE_READ_RC6VIDS:
1343                 *data0 |= 0x1;
1344                 break;
1345         }
1346
1347         gvt_dbg_core("VM(%d) write %x to mailbox, return data0 %x\n",
1348                      vgpu->id, value, *data0);
1349         /**
1350          * PCODE_READY clear means ready for pcode read/write,
1351          * PCODE_ERROR_MASK clear means no error happened. In GVT-g we
1352          * always emulate as pcode read/write success and ready for access
1353          * anytime, since we don't touch real physical registers here.
1354          */
1355         value &= ~(GEN6_PCODE_READY | GEN6_PCODE_ERROR_MASK);
1356         return intel_vgpu_default_mmio_write(vgpu, offset, &value, bytes);
1357 }
1358
1359 static int skl_power_well_ctl_write(struct intel_vgpu *vgpu,
1360                 unsigned int offset, void *p_data, unsigned int bytes)
1361 {
1362         u32 v = *(u32 *)p_data;
1363
1364         v &= (1 << 31) | (1 << 29) | (1 << 9) |
1365              (1 << 7) | (1 << 5) | (1 << 3) | (1 << 1);
1366         v |= (v >> 1);
1367
1368         return intel_vgpu_default_mmio_write(vgpu, offset, &v, bytes);
1369 }
1370
1371 static int skl_misc_ctl_write(struct intel_vgpu *vgpu, unsigned int offset,
1372                 void *p_data, unsigned int bytes)
1373 {
1374         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1375         u32 v = *(u32 *)p_data;
1376
1377         if (!IS_SKYLAKE(dev_priv) && !IS_KABYLAKE(dev_priv))
1378                 return intel_vgpu_default_mmio_write(vgpu,
1379                                 offset, p_data, bytes);
1380
1381         switch (offset) {
1382         case 0x4ddc:
1383                 /* bypass WaCompressedResourceSamplerPbeMediaNewHashMode */
1384                 vgpu_vreg(vgpu, offset) = v & ~(1 << 31);
1385                 break;
1386         case 0x42080:
1387                 /* bypass WaCompressedResourceDisplayNewHashMode */
1388                 vgpu_vreg(vgpu, offset) = v & ~(1 << 15);
1389                 break;
1390         case 0xe194:
1391                 /* bypass WaCompressedResourceSamplerPbeMediaNewHashMode */
1392                 vgpu_vreg(vgpu, offset) = v & ~(1 << 8);
1393                 break;
1394         case 0x7014:
1395                 /* bypass WaCompressedResourceSamplerPbeMediaNewHashMode */
1396                 vgpu_vreg(vgpu, offset) = v & ~(1 << 13);
1397                 break;
1398         default:
1399                 return -EINVAL;
1400         }
1401
1402         return 0;
1403 }
1404
1405 static int skl_lcpll_write(struct intel_vgpu *vgpu, unsigned int offset,
1406                 void *p_data, unsigned int bytes)
1407 {
1408         u32 v = *(u32 *)p_data;
1409
1410         /* other bits are MBZ. */
1411         v &= (1 << 31) | (1 << 30);
1412         v & (1 << 31) ? (v |= (1 << 30)) : (v &= ~(1 << 30));
1413
1414         vgpu_vreg(vgpu, offset) = v;
1415
1416         return 0;
1417 }
1418
1419 static int ring_timestamp_mmio_read(struct intel_vgpu *vgpu,
1420                 unsigned int offset, void *p_data, unsigned int bytes)
1421 {
1422         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1423
1424         mmio_hw_access_pre(dev_priv);
1425         vgpu_vreg(vgpu, offset) = I915_READ(_MMIO(offset));
1426         mmio_hw_access_post(dev_priv);
1427         return intel_vgpu_default_mmio_read(vgpu, offset, p_data, bytes);
1428 }
1429
1430 static int instdone_mmio_read(struct intel_vgpu *vgpu,
1431                 unsigned int offset, void *p_data, unsigned int bytes)
1432 {
1433         struct drm_i915_private *dev_priv = vgpu->gvt->dev_priv;
1434
1435         mmio_hw_access_pre(dev_priv);
1436         vgpu_vreg(vgpu, offset) = I915_READ(_MMIO(offset));
1437         mmio_hw_access_post(dev_priv);
1438         return intel_vgpu_default_mmio_read(vgpu, offset, p_data, bytes);
1439 }
1440
1441 static int elsp_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1442                 void *p_data, unsigned int bytes)
1443 {
1444         int ring_id = render_mmio_to_ring_id(vgpu->gvt, offset);
1445         struct intel_vgpu_execlist *execlist;
1446         u32 data = *(u32 *)p_data;
1447         int ret = 0;
1448
1449         if (WARN_ON(ring_id < 0 || ring_id > I915_NUM_ENGINES - 1))
1450                 return -EINVAL;
1451
1452         execlist = &vgpu->execlist[ring_id];
1453
1454         execlist->elsp_dwords.data[execlist->elsp_dwords.index] = data;
1455         if (execlist->elsp_dwords.index == 3) {
1456                 ret = intel_vgpu_submit_execlist(vgpu, ring_id);
1457                 if(ret)
1458                         gvt_vgpu_err("fail submit workload on ring %d\n",
1459                                 ring_id);
1460         }
1461
1462         ++execlist->elsp_dwords.index;
1463         execlist->elsp_dwords.index &= 0x3;
1464         return ret;
1465 }
1466
1467 static int ring_mode_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
1468                 void *p_data, unsigned int bytes)
1469 {
1470         u32 data = *(u32 *)p_data;
1471         int ring_id = render_mmio_to_ring_id(vgpu->gvt, offset);
1472         bool enable_execlist;
1473
1474         write_vreg(vgpu, offset, p_data, bytes);
1475
1476         /* when PPGTT mode enabled, we will check if guest has called
1477          * pvinfo, if not, we will treat this guest as non-gvtg-aware
1478          * guest, and stop emulating its cfg space, mmio, gtt, etc.
1479          */
1480         if (((data & _MASKED_BIT_ENABLE(GFX_PPGTT_ENABLE)) ||
1481                         (data & _MASKED_BIT_ENABLE(GFX_RUN_LIST_ENABLE)))
1482                         && !vgpu->pv_notified) {
1483                 enter_failsafe_mode(vgpu, GVT_FAILSAFE_UNSUPPORTED_GUEST);
1484                 return 0;
1485         }
1486         if ((data & _MASKED_BIT_ENABLE(GFX_RUN_LIST_ENABLE))
1487                         || (data & _MASKED_BIT_DISABLE(GFX_RUN_LIST_ENABLE))) {
1488                 enable_execlist = !!(data & GFX_RUN_LIST_ENABLE);
1489
1490                 gvt_dbg_core("EXECLIST %s on ring %d\n",
1491                                 (enable_execlist ? "enabling" : "disabling"),
1492                                 ring_id);
1493
1494                 if (enable_execlist)
1495                         intel_vgpu_start_schedule(vgpu);
1496         }
1497         return 0;
1498 }
1499
1500 static int gvt_reg_tlb_control_handler(struct intel_vgpu *vgpu,
1501                 unsigned int offset, void *p_data, unsigned int bytes)
1502 {
1503         unsigned int id = 0;
1504
1505         write_vreg(vgpu, offset, p_data, bytes);
1506         vgpu_vreg(vgpu, offset) = 0;
1507
1508         switch (offset) {
1509         case 0x4260:
1510                 id = RCS;
1511                 break;
1512         case 0x4264:
1513                 id = VCS;
1514                 break;
1515         case 0x4268:
1516                 id = VCS2;
1517                 break;
1518         case 0x426c:
1519                 id = BCS;
1520                 break;
1521         case 0x4270:
1522                 id = VECS;
1523                 break;
1524         default:
1525                 return -EINVAL;
1526         }
1527         set_bit(id, (void *)vgpu->tlb_handle_pending);
1528
1529         return 0;
1530 }
1531
1532 static int ring_reset_ctl_write(struct intel_vgpu *vgpu,
1533         unsigned int offset, void *p_data, unsigned int bytes)
1534 {
1535         u32 data;
1536
1537         write_vreg(vgpu, offset, p_data, bytes);
1538         data = vgpu_vreg(vgpu, offset);
1539
1540         if (data & _MASKED_BIT_ENABLE(RESET_CTL_REQUEST_RESET))
1541                 data |= RESET_CTL_READY_TO_RESET;
1542         else if (data & _MASKED_BIT_DISABLE(RESET_CTL_REQUEST_RESET))
1543                 data &= ~RESET_CTL_READY_TO_RESET;
1544
1545         vgpu_vreg(vgpu, offset) = data;
1546         return 0;
1547 }
1548
1549 #define MMIO_F(reg, s, f, am, rm, d, r, w) do { \
1550         ret = new_mmio_info(gvt, INTEL_GVT_MMIO_OFFSET(reg), \
1551                 f, s, am, rm, d, r, w); \
1552         if (ret) \
1553                 return ret; \
1554 } while (0)
1555
1556 #define MMIO_D(reg, d) \
1557         MMIO_F(reg, 4, 0, 0, 0, d, NULL, NULL)
1558
1559 #define MMIO_DH(reg, d, r, w) \
1560         MMIO_F(reg, 4, 0, 0, 0, d, r, w)
1561
1562 #define MMIO_DFH(reg, d, f, r, w) \
1563         MMIO_F(reg, 4, f, 0, 0, d, r, w)
1564
1565 #define MMIO_GM(reg, d, r, w) \
1566         MMIO_F(reg, 4, F_GMADR, 0xFFFFF000, 0, d, r, w)
1567
1568 #define MMIO_GM_RDR(reg, d, r, w) \
1569         MMIO_F(reg, 4, F_GMADR | F_CMD_ACCESS, 0xFFFFF000, 0, d, r, w)
1570
1571 #define MMIO_RO(reg, d, f, rm, r, w) \
1572         MMIO_F(reg, 4, F_RO | f, 0, rm, d, r, w)
1573
1574 #define MMIO_RING_F(prefix, s, f, am, rm, d, r, w) do { \
1575         MMIO_F(prefix(RENDER_RING_BASE), s, f, am, rm, d, r, w); \
1576         MMIO_F(prefix(BLT_RING_BASE), s, f, am, rm, d, r, w); \
1577         MMIO_F(prefix(GEN6_BSD_RING_BASE), s, f, am, rm, d, r, w); \
1578         MMIO_F(prefix(VEBOX_RING_BASE), s, f, am, rm, d, r, w); \
1579 } while (0)
1580
1581 #define MMIO_RING_D(prefix, d) \
1582         MMIO_RING_F(prefix, 4, 0, 0, 0, d, NULL, NULL)
1583
1584 #define MMIO_RING_DFH(prefix, d, f, r, w) \
1585         MMIO_RING_F(prefix, 4, f, 0, 0, d, r, w)
1586
1587 #define MMIO_RING_GM(prefix, d, r, w) \
1588         MMIO_RING_F(prefix, 4, F_GMADR, 0xFFFF0000, 0, d, r, w)
1589
1590 #define MMIO_RING_GM_RDR(prefix, d, r, w) \
1591         MMIO_RING_F(prefix, 4, F_GMADR | F_CMD_ACCESS, 0xFFFF0000, 0, d, r, w)
1592
1593 #define MMIO_RING_RO(prefix, d, f, rm, r, w) \
1594         MMIO_RING_F(prefix, 4, F_RO | f, 0, rm, d, r, w)
1595
1596 static int init_generic_mmio_info(struct intel_gvt *gvt)
1597 {
1598         struct drm_i915_private *dev_priv = gvt->dev_priv;
1599         int ret;
1600
1601         MMIO_RING_DFH(RING_IMR, D_ALL, F_CMD_ACCESS, NULL,
1602                 intel_vgpu_reg_imr_handler);
1603
1604         MMIO_DFH(SDEIMR, D_ALL, 0, NULL, intel_vgpu_reg_imr_handler);
1605         MMIO_DFH(SDEIER, D_ALL, 0, NULL, intel_vgpu_reg_ier_handler);
1606         MMIO_DFH(SDEIIR, D_ALL, 0, NULL, intel_vgpu_reg_iir_handler);
1607         MMIO_D(SDEISR, D_ALL);
1608
1609         MMIO_RING_DFH(RING_HWSTAM, D_ALL, F_CMD_ACCESS, NULL, NULL);
1610
1611         MMIO_GM_RDR(RENDER_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1612         MMIO_GM_RDR(BSD_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1613         MMIO_GM_RDR(BLT_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1614         MMIO_GM_RDR(VEBOX_HWS_PGA_GEN7, D_ALL, NULL, NULL);
1615
1616 #define RING_REG(base) (base + 0x28)
1617         MMIO_RING_DFH(RING_REG, D_ALL, F_CMD_ACCESS, NULL, NULL);
1618 #undef RING_REG
1619
1620 #define RING_REG(base) (base + 0x134)
1621         MMIO_RING_DFH(RING_REG, D_ALL, F_CMD_ACCESS, NULL, NULL);
1622 #undef RING_REG
1623
1624 #define RING_REG(base) (base + 0x6c)
1625         MMIO_RING_DFH(RING_REG, D_ALL, 0, instdone_mmio_read, NULL);
1626         MMIO_DH(RING_REG(GEN8_BSD2_RING_BASE), D_ALL, instdone_mmio_read, NULL);
1627 #undef RING_REG
1628         MMIO_DH(GEN7_SC_INSTDONE, D_BDW_PLUS, instdone_mmio_read, NULL);
1629
1630         MMIO_GM_RDR(0x2148, D_ALL, NULL, NULL);
1631         MMIO_GM_RDR(CCID, D_ALL, NULL, NULL);
1632         MMIO_GM_RDR(0x12198, D_ALL, NULL, NULL);
1633         MMIO_D(GEN7_CXT_SIZE, D_ALL);
1634
1635         MMIO_RING_DFH(RING_TAIL, D_ALL, F_CMD_ACCESS, NULL, NULL);
1636         MMIO_RING_DFH(RING_HEAD, D_ALL, F_CMD_ACCESS, NULL, NULL);
1637         MMIO_RING_DFH(RING_CTL, D_ALL, F_CMD_ACCESS, NULL, NULL);
1638         MMIO_RING_DFH(RING_ACTHD, D_ALL, F_CMD_ACCESS, NULL, NULL);
1639         MMIO_RING_GM_RDR(RING_START, D_ALL, NULL, NULL);
1640
1641         /* RING MODE */
1642 #define RING_REG(base) (base + 0x29c)
1643         MMIO_RING_DFH(RING_REG, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL,
1644                 ring_mode_mmio_write);
1645 #undef RING_REG
1646
1647         MMIO_RING_DFH(RING_MI_MODE, D_ALL, F_MODE_MASK | F_CMD_ACCESS,
1648                 NULL, NULL);
1649         MMIO_RING_DFH(RING_INSTPM, D_ALL, F_MODE_MASK | F_CMD_ACCESS,
1650                         NULL, NULL);
1651         MMIO_RING_DFH(RING_TIMESTAMP, D_ALL, F_CMD_ACCESS,
1652                         ring_timestamp_mmio_read, NULL);
1653         MMIO_RING_DFH(RING_TIMESTAMP_UDW, D_ALL, F_CMD_ACCESS,
1654                         ring_timestamp_mmio_read, NULL);
1655
1656         MMIO_DFH(GEN7_GT_MODE, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1657         MMIO_DFH(CACHE_MODE_0_GEN7, D_ALL, F_MODE_MASK | F_CMD_ACCESS,
1658                 NULL, NULL);
1659         MMIO_DFH(CACHE_MODE_1, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1660         MMIO_DFH(CACHE_MODE_0, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1661         MMIO_DFH(0x2124, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1662
1663         MMIO_DFH(0x20dc, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1664         MMIO_DFH(_3D_CHICKEN3, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1665         MMIO_DFH(0x2088, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1666         MMIO_DFH(0x20e4, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1667         MMIO_DFH(0x2470, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1668         MMIO_DFH(GAM_ECOCHK, D_ALL, F_CMD_ACCESS, NULL, NULL);
1669         MMIO_DFH(GEN7_COMMON_SLICE_CHICKEN1, D_ALL, F_MODE_MASK | F_CMD_ACCESS,
1670                 NULL, NULL);
1671         MMIO_DFH(COMMON_SLICE_CHICKEN2, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL,
1672                  skl_misc_ctl_write);
1673         MMIO_DFH(0x9030, D_ALL, F_CMD_ACCESS, NULL, NULL);
1674         MMIO_DFH(0x20a0, D_ALL, F_CMD_ACCESS, NULL, NULL);
1675         MMIO_DFH(0x2420, D_ALL, F_CMD_ACCESS, NULL, NULL);
1676         MMIO_DFH(0x2430, D_ALL, F_CMD_ACCESS, NULL, NULL);
1677         MMIO_DFH(0x2434, D_ALL, F_CMD_ACCESS, NULL, NULL);
1678         MMIO_DFH(0x2438, D_ALL, F_CMD_ACCESS, NULL, NULL);
1679         MMIO_DFH(0x243c, D_ALL, F_CMD_ACCESS, NULL, NULL);
1680         MMIO_DFH(0x7018, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1681         MMIO_DFH(HALF_SLICE_CHICKEN3, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1682         MMIO_DFH(GEN7_HALF_SLICE_CHICKEN1, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
1683
1684         /* display */
1685         MMIO_F(0x60220, 0x20, 0, 0, 0, D_ALL, NULL, NULL);
1686         MMIO_D(0x602a0, D_ALL);
1687
1688         MMIO_D(0x65050, D_ALL);
1689         MMIO_D(0x650b4, D_ALL);
1690
1691         MMIO_D(0xc4040, D_ALL);
1692         MMIO_D(DERRMR, D_ALL);
1693
1694         MMIO_D(PIPEDSL(PIPE_A), D_ALL);
1695         MMIO_D(PIPEDSL(PIPE_B), D_ALL);
1696         MMIO_D(PIPEDSL(PIPE_C), D_ALL);
1697         MMIO_D(PIPEDSL(_PIPE_EDP), D_ALL);
1698
1699         MMIO_DH(PIPECONF(PIPE_A), D_ALL, NULL, pipeconf_mmio_write);
1700         MMIO_DH(PIPECONF(PIPE_B), D_ALL, NULL, pipeconf_mmio_write);
1701         MMIO_DH(PIPECONF(PIPE_C), D_ALL, NULL, pipeconf_mmio_write);
1702         MMIO_DH(PIPECONF(_PIPE_EDP), D_ALL, NULL, pipeconf_mmio_write);
1703
1704         MMIO_D(PIPESTAT(PIPE_A), D_ALL);
1705         MMIO_D(PIPESTAT(PIPE_B), D_ALL);
1706         MMIO_D(PIPESTAT(PIPE_C), D_ALL);
1707         MMIO_D(PIPESTAT(_PIPE_EDP), D_ALL);
1708
1709         MMIO_D(PIPE_FLIPCOUNT_G4X(PIPE_A), D_ALL);
1710         MMIO_D(PIPE_FLIPCOUNT_G4X(PIPE_B), D_ALL);
1711         MMIO_D(PIPE_FLIPCOUNT_G4X(PIPE_C), D_ALL);
1712         MMIO_D(PIPE_FLIPCOUNT_G4X(_PIPE_EDP), D_ALL);
1713
1714         MMIO_D(PIPE_FRMCOUNT_G4X(PIPE_A), D_ALL);
1715         MMIO_D(PIPE_FRMCOUNT_G4X(PIPE_B), D_ALL);
1716         MMIO_D(PIPE_FRMCOUNT_G4X(PIPE_C), D_ALL);
1717         MMIO_D(PIPE_FRMCOUNT_G4X(_PIPE_EDP), D_ALL);
1718
1719         MMIO_D(CURCNTR(PIPE_A), D_ALL);
1720         MMIO_D(CURCNTR(PIPE_B), D_ALL);
1721         MMIO_D(CURCNTR(PIPE_C), D_ALL);
1722
1723         MMIO_D(CURPOS(PIPE_A), D_ALL);
1724         MMIO_D(CURPOS(PIPE_B), D_ALL);
1725         MMIO_D(CURPOS(PIPE_C), D_ALL);
1726
1727         MMIO_D(CURBASE(PIPE_A), D_ALL);
1728         MMIO_D(CURBASE(PIPE_B), D_ALL);
1729         MMIO_D(CURBASE(PIPE_C), D_ALL);
1730
1731         MMIO_D(0x700ac, D_ALL);
1732         MMIO_D(0x710ac, D_ALL);
1733         MMIO_D(0x720ac, D_ALL);
1734
1735         MMIO_D(0x70090, D_ALL);
1736         MMIO_D(0x70094, D_ALL);
1737         MMIO_D(0x70098, D_ALL);
1738         MMIO_D(0x7009c, D_ALL);
1739
1740         MMIO_D(DSPCNTR(PIPE_A), D_ALL);
1741         MMIO_D(DSPADDR(PIPE_A), D_ALL);
1742         MMIO_D(DSPSTRIDE(PIPE_A), D_ALL);
1743         MMIO_D(DSPPOS(PIPE_A), D_ALL);
1744         MMIO_D(DSPSIZE(PIPE_A), D_ALL);
1745         MMIO_DH(DSPSURF(PIPE_A), D_ALL, NULL, pri_surf_mmio_write);
1746         MMIO_D(DSPOFFSET(PIPE_A), D_ALL);
1747         MMIO_D(DSPSURFLIVE(PIPE_A), D_ALL);
1748
1749         MMIO_D(DSPCNTR(PIPE_B), D_ALL);
1750         MMIO_D(DSPADDR(PIPE_B), D_ALL);
1751         MMIO_D(DSPSTRIDE(PIPE_B), D_ALL);
1752         MMIO_D(DSPPOS(PIPE_B), D_ALL);
1753         MMIO_D(DSPSIZE(PIPE_B), D_ALL);
1754         MMIO_DH(DSPSURF(PIPE_B), D_ALL, NULL, pri_surf_mmio_write);
1755         MMIO_D(DSPOFFSET(PIPE_B), D_ALL);
1756         MMIO_D(DSPSURFLIVE(PIPE_B), D_ALL);
1757
1758         MMIO_D(DSPCNTR(PIPE_C), D_ALL);
1759         MMIO_D(DSPADDR(PIPE_C), D_ALL);
1760         MMIO_D(DSPSTRIDE(PIPE_C), D_ALL);
1761         MMIO_D(DSPPOS(PIPE_C), D_ALL);
1762         MMIO_D(DSPSIZE(PIPE_C), D_ALL);
1763         MMIO_DH(DSPSURF(PIPE_C), D_ALL, NULL, pri_surf_mmio_write);
1764         MMIO_D(DSPOFFSET(PIPE_C), D_ALL);
1765         MMIO_D(DSPSURFLIVE(PIPE_C), D_ALL);
1766
1767         MMIO_D(SPRCTL(PIPE_A), D_ALL);
1768         MMIO_D(SPRLINOFF(PIPE_A), D_ALL);
1769         MMIO_D(SPRSTRIDE(PIPE_A), D_ALL);
1770         MMIO_D(SPRPOS(PIPE_A), D_ALL);
1771         MMIO_D(SPRSIZE(PIPE_A), D_ALL);
1772         MMIO_D(SPRKEYVAL(PIPE_A), D_ALL);
1773         MMIO_D(SPRKEYMSK(PIPE_A), D_ALL);
1774         MMIO_DH(SPRSURF(PIPE_A), D_ALL, NULL, spr_surf_mmio_write);
1775         MMIO_D(SPRKEYMAX(PIPE_A), D_ALL);
1776         MMIO_D(SPROFFSET(PIPE_A), D_ALL);
1777         MMIO_D(SPRSCALE(PIPE_A), D_ALL);
1778         MMIO_D(SPRSURFLIVE(PIPE_A), D_ALL);
1779
1780         MMIO_D(SPRCTL(PIPE_B), D_ALL);
1781         MMIO_D(SPRLINOFF(PIPE_B), D_ALL);
1782         MMIO_D(SPRSTRIDE(PIPE_B), D_ALL);
1783         MMIO_D(SPRPOS(PIPE_B), D_ALL);
1784         MMIO_D(SPRSIZE(PIPE_B), D_ALL);
1785         MMIO_D(SPRKEYVAL(PIPE_B), D_ALL);
1786         MMIO_D(SPRKEYMSK(PIPE_B), D_ALL);
1787         MMIO_DH(SPRSURF(PIPE_B), D_ALL, NULL, spr_surf_mmio_write);
1788         MMIO_D(SPRKEYMAX(PIPE_B), D_ALL);
1789         MMIO_D(SPROFFSET(PIPE_B), D_ALL);
1790         MMIO_D(SPRSCALE(PIPE_B), D_ALL);
1791         MMIO_D(SPRSURFLIVE(PIPE_B), D_ALL);
1792
1793         MMIO_D(SPRCTL(PIPE_C), D_ALL);
1794         MMIO_D(SPRLINOFF(PIPE_C), D_ALL);
1795         MMIO_D(SPRSTRIDE(PIPE_C), D_ALL);
1796         MMIO_D(SPRPOS(PIPE_C), D_ALL);
1797         MMIO_D(SPRSIZE(PIPE_C), D_ALL);
1798         MMIO_D(SPRKEYVAL(PIPE_C), D_ALL);
1799         MMIO_D(SPRKEYMSK(PIPE_C), D_ALL);
1800         MMIO_DH(SPRSURF(PIPE_C), D_ALL, NULL, spr_surf_mmio_write);
1801         MMIO_D(SPRKEYMAX(PIPE_C), D_ALL);
1802         MMIO_D(SPROFFSET(PIPE_C), D_ALL);
1803         MMIO_D(SPRSCALE(PIPE_C), D_ALL);
1804         MMIO_D(SPRSURFLIVE(PIPE_C), D_ALL);
1805
1806         MMIO_D(HTOTAL(TRANSCODER_A), D_ALL);
1807         MMIO_D(HBLANK(TRANSCODER_A), D_ALL);
1808         MMIO_D(HSYNC(TRANSCODER_A), D_ALL);
1809         MMIO_D(VTOTAL(TRANSCODER_A), D_ALL);
1810         MMIO_D(VBLANK(TRANSCODER_A), D_ALL);
1811         MMIO_D(VSYNC(TRANSCODER_A), D_ALL);
1812         MMIO_D(BCLRPAT(TRANSCODER_A), D_ALL);
1813         MMIO_D(VSYNCSHIFT(TRANSCODER_A), D_ALL);
1814         MMIO_D(PIPESRC(TRANSCODER_A), D_ALL);
1815
1816         MMIO_D(HTOTAL(TRANSCODER_B), D_ALL);
1817         MMIO_D(HBLANK(TRANSCODER_B), D_ALL);
1818         MMIO_D(HSYNC(TRANSCODER_B), D_ALL);
1819         MMIO_D(VTOTAL(TRANSCODER_B), D_ALL);
1820         MMIO_D(VBLANK(TRANSCODER_B), D_ALL);
1821         MMIO_D(VSYNC(TRANSCODER_B), D_ALL);
1822         MMIO_D(BCLRPAT(TRANSCODER_B), D_ALL);
1823         MMIO_D(VSYNCSHIFT(TRANSCODER_B), D_ALL);
1824         MMIO_D(PIPESRC(TRANSCODER_B), D_ALL);
1825
1826         MMIO_D(HTOTAL(TRANSCODER_C), D_ALL);
1827         MMIO_D(HBLANK(TRANSCODER_C), D_ALL);
1828         MMIO_D(HSYNC(TRANSCODER_C), D_ALL);
1829         MMIO_D(VTOTAL(TRANSCODER_C), D_ALL);
1830         MMIO_D(VBLANK(TRANSCODER_C), D_ALL);
1831         MMIO_D(VSYNC(TRANSCODER_C), D_ALL);
1832         MMIO_D(BCLRPAT(TRANSCODER_C), D_ALL);
1833         MMIO_D(VSYNCSHIFT(TRANSCODER_C), D_ALL);
1834         MMIO_D(PIPESRC(TRANSCODER_C), D_ALL);
1835
1836         MMIO_D(HTOTAL(TRANSCODER_EDP), D_ALL);
1837         MMIO_D(HBLANK(TRANSCODER_EDP), D_ALL);
1838         MMIO_D(HSYNC(TRANSCODER_EDP), D_ALL);
1839         MMIO_D(VTOTAL(TRANSCODER_EDP), D_ALL);
1840         MMIO_D(VBLANK(TRANSCODER_EDP), D_ALL);
1841         MMIO_D(VSYNC(TRANSCODER_EDP), D_ALL);
1842         MMIO_D(BCLRPAT(TRANSCODER_EDP), D_ALL);
1843         MMIO_D(VSYNCSHIFT(TRANSCODER_EDP), D_ALL);
1844
1845         MMIO_D(PIPE_DATA_M1(TRANSCODER_A), D_ALL);
1846         MMIO_D(PIPE_DATA_N1(TRANSCODER_A), D_ALL);
1847         MMIO_D(PIPE_DATA_M2(TRANSCODER_A), D_ALL);
1848         MMIO_D(PIPE_DATA_N2(TRANSCODER_A), D_ALL);
1849         MMIO_D(PIPE_LINK_M1(TRANSCODER_A), D_ALL);
1850         MMIO_D(PIPE_LINK_N1(TRANSCODER_A), D_ALL);
1851         MMIO_D(PIPE_LINK_M2(TRANSCODER_A), D_ALL);
1852         MMIO_D(PIPE_LINK_N2(TRANSCODER_A), D_ALL);
1853
1854         MMIO_D(PIPE_DATA_M1(TRANSCODER_B), D_ALL);
1855         MMIO_D(PIPE_DATA_N1(TRANSCODER_B), D_ALL);
1856         MMIO_D(PIPE_DATA_M2(TRANSCODER_B), D_ALL);
1857         MMIO_D(PIPE_DATA_N2(TRANSCODER_B), D_ALL);
1858         MMIO_D(PIPE_LINK_M1(TRANSCODER_B), D_ALL);
1859         MMIO_D(PIPE_LINK_N1(TRANSCODER_B), D_ALL);
1860         MMIO_D(PIPE_LINK_M2(TRANSCODER_B), D_ALL);
1861         MMIO_D(PIPE_LINK_N2(TRANSCODER_B), D_ALL);
1862
1863         MMIO_D(PIPE_DATA_M1(TRANSCODER_C), D_ALL);
1864         MMIO_D(PIPE_DATA_N1(TRANSCODER_C), D_ALL);
1865         MMIO_D(PIPE_DATA_M2(TRANSCODER_C), D_ALL);
1866         MMIO_D(PIPE_DATA_N2(TRANSCODER_C), D_ALL);
1867         MMIO_D(PIPE_LINK_M1(TRANSCODER_C), D_ALL);
1868         MMIO_D(PIPE_LINK_N1(TRANSCODER_C), D_ALL);
1869         MMIO_D(PIPE_LINK_M2(TRANSCODER_C), D_ALL);
1870         MMIO_D(PIPE_LINK_N2(TRANSCODER_C), D_ALL);
1871
1872         MMIO_D(PIPE_DATA_M1(TRANSCODER_EDP), D_ALL);
1873         MMIO_D(PIPE_DATA_N1(TRANSCODER_EDP), D_ALL);
1874         MMIO_D(PIPE_DATA_M2(TRANSCODER_EDP), D_ALL);
1875         MMIO_D(PIPE_DATA_N2(TRANSCODER_EDP), D_ALL);
1876         MMIO_D(PIPE_LINK_M1(TRANSCODER_EDP), D_ALL);
1877         MMIO_D(PIPE_LINK_N1(TRANSCODER_EDP), D_ALL);
1878         MMIO_D(PIPE_LINK_M2(TRANSCODER_EDP), D_ALL);
1879         MMIO_D(PIPE_LINK_N2(TRANSCODER_EDP), D_ALL);
1880
1881         MMIO_D(PF_CTL(PIPE_A), D_ALL);
1882         MMIO_D(PF_WIN_SZ(PIPE_A), D_ALL);
1883         MMIO_D(PF_WIN_POS(PIPE_A), D_ALL);
1884         MMIO_D(PF_VSCALE(PIPE_A), D_ALL);
1885         MMIO_D(PF_HSCALE(PIPE_A), D_ALL);
1886
1887         MMIO_D(PF_CTL(PIPE_B), D_ALL);
1888         MMIO_D(PF_WIN_SZ(PIPE_B), D_ALL);
1889         MMIO_D(PF_WIN_POS(PIPE_B), D_ALL);
1890         MMIO_D(PF_VSCALE(PIPE_B), D_ALL);
1891         MMIO_D(PF_HSCALE(PIPE_B), D_ALL);
1892
1893         MMIO_D(PF_CTL(PIPE_C), D_ALL);
1894         MMIO_D(PF_WIN_SZ(PIPE_C), D_ALL);
1895         MMIO_D(PF_WIN_POS(PIPE_C), D_ALL);
1896         MMIO_D(PF_VSCALE(PIPE_C), D_ALL);
1897         MMIO_D(PF_HSCALE(PIPE_C), D_ALL);
1898
1899         MMIO_D(WM0_PIPEA_ILK, D_ALL);
1900         MMIO_D(WM0_PIPEB_ILK, D_ALL);
1901         MMIO_D(WM0_PIPEC_IVB, D_ALL);
1902         MMIO_D(WM1_LP_ILK, D_ALL);
1903         MMIO_D(WM2_LP_ILK, D_ALL);
1904         MMIO_D(WM3_LP_ILK, D_ALL);
1905         MMIO_D(WM1S_LP_ILK, D_ALL);
1906         MMIO_D(WM2S_LP_IVB, D_ALL);
1907         MMIO_D(WM3S_LP_IVB, D_ALL);
1908
1909         MMIO_D(BLC_PWM_CPU_CTL2, D_ALL);
1910         MMIO_D(BLC_PWM_CPU_CTL, D_ALL);
1911         MMIO_D(BLC_PWM_PCH_CTL1, D_ALL);
1912         MMIO_D(BLC_PWM_PCH_CTL2, D_ALL);
1913
1914         MMIO_D(0x48268, D_ALL);
1915
1916         MMIO_F(PCH_GMBUS0, 4 * 4, 0, 0, 0, D_ALL, gmbus_mmio_read,
1917                 gmbus_mmio_write);
1918         MMIO_F(PCH_GPIOA, 6 * 4, F_UNALIGN, 0, 0, D_ALL, NULL, NULL);
1919         MMIO_F(0xe4f00, 0x28, 0, 0, 0, D_ALL, NULL, NULL);
1920
1921         MMIO_F(_PCH_DPB_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_PRE_SKL, NULL,
1922                 dp_aux_ch_ctl_mmio_write);
1923         MMIO_F(_PCH_DPC_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_PRE_SKL, NULL,
1924                 dp_aux_ch_ctl_mmio_write);
1925         MMIO_F(_PCH_DPD_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_PRE_SKL, NULL,
1926                 dp_aux_ch_ctl_mmio_write);
1927
1928         MMIO_RO(PCH_ADPA, D_ALL, 0, ADPA_CRT_HOTPLUG_MONITOR_MASK, NULL, pch_adpa_mmio_write);
1929
1930         MMIO_DH(_PCH_TRANSACONF, D_ALL, NULL, transconf_mmio_write);
1931         MMIO_DH(_PCH_TRANSBCONF, D_ALL, NULL, transconf_mmio_write);
1932
1933         MMIO_DH(FDI_RX_IIR(PIPE_A), D_ALL, NULL, fdi_rx_iir_mmio_write);
1934         MMIO_DH(FDI_RX_IIR(PIPE_B), D_ALL, NULL, fdi_rx_iir_mmio_write);
1935         MMIO_DH(FDI_RX_IIR(PIPE_C), D_ALL, NULL, fdi_rx_iir_mmio_write);
1936         MMIO_DH(FDI_RX_IMR(PIPE_A), D_ALL, NULL, update_fdi_rx_iir_status);
1937         MMIO_DH(FDI_RX_IMR(PIPE_B), D_ALL, NULL, update_fdi_rx_iir_status);
1938         MMIO_DH(FDI_RX_IMR(PIPE_C), D_ALL, NULL, update_fdi_rx_iir_status);
1939         MMIO_DH(FDI_RX_CTL(PIPE_A), D_ALL, NULL, update_fdi_rx_iir_status);
1940         MMIO_DH(FDI_RX_CTL(PIPE_B), D_ALL, NULL, update_fdi_rx_iir_status);
1941         MMIO_DH(FDI_RX_CTL(PIPE_C), D_ALL, NULL, update_fdi_rx_iir_status);
1942
1943         MMIO_D(_PCH_TRANS_HTOTAL_A, D_ALL);
1944         MMIO_D(_PCH_TRANS_HBLANK_A, D_ALL);
1945         MMIO_D(_PCH_TRANS_HSYNC_A, D_ALL);
1946         MMIO_D(_PCH_TRANS_VTOTAL_A, D_ALL);
1947         MMIO_D(_PCH_TRANS_VBLANK_A, D_ALL);
1948         MMIO_D(_PCH_TRANS_VSYNC_A, D_ALL);
1949         MMIO_D(_PCH_TRANS_VSYNCSHIFT_A, D_ALL);
1950
1951         MMIO_D(_PCH_TRANS_HTOTAL_B, D_ALL);
1952         MMIO_D(_PCH_TRANS_HBLANK_B, D_ALL);
1953         MMIO_D(_PCH_TRANS_HSYNC_B, D_ALL);
1954         MMIO_D(_PCH_TRANS_VTOTAL_B, D_ALL);
1955         MMIO_D(_PCH_TRANS_VBLANK_B, D_ALL);
1956         MMIO_D(_PCH_TRANS_VSYNC_B, D_ALL);
1957         MMIO_D(_PCH_TRANS_VSYNCSHIFT_B, D_ALL);
1958
1959         MMIO_D(_PCH_TRANSA_DATA_M1, D_ALL);
1960         MMIO_D(_PCH_TRANSA_DATA_N1, D_ALL);
1961         MMIO_D(_PCH_TRANSA_DATA_M2, D_ALL);
1962         MMIO_D(_PCH_TRANSA_DATA_N2, D_ALL);
1963         MMIO_D(_PCH_TRANSA_LINK_M1, D_ALL);
1964         MMIO_D(_PCH_TRANSA_LINK_N1, D_ALL);
1965         MMIO_D(_PCH_TRANSA_LINK_M2, D_ALL);
1966         MMIO_D(_PCH_TRANSA_LINK_N2, D_ALL);
1967
1968         MMIO_D(TRANS_DP_CTL(PIPE_A), D_ALL);
1969         MMIO_D(TRANS_DP_CTL(PIPE_B), D_ALL);
1970         MMIO_D(TRANS_DP_CTL(PIPE_C), D_ALL);
1971
1972         MMIO_D(TVIDEO_DIP_CTL(PIPE_A), D_ALL);
1973         MMIO_D(TVIDEO_DIP_DATA(PIPE_A), D_ALL);
1974         MMIO_D(TVIDEO_DIP_GCP(PIPE_A), D_ALL);
1975
1976         MMIO_D(TVIDEO_DIP_CTL(PIPE_B), D_ALL);
1977         MMIO_D(TVIDEO_DIP_DATA(PIPE_B), D_ALL);
1978         MMIO_D(TVIDEO_DIP_GCP(PIPE_B), D_ALL);
1979
1980         MMIO_D(TVIDEO_DIP_CTL(PIPE_C), D_ALL);
1981         MMIO_D(TVIDEO_DIP_DATA(PIPE_C), D_ALL);
1982         MMIO_D(TVIDEO_DIP_GCP(PIPE_C), D_ALL);
1983
1984         MMIO_D(_FDI_RXA_MISC, D_ALL);
1985         MMIO_D(_FDI_RXB_MISC, D_ALL);
1986         MMIO_D(_FDI_RXA_TUSIZE1, D_ALL);
1987         MMIO_D(_FDI_RXA_TUSIZE2, D_ALL);
1988         MMIO_D(_FDI_RXB_TUSIZE1, D_ALL);
1989         MMIO_D(_FDI_RXB_TUSIZE2, D_ALL);
1990
1991         MMIO_DH(PCH_PP_CONTROL, D_ALL, NULL, pch_pp_control_mmio_write);
1992         MMIO_D(PCH_PP_DIVISOR, D_ALL);
1993         MMIO_D(PCH_PP_STATUS,  D_ALL);
1994         MMIO_D(PCH_LVDS, D_ALL);
1995         MMIO_D(_PCH_DPLL_A, D_ALL);
1996         MMIO_D(_PCH_DPLL_B, D_ALL);
1997         MMIO_D(_PCH_FPA0, D_ALL);
1998         MMIO_D(_PCH_FPA1, D_ALL);
1999         MMIO_D(_PCH_FPB0, D_ALL);
2000         MMIO_D(_PCH_FPB1, D_ALL);
2001         MMIO_D(PCH_DREF_CONTROL, D_ALL);
2002         MMIO_D(PCH_RAWCLK_FREQ, D_ALL);
2003         MMIO_D(PCH_DPLL_SEL, D_ALL);
2004
2005         MMIO_D(0x61208, D_ALL);
2006         MMIO_D(0x6120c, D_ALL);
2007         MMIO_D(PCH_PP_ON_DELAYS, D_ALL);
2008         MMIO_D(PCH_PP_OFF_DELAYS, D_ALL);
2009
2010         MMIO_DH(0xe651c, D_ALL, dpy_reg_mmio_read, NULL);
2011         MMIO_DH(0xe661c, D_ALL, dpy_reg_mmio_read, NULL);
2012         MMIO_DH(0xe671c, D_ALL, dpy_reg_mmio_read, NULL);
2013         MMIO_DH(0xe681c, D_ALL, dpy_reg_mmio_read, NULL);
2014         MMIO_DH(0xe6c04, D_ALL, dpy_reg_mmio_read_2, NULL);
2015         MMIO_DH(0xe6e1c, D_ALL, dpy_reg_mmio_read_3, NULL);
2016
2017         MMIO_RO(PCH_PORT_HOTPLUG, D_ALL, 0,
2018                 PORTA_HOTPLUG_STATUS_MASK
2019                 | PORTB_HOTPLUG_STATUS_MASK
2020                 | PORTC_HOTPLUG_STATUS_MASK
2021                 | PORTD_HOTPLUG_STATUS_MASK,
2022                 NULL, NULL);
2023
2024         MMIO_DH(LCPLL_CTL, D_ALL, NULL, lcpll_ctl_mmio_write);
2025         MMIO_D(FUSE_STRAP, D_ALL);
2026         MMIO_D(DIGITAL_PORT_HOTPLUG_CNTRL, D_ALL);
2027
2028         MMIO_D(DISP_ARB_CTL, D_ALL);
2029         MMIO_D(DISP_ARB_CTL2, D_ALL);
2030
2031         MMIO_D(ILK_DISPLAY_CHICKEN1, D_ALL);
2032         MMIO_D(ILK_DISPLAY_CHICKEN2, D_ALL);
2033         MMIO_D(ILK_DSPCLK_GATE_D, D_ALL);
2034
2035         MMIO_D(SOUTH_CHICKEN1, D_ALL);
2036         MMIO_DH(SOUTH_CHICKEN2, D_ALL, NULL, south_chicken2_mmio_write);
2037         MMIO_D(_TRANSA_CHICKEN1, D_ALL);
2038         MMIO_D(_TRANSB_CHICKEN1, D_ALL);
2039         MMIO_D(SOUTH_DSPCLK_GATE_D, D_ALL);
2040         MMIO_D(_TRANSA_CHICKEN2, D_ALL);
2041         MMIO_D(_TRANSB_CHICKEN2, D_ALL);
2042
2043         MMIO_D(ILK_DPFC_CB_BASE, D_ALL);
2044         MMIO_D(ILK_DPFC_CONTROL, D_ALL);
2045         MMIO_D(ILK_DPFC_RECOMP_CTL, D_ALL);
2046         MMIO_D(ILK_DPFC_STATUS, D_ALL);
2047         MMIO_D(ILK_DPFC_FENCE_YOFF, D_ALL);
2048         MMIO_D(ILK_DPFC_CHICKEN, D_ALL);
2049         MMIO_D(ILK_FBC_RT_BASE, D_ALL);
2050
2051         MMIO_D(IPS_CTL, D_ALL);
2052
2053         MMIO_D(PIPE_CSC_COEFF_RY_GY(PIPE_A), D_ALL);
2054         MMIO_D(PIPE_CSC_COEFF_BY(PIPE_A), D_ALL);
2055         MMIO_D(PIPE_CSC_COEFF_RU_GU(PIPE_A), D_ALL);
2056         MMIO_D(PIPE_CSC_COEFF_BU(PIPE_A), D_ALL);
2057         MMIO_D(PIPE_CSC_COEFF_RV_GV(PIPE_A), D_ALL);
2058         MMIO_D(PIPE_CSC_COEFF_BV(PIPE_A), D_ALL);
2059         MMIO_D(PIPE_CSC_MODE(PIPE_A), D_ALL);
2060         MMIO_D(PIPE_CSC_PREOFF_HI(PIPE_A), D_ALL);
2061         MMIO_D(PIPE_CSC_PREOFF_ME(PIPE_A), D_ALL);
2062         MMIO_D(PIPE_CSC_PREOFF_LO(PIPE_A), D_ALL);
2063         MMIO_D(PIPE_CSC_POSTOFF_HI(PIPE_A), D_ALL);
2064         MMIO_D(PIPE_CSC_POSTOFF_ME(PIPE_A), D_ALL);
2065         MMIO_D(PIPE_CSC_POSTOFF_LO(PIPE_A), D_ALL);
2066
2067         MMIO_D(PIPE_CSC_COEFF_RY_GY(PIPE_B), D_ALL);
2068         MMIO_D(PIPE_CSC_COEFF_BY(PIPE_B), D_ALL);
2069         MMIO_D(PIPE_CSC_COEFF_RU_GU(PIPE_B), D_ALL);
2070         MMIO_D(PIPE_CSC_COEFF_BU(PIPE_B), D_ALL);
2071         MMIO_D(PIPE_CSC_COEFF_RV_GV(PIPE_B), D_ALL);
2072         MMIO_D(PIPE_CSC_COEFF_BV(PIPE_B), D_ALL);
2073         MMIO_D(PIPE_CSC_MODE(PIPE_B), D_ALL);
2074         MMIO_D(PIPE_CSC_PREOFF_HI(PIPE_B), D_ALL);
2075         MMIO_D(PIPE_CSC_PREOFF_ME(PIPE_B), D_ALL);
2076         MMIO_D(PIPE_CSC_PREOFF_LO(PIPE_B), D_ALL);
2077         MMIO_D(PIPE_CSC_POSTOFF_HI(PIPE_B), D_ALL);
2078         MMIO_D(PIPE_CSC_POSTOFF_ME(PIPE_B), D_ALL);
2079         MMIO_D(PIPE_CSC_POSTOFF_LO(PIPE_B), D_ALL);
2080
2081         MMIO_D(PIPE_CSC_COEFF_RY_GY(PIPE_C), D_ALL);
2082         MMIO_D(PIPE_CSC_COEFF_BY(PIPE_C), D_ALL);
2083         MMIO_D(PIPE_CSC_COEFF_RU_GU(PIPE_C), D_ALL);
2084         MMIO_D(PIPE_CSC_COEFF_BU(PIPE_C), D_ALL);
2085         MMIO_D(PIPE_CSC_COEFF_RV_GV(PIPE_C), D_ALL);
2086         MMIO_D(PIPE_CSC_COEFF_BV(PIPE_C), D_ALL);
2087         MMIO_D(PIPE_CSC_MODE(PIPE_C), D_ALL);
2088         MMIO_D(PIPE_CSC_PREOFF_HI(PIPE_C), D_ALL);
2089         MMIO_D(PIPE_CSC_PREOFF_ME(PIPE_C), D_ALL);
2090         MMIO_D(PIPE_CSC_PREOFF_LO(PIPE_C), D_ALL);
2091         MMIO_D(PIPE_CSC_POSTOFF_HI(PIPE_C), D_ALL);
2092         MMIO_D(PIPE_CSC_POSTOFF_ME(PIPE_C), D_ALL);
2093         MMIO_D(PIPE_CSC_POSTOFF_LO(PIPE_C), D_ALL);
2094
2095         MMIO_D(PREC_PAL_INDEX(PIPE_A), D_ALL);
2096         MMIO_D(PREC_PAL_DATA(PIPE_A), D_ALL);
2097         MMIO_F(PREC_PAL_GC_MAX(PIPE_A, 0), 4 * 3, 0, 0, 0, D_ALL, NULL, NULL);
2098
2099         MMIO_D(PREC_PAL_INDEX(PIPE_B), D_ALL);
2100         MMIO_D(PREC_PAL_DATA(PIPE_B), D_ALL);
2101         MMIO_F(PREC_PAL_GC_MAX(PIPE_B, 0), 4 * 3, 0, 0, 0, D_ALL, NULL, NULL);
2102
2103         MMIO_D(PREC_PAL_INDEX(PIPE_C), D_ALL);
2104         MMIO_D(PREC_PAL_DATA(PIPE_C), D_ALL);
2105         MMIO_F(PREC_PAL_GC_MAX(PIPE_C, 0), 4 * 3, 0, 0, 0, D_ALL, NULL, NULL);
2106
2107         MMIO_D(0x60110, D_ALL);
2108         MMIO_D(0x61110, D_ALL);
2109         MMIO_F(0x70400, 0x40, 0, 0, 0, D_ALL, NULL, NULL);
2110         MMIO_F(0x71400, 0x40, 0, 0, 0, D_ALL, NULL, NULL);
2111         MMIO_F(0x72400, 0x40, 0, 0, 0, D_ALL, NULL, NULL);
2112         MMIO_F(0x70440, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2113         MMIO_F(0x71440, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2114         MMIO_F(0x72440, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2115         MMIO_F(0x7044c, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2116         MMIO_F(0x7144c, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2117         MMIO_F(0x7244c, 0xc, 0, 0, 0, D_PRE_SKL, NULL, NULL);
2118
2119         MMIO_D(PIPE_WM_LINETIME(PIPE_A), D_ALL);
2120         MMIO_D(PIPE_WM_LINETIME(PIPE_B), D_ALL);
2121         MMIO_D(PIPE_WM_LINETIME(PIPE_C), D_ALL);
2122         MMIO_D(SPLL_CTL, D_ALL);
2123         MMIO_D(_WRPLL_CTL1, D_ALL);
2124         MMIO_D(_WRPLL_CTL2, D_ALL);
2125         MMIO_D(PORT_CLK_SEL(PORT_A), D_ALL);
2126         MMIO_D(PORT_CLK_SEL(PORT_B), D_ALL);
2127         MMIO_D(PORT_CLK_SEL(PORT_C), D_ALL);
2128         MMIO_D(PORT_CLK_SEL(PORT_D), D_ALL);
2129         MMIO_D(PORT_CLK_SEL(PORT_E), D_ALL);
2130         MMIO_D(TRANS_CLK_SEL(TRANSCODER_A), D_ALL);
2131         MMIO_D(TRANS_CLK_SEL(TRANSCODER_B), D_ALL);
2132         MMIO_D(TRANS_CLK_SEL(TRANSCODER_C), D_ALL);
2133
2134         MMIO_D(HSW_NDE_RSTWRN_OPT, D_ALL);
2135         MMIO_D(0x46508, D_ALL);
2136
2137         MMIO_D(0x49080, D_ALL);
2138         MMIO_D(0x49180, D_ALL);
2139         MMIO_D(0x49280, D_ALL);
2140
2141         MMIO_F(0x49090, 0x14, 0, 0, 0, D_ALL, NULL, NULL);
2142         MMIO_F(0x49190, 0x14, 0, 0, 0, D_ALL, NULL, NULL);
2143         MMIO_F(0x49290, 0x14, 0, 0, 0, D_ALL, NULL, NULL);
2144
2145         MMIO_D(GAMMA_MODE(PIPE_A), D_ALL);
2146         MMIO_D(GAMMA_MODE(PIPE_B), D_ALL);
2147         MMIO_D(GAMMA_MODE(PIPE_C), D_ALL);
2148
2149         MMIO_D(PIPE_MULT(PIPE_A), D_ALL);
2150         MMIO_D(PIPE_MULT(PIPE_B), D_ALL);
2151         MMIO_D(PIPE_MULT(PIPE_C), D_ALL);
2152
2153         MMIO_D(HSW_TVIDEO_DIP_CTL(TRANSCODER_A), D_ALL);
2154         MMIO_D(HSW_TVIDEO_DIP_CTL(TRANSCODER_B), D_ALL);
2155         MMIO_D(HSW_TVIDEO_DIP_CTL(TRANSCODER_C), D_ALL);
2156
2157         MMIO_DH(SFUSE_STRAP, D_ALL, NULL, NULL);
2158         MMIO_D(SBI_ADDR, D_ALL);
2159         MMIO_DH(SBI_DATA, D_ALL, sbi_data_mmio_read, NULL);
2160         MMIO_DH(SBI_CTL_STAT, D_ALL, NULL, sbi_ctl_mmio_write);
2161         MMIO_D(PIXCLK_GATE, D_ALL);
2162
2163         MMIO_F(_DPA_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_ALL, NULL,
2164                 dp_aux_ch_ctl_mmio_write);
2165
2166         MMIO_DH(DDI_BUF_CTL(PORT_A), D_ALL, NULL, ddi_buf_ctl_mmio_write);
2167         MMIO_DH(DDI_BUF_CTL(PORT_B), D_ALL, NULL, ddi_buf_ctl_mmio_write);
2168         MMIO_DH(DDI_BUF_CTL(PORT_C), D_ALL, NULL, ddi_buf_ctl_mmio_write);
2169         MMIO_DH(DDI_BUF_CTL(PORT_D), D_ALL, NULL, ddi_buf_ctl_mmio_write);
2170         MMIO_DH(DDI_BUF_CTL(PORT_E), D_ALL, NULL, ddi_buf_ctl_mmio_write);
2171
2172         MMIO_DH(DP_TP_CTL(PORT_A), D_ALL, NULL, dp_tp_ctl_mmio_write);
2173         MMIO_DH(DP_TP_CTL(PORT_B), D_ALL, NULL, dp_tp_ctl_mmio_write);
2174         MMIO_DH(DP_TP_CTL(PORT_C), D_ALL, NULL, dp_tp_ctl_mmio_write);
2175         MMIO_DH(DP_TP_CTL(PORT_D), D_ALL, NULL, dp_tp_ctl_mmio_write);
2176         MMIO_DH(DP_TP_CTL(PORT_E), D_ALL, NULL, dp_tp_ctl_mmio_write);
2177
2178         MMIO_DH(DP_TP_STATUS(PORT_A), D_ALL, NULL, dp_tp_status_mmio_write);
2179         MMIO_DH(DP_TP_STATUS(PORT_B), D_ALL, NULL, dp_tp_status_mmio_write);
2180         MMIO_DH(DP_TP_STATUS(PORT_C), D_ALL, NULL, dp_tp_status_mmio_write);
2181         MMIO_DH(DP_TP_STATUS(PORT_D), D_ALL, NULL, dp_tp_status_mmio_write);
2182         MMIO_DH(DP_TP_STATUS(PORT_E), D_ALL, NULL, NULL);
2183
2184         MMIO_F(_DDI_BUF_TRANS_A, 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2185         MMIO_F(0x64e60, 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2186         MMIO_F(0x64eC0, 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2187         MMIO_F(0x64f20, 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2188         MMIO_F(0x64f80, 0x50, 0, 0, 0, D_ALL, NULL, NULL);
2189
2190         MMIO_D(HSW_AUD_CFG(PIPE_A), D_ALL);
2191         MMIO_D(HSW_AUD_PIN_ELD_CP_VLD, D_ALL);
2192
2193         MMIO_DH(_TRANS_DDI_FUNC_CTL_A, D_ALL, NULL, NULL);
2194         MMIO_DH(_TRANS_DDI_FUNC_CTL_B, D_ALL, NULL, NULL);
2195         MMIO_DH(_TRANS_DDI_FUNC_CTL_C, D_ALL, NULL, NULL);
2196         MMIO_DH(_TRANS_DDI_FUNC_CTL_EDP, D_ALL, NULL, NULL);
2197
2198         MMIO_D(_TRANSA_MSA_MISC, D_ALL);
2199         MMIO_D(_TRANSB_MSA_MISC, D_ALL);
2200         MMIO_D(_TRANSC_MSA_MISC, D_ALL);
2201         MMIO_D(_TRANS_EDP_MSA_MISC, D_ALL);
2202
2203         MMIO_DH(FORCEWAKE, D_ALL, NULL, NULL);
2204         MMIO_D(FORCEWAKE_ACK, D_ALL);
2205         MMIO_D(GEN6_GT_CORE_STATUS, D_ALL);
2206         MMIO_D(GEN6_GT_THREAD_STATUS_REG, D_ALL);
2207         MMIO_DFH(GTFIFODBG, D_ALL, F_CMD_ACCESS, NULL, NULL);
2208         MMIO_DFH(GTFIFOCTL, D_ALL, F_CMD_ACCESS, NULL, NULL);
2209         MMIO_DH(FORCEWAKE_MT, D_PRE_SKL, NULL, mul_force_wake_write);
2210         MMIO_DH(FORCEWAKE_ACK_HSW, D_BDW, NULL, NULL);
2211         MMIO_D(ECOBUS, D_ALL);
2212         MMIO_DH(GEN6_RC_CONTROL, D_ALL, NULL, NULL);
2213         MMIO_DH(GEN6_RC_STATE, D_ALL, NULL, NULL);
2214         MMIO_D(GEN6_RPNSWREQ, D_ALL);
2215         MMIO_D(GEN6_RC_VIDEO_FREQ, D_ALL);
2216         MMIO_D(GEN6_RP_DOWN_TIMEOUT, D_ALL);
2217         MMIO_D(GEN6_RP_INTERRUPT_LIMITS, D_ALL);
2218         MMIO_D(GEN6_RPSTAT1, D_ALL);
2219         MMIO_D(GEN6_RP_CONTROL, D_ALL);
2220         MMIO_D(GEN6_RP_UP_THRESHOLD, D_ALL);
2221         MMIO_D(GEN6_RP_DOWN_THRESHOLD, D_ALL);
2222         MMIO_D(GEN6_RP_CUR_UP_EI, D_ALL);
2223         MMIO_D(GEN6_RP_CUR_UP, D_ALL);
2224         MMIO_D(GEN6_RP_PREV_UP, D_ALL);
2225         MMIO_D(GEN6_RP_CUR_DOWN_EI, D_ALL);
2226         MMIO_D(GEN6_RP_CUR_DOWN, D_ALL);
2227         MMIO_D(GEN6_RP_PREV_DOWN, D_ALL);
2228         MMIO_D(GEN6_RP_UP_EI, D_ALL);
2229         MMIO_D(GEN6_RP_DOWN_EI, D_ALL);
2230         MMIO_D(GEN6_RP_IDLE_HYSTERSIS, D_ALL);
2231         MMIO_D(GEN6_RC1_WAKE_RATE_LIMIT, D_ALL);
2232         MMIO_D(GEN6_RC6_WAKE_RATE_LIMIT, D_ALL);
2233         MMIO_D(GEN6_RC6pp_WAKE_RATE_LIMIT, D_ALL);
2234         MMIO_D(GEN6_RC_EVALUATION_INTERVAL, D_ALL);
2235         MMIO_D(GEN6_RC_IDLE_HYSTERSIS, D_ALL);
2236         MMIO_D(GEN6_RC_SLEEP, D_ALL);
2237         MMIO_D(GEN6_RC1e_THRESHOLD, D_ALL);
2238         MMIO_D(GEN6_RC6_THRESHOLD, D_ALL);
2239         MMIO_D(GEN6_RC6p_THRESHOLD, D_ALL);
2240         MMIO_D(GEN6_RC6pp_THRESHOLD, D_ALL);
2241         MMIO_D(GEN6_PMINTRMSK, D_ALL);
2242         MMIO_DH(HSW_PWR_WELL_BIOS, D_BDW, NULL, power_well_ctl_mmio_write);
2243         MMIO_DH(HSW_PWR_WELL_DRIVER, D_BDW, NULL, power_well_ctl_mmio_write);
2244         MMIO_DH(HSW_PWR_WELL_KVMR, D_BDW, NULL, power_well_ctl_mmio_write);
2245         MMIO_DH(HSW_PWR_WELL_DEBUG, D_BDW, NULL, power_well_ctl_mmio_write);
2246         MMIO_DH(HSW_PWR_WELL_CTL5, D_BDW, NULL, power_well_ctl_mmio_write);
2247         MMIO_DH(HSW_PWR_WELL_CTL6, D_BDW, NULL, power_well_ctl_mmio_write);
2248
2249         MMIO_D(RSTDBYCTL, D_ALL);
2250
2251         MMIO_DH(GEN6_GDRST, D_ALL, NULL, gdrst_mmio_write);
2252         MMIO_F(FENCE_REG_GEN6_LO(0), 0x80, 0, 0, 0, D_ALL, fence_mmio_read, fence_mmio_write);
2253         MMIO_DH(CPU_VGACNTRL, D_ALL, NULL, vga_control_mmio_write);
2254
2255         MMIO_D(TILECTL, D_ALL);
2256
2257         MMIO_D(GEN6_UCGCTL1, D_ALL);
2258         MMIO_D(GEN6_UCGCTL2, D_ALL);
2259
2260         MMIO_F(0x4f000, 0x90, 0, 0, 0, D_ALL, NULL, NULL);
2261
2262         MMIO_D(GEN6_PCODE_DATA, D_ALL);
2263         MMIO_D(0x13812c, D_ALL);
2264         MMIO_DH(GEN7_ERR_INT, D_ALL, NULL, NULL);
2265         MMIO_D(HSW_EDRAM_CAP, D_ALL);
2266         MMIO_D(HSW_IDICR, D_ALL);
2267         MMIO_DH(GFX_FLSH_CNTL_GEN6, D_ALL, NULL, NULL);
2268
2269         MMIO_D(0x3c, D_ALL);
2270         MMIO_D(0x860, D_ALL);
2271         MMIO_D(ECOSKPD, D_ALL);
2272         MMIO_D(0x121d0, D_ALL);
2273         MMIO_D(GEN6_BLITTER_ECOSKPD, D_ALL);
2274         MMIO_D(0x41d0, D_ALL);
2275         MMIO_D(GAC_ECO_BITS, D_ALL);
2276         MMIO_D(0x6200, D_ALL);
2277         MMIO_D(0x6204, D_ALL);
2278         MMIO_D(0x6208, D_ALL);
2279         MMIO_D(0x7118, D_ALL);
2280         MMIO_D(0x7180, D_ALL);
2281         MMIO_D(0x7408, D_ALL);
2282         MMIO_D(0x7c00, D_ALL);
2283         MMIO_DH(GEN6_MBCTL, D_ALL, NULL, mbctl_write);
2284         MMIO_D(0x911c, D_ALL);
2285         MMIO_D(0x9120, D_ALL);
2286         MMIO_DFH(GEN7_UCGCTL4, D_ALL, F_CMD_ACCESS, NULL, NULL);
2287
2288         MMIO_D(GAB_CTL, D_ALL);
2289         MMIO_D(0x48800, D_ALL);
2290         MMIO_D(0xce044, D_ALL);
2291         MMIO_D(0xe6500, D_ALL);
2292         MMIO_D(0xe6504, D_ALL);
2293         MMIO_D(0xe6600, D_ALL);
2294         MMIO_D(0xe6604, D_ALL);
2295         MMIO_D(0xe6700, D_ALL);
2296         MMIO_D(0xe6704, D_ALL);
2297         MMIO_D(0xe6800, D_ALL);
2298         MMIO_D(0xe6804, D_ALL);
2299         MMIO_D(PCH_GMBUS4, D_ALL);
2300         MMIO_D(PCH_GMBUS5, D_ALL);
2301
2302         MMIO_D(0x902c, D_ALL);
2303         MMIO_D(0xec008, D_ALL);
2304         MMIO_D(0xec00c, D_ALL);
2305         MMIO_D(0xec008 + 0x18, D_ALL);
2306         MMIO_D(0xec00c + 0x18, D_ALL);
2307         MMIO_D(0xec008 + 0x18 * 2, D_ALL);
2308         MMIO_D(0xec00c + 0x18 * 2, D_ALL);
2309         MMIO_D(0xec008 + 0x18 * 3, D_ALL);
2310         MMIO_D(0xec00c + 0x18 * 3, D_ALL);
2311         MMIO_D(0xec408, D_ALL);
2312         MMIO_D(0xec40c, D_ALL);
2313         MMIO_D(0xec408 + 0x18, D_ALL);
2314         MMIO_D(0xec40c + 0x18, D_ALL);
2315         MMIO_D(0xec408 + 0x18 * 2, D_ALL);
2316         MMIO_D(0xec40c + 0x18 * 2, D_ALL);
2317         MMIO_D(0xec408 + 0x18 * 3, D_ALL);
2318         MMIO_D(0xec40c + 0x18 * 3, D_ALL);
2319         MMIO_D(0xfc810, D_ALL);
2320         MMIO_D(0xfc81c, D_ALL);
2321         MMIO_D(0xfc828, D_ALL);
2322         MMIO_D(0xfc834, D_ALL);
2323         MMIO_D(0xfcc00, D_ALL);
2324         MMIO_D(0xfcc0c, D_ALL);
2325         MMIO_D(0xfcc18, D_ALL);
2326         MMIO_D(0xfcc24, D_ALL);
2327         MMIO_D(0xfd000, D_ALL);
2328         MMIO_D(0xfd00c, D_ALL);
2329         MMIO_D(0xfd018, D_ALL);
2330         MMIO_D(0xfd024, D_ALL);
2331         MMIO_D(0xfd034, D_ALL);
2332
2333         MMIO_DH(FPGA_DBG, D_ALL, NULL, fpga_dbg_mmio_write);
2334         MMIO_D(0x2054, D_ALL);
2335         MMIO_D(0x12054, D_ALL);
2336         MMIO_D(0x22054, D_ALL);
2337         MMIO_D(0x1a054, D_ALL);
2338
2339         MMIO_D(0x44070, D_ALL);
2340         MMIO_DFH(0x215c, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2341         MMIO_DFH(0x2178, D_ALL, F_CMD_ACCESS, NULL, NULL);
2342         MMIO_DFH(0x217c, D_ALL, F_CMD_ACCESS, NULL, NULL);
2343         MMIO_DFH(0x12178, D_ALL, F_CMD_ACCESS, NULL, NULL);
2344         MMIO_DFH(0x1217c, D_ALL, F_CMD_ACCESS, NULL, NULL);
2345
2346         MMIO_F(0x2290, 8, F_CMD_ACCESS, 0, 0, D_BDW_PLUS, NULL, NULL);
2347         MMIO_D(0x2b00, D_BDW_PLUS);
2348         MMIO_D(0x2360, D_BDW_PLUS);
2349         MMIO_F(0x5200, 32, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2350         MMIO_F(0x5240, 32, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2351         MMIO_F(0x5280, 16, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2352
2353         MMIO_DFH(0x1c17c, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2354         MMIO_DFH(0x1c178, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2355         MMIO_DFH(BCS_SWCTRL, D_ALL, F_CMD_ACCESS, NULL, NULL);
2356
2357         MMIO_F(HS_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2358         MMIO_F(DS_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2359         MMIO_F(IA_VERTICES_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2360         MMIO_F(IA_PRIMITIVES_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2361         MMIO_F(VS_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2362         MMIO_F(GS_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2363         MMIO_F(GS_PRIMITIVES_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2364         MMIO_F(CL_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2365         MMIO_F(CL_PRIMITIVES_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2366         MMIO_F(PS_INVOCATION_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2367         MMIO_F(PS_DEPTH_COUNT, 8, F_CMD_ACCESS, 0, 0, D_ALL, NULL, NULL);
2368         MMIO_DH(0x4260, D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2369         MMIO_DH(0x4264, D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2370         MMIO_DH(0x4268, D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2371         MMIO_DH(0x426c, D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2372         MMIO_DH(0x4270, D_BDW_PLUS, NULL, gvt_reg_tlb_control_handler);
2373         MMIO_DFH(0x4094, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2374
2375         MMIO_DFH(ARB_MODE, D_ALL, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2376         MMIO_RING_GM_RDR(RING_BBADDR, D_ALL, NULL, NULL);
2377         MMIO_DFH(0x2220, D_ALL, F_CMD_ACCESS, NULL, NULL);
2378         MMIO_DFH(0x12220, D_ALL, F_CMD_ACCESS, NULL, NULL);
2379         MMIO_DFH(0x22220, D_ALL, F_CMD_ACCESS, NULL, NULL);
2380         MMIO_RING_DFH(RING_SYNC_1, D_ALL, F_CMD_ACCESS, NULL, NULL);
2381         MMIO_RING_DFH(RING_SYNC_0, D_ALL, F_CMD_ACCESS, NULL, NULL);
2382         MMIO_DFH(0x22178, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2383         MMIO_DFH(0x1a178, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2384         MMIO_DFH(0x1a17c, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2385         MMIO_DFH(0x2217c, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2386         return 0;
2387 }
2388
2389 static int init_broadwell_mmio_info(struct intel_gvt *gvt)
2390 {
2391         struct drm_i915_private *dev_priv = gvt->dev_priv;
2392         int ret;
2393
2394         MMIO_DFH(RING_IMR(GEN8_BSD2_RING_BASE), D_BDW_PLUS, F_CMD_ACCESS, NULL,
2395                         intel_vgpu_reg_imr_handler);
2396
2397         MMIO_DH(GEN8_GT_IMR(0), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2398         MMIO_DH(GEN8_GT_IER(0), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2399         MMIO_DH(GEN8_GT_IIR(0), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2400         MMIO_D(GEN8_GT_ISR(0), D_BDW_PLUS);
2401
2402         MMIO_DH(GEN8_GT_IMR(1), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2403         MMIO_DH(GEN8_GT_IER(1), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2404         MMIO_DH(GEN8_GT_IIR(1), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2405         MMIO_D(GEN8_GT_ISR(1), D_BDW_PLUS);
2406
2407         MMIO_DH(GEN8_GT_IMR(2), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2408         MMIO_DH(GEN8_GT_IER(2), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2409         MMIO_DH(GEN8_GT_IIR(2), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2410         MMIO_D(GEN8_GT_ISR(2), D_BDW_PLUS);
2411
2412         MMIO_DH(GEN8_GT_IMR(3), D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2413         MMIO_DH(GEN8_GT_IER(3), D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2414         MMIO_DH(GEN8_GT_IIR(3), D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2415         MMIO_D(GEN8_GT_ISR(3), D_BDW_PLUS);
2416
2417         MMIO_DH(GEN8_DE_PIPE_IMR(PIPE_A), D_BDW_PLUS, NULL,
2418                 intel_vgpu_reg_imr_handler);
2419         MMIO_DH(GEN8_DE_PIPE_IER(PIPE_A), D_BDW_PLUS, NULL,
2420                 intel_vgpu_reg_ier_handler);
2421         MMIO_DH(GEN8_DE_PIPE_IIR(PIPE_A), D_BDW_PLUS, NULL,
2422                 intel_vgpu_reg_iir_handler);
2423         MMIO_D(GEN8_DE_PIPE_ISR(PIPE_A), D_BDW_PLUS);
2424
2425         MMIO_DH(GEN8_DE_PIPE_IMR(PIPE_B), D_BDW_PLUS, NULL,
2426                 intel_vgpu_reg_imr_handler);
2427         MMIO_DH(GEN8_DE_PIPE_IER(PIPE_B), D_BDW_PLUS, NULL,
2428                 intel_vgpu_reg_ier_handler);
2429         MMIO_DH(GEN8_DE_PIPE_IIR(PIPE_B), D_BDW_PLUS, NULL,
2430                 intel_vgpu_reg_iir_handler);
2431         MMIO_D(GEN8_DE_PIPE_ISR(PIPE_B), D_BDW_PLUS);
2432
2433         MMIO_DH(GEN8_DE_PIPE_IMR(PIPE_C), D_BDW_PLUS, NULL,
2434                 intel_vgpu_reg_imr_handler);
2435         MMIO_DH(GEN8_DE_PIPE_IER(PIPE_C), D_BDW_PLUS, NULL,
2436                 intel_vgpu_reg_ier_handler);
2437         MMIO_DH(GEN8_DE_PIPE_IIR(PIPE_C), D_BDW_PLUS, NULL,
2438                 intel_vgpu_reg_iir_handler);
2439         MMIO_D(GEN8_DE_PIPE_ISR(PIPE_C), D_BDW_PLUS);
2440
2441         MMIO_DH(GEN8_DE_PORT_IMR, D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2442         MMIO_DH(GEN8_DE_PORT_IER, D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2443         MMIO_DH(GEN8_DE_PORT_IIR, D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2444         MMIO_D(GEN8_DE_PORT_ISR, D_BDW_PLUS);
2445
2446         MMIO_DH(GEN8_DE_MISC_IMR, D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2447         MMIO_DH(GEN8_DE_MISC_IER, D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2448         MMIO_DH(GEN8_DE_MISC_IIR, D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2449         MMIO_D(GEN8_DE_MISC_ISR, D_BDW_PLUS);
2450
2451         MMIO_DH(GEN8_PCU_IMR, D_BDW_PLUS, NULL, intel_vgpu_reg_imr_handler);
2452         MMIO_DH(GEN8_PCU_IER, D_BDW_PLUS, NULL, intel_vgpu_reg_ier_handler);
2453         MMIO_DH(GEN8_PCU_IIR, D_BDW_PLUS, NULL, intel_vgpu_reg_iir_handler);
2454         MMIO_D(GEN8_PCU_ISR, D_BDW_PLUS);
2455
2456         MMIO_DH(GEN8_MASTER_IRQ, D_BDW_PLUS, NULL,
2457                 intel_vgpu_reg_master_irq_handler);
2458
2459         MMIO_DFH(RING_HWSTAM(GEN8_BSD2_RING_BASE), D_BDW_PLUS,
2460                 F_CMD_ACCESS, NULL, NULL);
2461         MMIO_DFH(0x1c134, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2462
2463         MMIO_DFH(RING_TAIL(GEN8_BSD2_RING_BASE), D_BDW_PLUS, F_CMD_ACCESS,
2464                 NULL, NULL);
2465         MMIO_DFH(RING_HEAD(GEN8_BSD2_RING_BASE),  D_BDW_PLUS,
2466                 F_CMD_ACCESS, NULL, NULL);
2467         MMIO_GM_RDR(RING_START(GEN8_BSD2_RING_BASE), D_BDW_PLUS, NULL, NULL);
2468         MMIO_DFH(RING_CTL(GEN8_BSD2_RING_BASE), D_BDW_PLUS, F_CMD_ACCESS,
2469                 NULL, NULL);
2470         MMIO_DFH(RING_ACTHD(GEN8_BSD2_RING_BASE), D_BDW_PLUS,
2471                 F_CMD_ACCESS, NULL, NULL);
2472         MMIO_DFH(RING_ACTHD_UDW(GEN8_BSD2_RING_BASE), D_BDW_PLUS,
2473                 F_CMD_ACCESS, NULL, NULL);
2474         MMIO_DFH(0x1c29c, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL,
2475                 ring_mode_mmio_write);
2476         MMIO_DFH(RING_MI_MODE(GEN8_BSD2_RING_BASE), D_BDW_PLUS,
2477                 F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2478         MMIO_DFH(RING_INSTPM(GEN8_BSD2_RING_BASE), D_BDW_PLUS,
2479                 F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2480         MMIO_DFH(RING_TIMESTAMP(GEN8_BSD2_RING_BASE), D_BDW_PLUS, F_CMD_ACCESS,
2481                         ring_timestamp_mmio_read, NULL);
2482
2483         MMIO_RING_DFH(RING_ACTHD_UDW, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2484
2485 #define RING_REG(base) (base + 0xd0)
2486         MMIO_RING_F(RING_REG, 4, F_RO, 0,
2487                 ~_MASKED_BIT_ENABLE(RESET_CTL_REQUEST_RESET), D_BDW_PLUS, NULL,
2488                 ring_reset_ctl_write);
2489         MMIO_F(RING_REG(GEN8_BSD2_RING_BASE), 4, F_RO, 0,
2490                 ~_MASKED_BIT_ENABLE(RESET_CTL_REQUEST_RESET), D_BDW_PLUS, NULL,
2491                 ring_reset_ctl_write);
2492 #undef RING_REG
2493
2494 #define RING_REG(base) (base + 0x230)
2495         MMIO_RING_DFH(RING_REG, D_BDW_PLUS, 0, NULL, elsp_mmio_write);
2496         MMIO_DH(RING_REG(GEN8_BSD2_RING_BASE), D_BDW_PLUS, NULL, elsp_mmio_write);
2497 #undef RING_REG
2498
2499 #define RING_REG(base) (base + 0x234)
2500         MMIO_RING_F(RING_REG, 8, F_RO | F_CMD_ACCESS, 0, ~0, D_BDW_PLUS,
2501                 NULL, NULL);
2502         MMIO_F(RING_REG(GEN8_BSD2_RING_BASE), 4, F_RO | F_CMD_ACCESS, 0,
2503                 ~0LL, D_BDW_PLUS, NULL, NULL);
2504 #undef RING_REG
2505
2506 #define RING_REG(base) (base + 0x244)
2507         MMIO_RING_DFH(RING_REG, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2508         MMIO_DFH(RING_REG(GEN8_BSD2_RING_BASE), D_BDW_PLUS, F_CMD_ACCESS,
2509                 NULL, NULL);
2510 #undef RING_REG
2511
2512 #define RING_REG(base) (base + 0x370)
2513         MMIO_RING_F(RING_REG, 48, F_RO, 0, ~0, D_BDW_PLUS, NULL, NULL);
2514         MMIO_F(RING_REG(GEN8_BSD2_RING_BASE), 48, F_RO, 0, ~0, D_BDW_PLUS,
2515                         NULL, NULL);
2516 #undef RING_REG
2517
2518 #define RING_REG(base) (base + 0x3a0)
2519         MMIO_RING_DFH(RING_REG, D_BDW_PLUS, F_MODE_MASK, NULL, NULL);
2520         MMIO_DFH(RING_REG(GEN8_BSD2_RING_BASE), D_BDW_PLUS, F_MODE_MASK, NULL, NULL);
2521 #undef RING_REG
2522
2523         MMIO_D(PIPEMISC(PIPE_A), D_BDW_PLUS);
2524         MMIO_D(PIPEMISC(PIPE_B), D_BDW_PLUS);
2525         MMIO_D(PIPEMISC(PIPE_C), D_BDW_PLUS);
2526         MMIO_D(0x1c1d0, D_BDW_PLUS);
2527         MMIO_D(GEN6_MBCUNIT_SNPCR, D_BDW_PLUS);
2528         MMIO_D(GEN7_MISCCPCTL, D_BDW_PLUS);
2529         MMIO_D(0x1c054, D_BDW_PLUS);
2530
2531         MMIO_DH(GEN6_PCODE_MAILBOX, D_BDW_PLUS, NULL, mailbox_write);
2532
2533         MMIO_D(GEN8_PRIVATE_PAT_LO, D_BDW_PLUS);
2534         MMIO_D(GEN8_PRIVATE_PAT_HI, D_BDW_PLUS);
2535
2536         MMIO_D(GAMTARBMODE, D_BDW_PLUS);
2537
2538 #define RING_REG(base) (base + 0x270)
2539         MMIO_RING_F(RING_REG, 32, 0, 0, 0, D_BDW_PLUS, NULL, NULL);
2540         MMIO_F(RING_REG(GEN8_BSD2_RING_BASE), 32, 0, 0, 0, D_BDW_PLUS, NULL, NULL);
2541 #undef RING_REG
2542
2543         MMIO_RING_GM_RDR(RING_HWS_PGA, D_BDW_PLUS, NULL, NULL);
2544         MMIO_GM_RDR(RING_HWS_PGA(GEN8_BSD2_RING_BASE), D_BDW_PLUS, NULL, NULL);
2545
2546         MMIO_DFH(HDC_CHICKEN0, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2547
2548         MMIO_D(CHICKEN_PIPESL_1(PIPE_A), D_BDW_PLUS);
2549         MMIO_D(CHICKEN_PIPESL_1(PIPE_B), D_BDW_PLUS);
2550         MMIO_D(CHICKEN_PIPESL_1(PIPE_C), D_BDW_PLUS);
2551
2552         MMIO_D(WM_MISC, D_BDW);
2553         MMIO_D(BDW_EDP_PSR_BASE, D_BDW);
2554
2555         MMIO_D(0x66c00, D_BDW_PLUS);
2556         MMIO_D(0x66c04, D_BDW_PLUS);
2557
2558         MMIO_D(HSW_GTT_CACHE_EN, D_BDW_PLUS);
2559
2560         MMIO_D(GEN8_EU_DISABLE0, D_BDW_PLUS);
2561         MMIO_D(GEN8_EU_DISABLE1, D_BDW_PLUS);
2562         MMIO_D(GEN8_EU_DISABLE2, D_BDW_PLUS);
2563
2564         MMIO_D(0xfdc, D_BDW_PLUS);
2565         MMIO_DFH(GEN8_ROW_CHICKEN, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS,
2566                 NULL, NULL);
2567         MMIO_DFH(GEN7_ROW_CHICKEN2, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS,
2568                 NULL, NULL);
2569         MMIO_DFH(GEN8_UCGCTL6, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2570
2571         MMIO_DFH(0xb1f0, D_BDW, F_CMD_ACCESS, NULL, NULL);
2572         MMIO_DFH(0xb1c0, D_BDW, F_CMD_ACCESS, NULL, NULL);
2573         MMIO_DFH(GEN8_L3SQCREG4, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2574         MMIO_DFH(0xb100, D_BDW, F_CMD_ACCESS, NULL, NULL);
2575         MMIO_DFH(0xb10c, D_BDW, F_CMD_ACCESS, NULL, NULL);
2576         MMIO_D(0xb110, D_BDW);
2577
2578         MMIO_F(0x24d0, 48, F_CMD_ACCESS, 0, 0, D_BDW_PLUS,
2579                 NULL, force_nonpriv_write);
2580
2581         MMIO_D(0x22040, D_BDW_PLUS);
2582         MMIO_D(0x44484, D_BDW_PLUS);
2583         MMIO_D(0x4448c, D_BDW_PLUS);
2584
2585         MMIO_DFH(0x83a4, D_BDW, F_CMD_ACCESS, NULL, NULL);
2586         MMIO_D(GEN8_L3_LRA_1_GPGPU, D_BDW_PLUS);
2587
2588         MMIO_DFH(0x8430, D_BDW, F_CMD_ACCESS, NULL, NULL);
2589
2590         MMIO_D(0x110000, D_BDW_PLUS);
2591
2592         MMIO_D(0x48400, D_BDW_PLUS);
2593
2594         MMIO_D(0x6e570, D_BDW_PLUS);
2595         MMIO_D(0x65f10, D_BDW_PLUS);
2596
2597         MMIO_DFH(0xe194, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL,
2598                  skl_misc_ctl_write);
2599         MMIO_DFH(0xe188, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2600         MMIO_DFH(HALF_SLICE_CHICKEN2, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2601         MMIO_DFH(0x2580, D_BDW_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2602
2603         MMIO_DFH(0x2248, D_BDW, F_CMD_ACCESS, NULL, NULL);
2604
2605         MMIO_DFH(0xe220, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2606         MMIO_DFH(0xe230, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2607         MMIO_DFH(0xe240, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2608         MMIO_DFH(0xe260, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2609         MMIO_DFH(0xe270, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2610         MMIO_DFH(0xe280, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2611         MMIO_DFH(0xe2a0, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2612         MMIO_DFH(0xe2b0, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2613         MMIO_DFH(0xe2c0, D_BDW_PLUS, F_CMD_ACCESS, NULL, NULL);
2614         return 0;
2615 }
2616
2617 static int init_skl_mmio_info(struct intel_gvt *gvt)
2618 {
2619         struct drm_i915_private *dev_priv = gvt->dev_priv;
2620         int ret;
2621
2622         MMIO_DH(FORCEWAKE_RENDER_GEN9, D_SKL_PLUS, NULL, mul_force_wake_write);
2623         MMIO_DH(FORCEWAKE_ACK_RENDER_GEN9, D_SKL_PLUS, NULL, NULL);
2624         MMIO_DH(FORCEWAKE_BLITTER_GEN9, D_SKL_PLUS, NULL, mul_force_wake_write);
2625         MMIO_DH(FORCEWAKE_ACK_BLITTER_GEN9, D_SKL_PLUS, NULL, NULL);
2626         MMIO_DH(FORCEWAKE_MEDIA_GEN9, D_SKL_PLUS, NULL, mul_force_wake_write);
2627         MMIO_DH(FORCEWAKE_ACK_MEDIA_GEN9, D_SKL_PLUS, NULL, NULL);
2628
2629         MMIO_F(_DPB_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_SKL_PLUS, NULL,
2630                                                 dp_aux_ch_ctl_mmio_write);
2631         MMIO_F(_DPC_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_SKL_PLUS, NULL,
2632                                                 dp_aux_ch_ctl_mmio_write);
2633         MMIO_F(_DPD_AUX_CH_CTL, 6 * 4, 0, 0, 0, D_SKL_PLUS, NULL,
2634                                                 dp_aux_ch_ctl_mmio_write);
2635
2636         MMIO_D(HSW_PWR_WELL_BIOS, D_SKL_PLUS);
2637         MMIO_DH(HSW_PWR_WELL_DRIVER, D_SKL_PLUS, NULL,
2638                                                 skl_power_well_ctl_write);
2639         MMIO_DH(GEN6_PCODE_MAILBOX, D_SKL_PLUS, NULL, mailbox_write);
2640
2641         MMIO_D(0xa210, D_SKL_PLUS);
2642         MMIO_D(GEN9_MEDIA_PG_IDLE_HYSTERESIS, D_SKL_PLUS);
2643         MMIO_D(GEN9_RENDER_PG_IDLE_HYSTERESIS, D_SKL_PLUS);
2644         MMIO_DFH(GEN9_GAMT_ECO_REG_RW_IA, D_SKL_PLUS, F_CMD_ACCESS, NULL, NULL);
2645         MMIO_DH(0x4ddc, D_SKL_PLUS, NULL, skl_misc_ctl_write);
2646         MMIO_DH(0x42080, D_SKL_PLUS, NULL, skl_misc_ctl_write);
2647         MMIO_D(0x45504, D_SKL_PLUS);
2648         MMIO_D(0x45520, D_SKL_PLUS);
2649         MMIO_D(0x46000, D_SKL_PLUS);
2650         MMIO_DH(0x46010, D_SKL | D_KBL, NULL, skl_lcpll_write);
2651         MMIO_DH(0x46014, D_SKL | D_KBL, NULL, skl_lcpll_write);
2652         MMIO_D(0x6C040, D_SKL | D_KBL);
2653         MMIO_D(0x6C048, D_SKL | D_KBL);
2654         MMIO_D(0x6C050, D_SKL | D_KBL);
2655         MMIO_D(0x6C044, D_SKL | D_KBL);
2656         MMIO_D(0x6C04C, D_SKL | D_KBL);
2657         MMIO_D(0x6C054, D_SKL | D_KBL);
2658         MMIO_D(0x6c058, D_SKL | D_KBL);
2659         MMIO_D(0x6c05c, D_SKL | D_KBL);
2660         MMIO_DH(0X6c060, D_SKL | D_KBL, dpll_status_read, NULL);
2661
2662         MMIO_DH(SKL_PS_WIN_POS(PIPE_A, 0), D_SKL_PLUS, NULL, pf_write);
2663         MMIO_DH(SKL_PS_WIN_POS(PIPE_A, 1), D_SKL_PLUS, NULL, pf_write);
2664         MMIO_DH(SKL_PS_WIN_POS(PIPE_B, 0), D_SKL_PLUS, NULL, pf_write);
2665         MMIO_DH(SKL_PS_WIN_POS(PIPE_B, 1), D_SKL_PLUS, NULL, pf_write);
2666         MMIO_DH(SKL_PS_WIN_POS(PIPE_C, 0), D_SKL_PLUS, NULL, pf_write);
2667         MMIO_DH(SKL_PS_WIN_POS(PIPE_C, 1), D_SKL_PLUS, NULL, pf_write);
2668
2669         MMIO_DH(SKL_PS_WIN_SZ(PIPE_A, 0), D_SKL_PLUS, NULL, pf_write);
2670         MMIO_DH(SKL_PS_WIN_SZ(PIPE_A, 1), D_SKL_PLUS, NULL, pf_write);
2671         MMIO_DH(SKL_PS_WIN_SZ(PIPE_B, 0), D_SKL_PLUS, NULL, pf_write);
2672         MMIO_DH(SKL_PS_WIN_SZ(PIPE_B, 1), D_SKL_PLUS, NULL, pf_write);
2673         MMIO_DH(SKL_PS_WIN_SZ(PIPE_C, 0), D_SKL_PLUS, NULL, pf_write);
2674         MMIO_DH(SKL_PS_WIN_SZ(PIPE_C, 1), D_SKL_PLUS, NULL, pf_write);
2675
2676         MMIO_DH(SKL_PS_CTRL(PIPE_A, 0), D_SKL_PLUS, NULL, pf_write);
2677         MMIO_DH(SKL_PS_CTRL(PIPE_A, 1), D_SKL_PLUS, NULL, pf_write);
2678         MMIO_DH(SKL_PS_CTRL(PIPE_B, 0), D_SKL_PLUS, NULL, pf_write);
2679         MMIO_DH(SKL_PS_CTRL(PIPE_B, 1), D_SKL_PLUS, NULL, pf_write);
2680         MMIO_DH(SKL_PS_CTRL(PIPE_C, 0), D_SKL_PLUS, NULL, pf_write);
2681         MMIO_DH(SKL_PS_CTRL(PIPE_C, 1), D_SKL_PLUS, NULL, pf_write);
2682
2683         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 0), D_SKL_PLUS, NULL, NULL);
2684         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 1), D_SKL_PLUS, NULL, NULL);
2685         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 2), D_SKL_PLUS, NULL, NULL);
2686         MMIO_DH(PLANE_BUF_CFG(PIPE_A, 3), D_SKL_PLUS, NULL, NULL);
2687
2688         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 0), D_SKL_PLUS, NULL, NULL);
2689         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 1), D_SKL_PLUS, NULL, NULL);
2690         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 2), D_SKL_PLUS, NULL, NULL);
2691         MMIO_DH(PLANE_BUF_CFG(PIPE_B, 3), D_SKL_PLUS, NULL, NULL);
2692
2693         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 0), D_SKL_PLUS, NULL, NULL);
2694         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 1), D_SKL_PLUS, NULL, NULL);
2695         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 2), D_SKL_PLUS, NULL, NULL);
2696         MMIO_DH(PLANE_BUF_CFG(PIPE_C, 3), D_SKL_PLUS, NULL, NULL);
2697
2698         MMIO_DH(CUR_BUF_CFG(PIPE_A), D_SKL_PLUS, NULL, NULL);
2699         MMIO_DH(CUR_BUF_CFG(PIPE_B), D_SKL_PLUS, NULL, NULL);
2700         MMIO_DH(CUR_BUF_CFG(PIPE_C), D_SKL_PLUS, NULL, NULL);
2701
2702         MMIO_F(PLANE_WM(PIPE_A, 0, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2703         MMIO_F(PLANE_WM(PIPE_A, 1, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2704         MMIO_F(PLANE_WM(PIPE_A, 2, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2705
2706         MMIO_F(PLANE_WM(PIPE_B, 0, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2707         MMIO_F(PLANE_WM(PIPE_B, 1, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2708         MMIO_F(PLANE_WM(PIPE_B, 2, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2709
2710         MMIO_F(PLANE_WM(PIPE_C, 0, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2711         MMIO_F(PLANE_WM(PIPE_C, 1, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2712         MMIO_F(PLANE_WM(PIPE_C, 2, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2713
2714         MMIO_F(CUR_WM(PIPE_A, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2715         MMIO_F(CUR_WM(PIPE_B, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2716         MMIO_F(CUR_WM(PIPE_C, 0), 4 * 8, 0, 0, 0, D_SKL_PLUS, NULL, NULL);
2717
2718         MMIO_DH(PLANE_WM_TRANS(PIPE_A, 0), D_SKL_PLUS, NULL, NULL);
2719         MMIO_DH(PLANE_WM_TRANS(PIPE_A, 1), D_SKL_PLUS, NULL, NULL);
2720         MMIO_DH(PLANE_WM_TRANS(PIPE_A, 2), D_SKL_PLUS, NULL, NULL);
2721
2722         MMIO_DH(PLANE_WM_TRANS(PIPE_B, 0), D_SKL_PLUS, NULL, NULL);
2723         MMIO_DH(PLANE_WM_TRANS(PIPE_B, 1), D_SKL_PLUS, NULL, NULL);
2724         MMIO_DH(PLANE_WM_TRANS(PIPE_B, 2), D_SKL_PLUS, NULL, NULL);
2725
2726         MMIO_DH(PLANE_WM_TRANS(PIPE_C, 0), D_SKL_PLUS, NULL, NULL);
2727         MMIO_DH(PLANE_WM_TRANS(PIPE_C, 1), D_SKL_PLUS, NULL, NULL);
2728         MMIO_DH(PLANE_WM_TRANS(PIPE_C, 2), D_SKL_PLUS, NULL, NULL);
2729
2730         MMIO_DH(CUR_WM_TRANS(PIPE_A), D_SKL_PLUS, NULL, NULL);
2731         MMIO_DH(CUR_WM_TRANS(PIPE_B), D_SKL_PLUS, NULL, NULL);
2732         MMIO_DH(CUR_WM_TRANS(PIPE_C), D_SKL_PLUS, NULL, NULL);
2733
2734         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 0), D_SKL_PLUS, NULL, NULL);
2735         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 1), D_SKL_PLUS, NULL, NULL);
2736         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 2), D_SKL_PLUS, NULL, NULL);
2737         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_A, 3), D_SKL_PLUS, NULL, NULL);
2738
2739         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 0), D_SKL_PLUS, NULL, NULL);
2740         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 1), D_SKL_PLUS, NULL, NULL);
2741         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 2), D_SKL_PLUS, NULL, NULL);
2742         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_B, 3), D_SKL_PLUS, NULL, NULL);
2743
2744         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 0), D_SKL_PLUS, NULL, NULL);
2745         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 1), D_SKL_PLUS, NULL, NULL);
2746         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 2), D_SKL_PLUS, NULL, NULL);
2747         MMIO_DH(PLANE_NV12_BUF_CFG(PIPE_C, 3), D_SKL_PLUS, NULL, NULL);
2748
2749         MMIO_DH(_REG_701C0(PIPE_A, 1), D_SKL_PLUS, NULL, NULL);
2750         MMIO_DH(_REG_701C0(PIPE_A, 2), D_SKL_PLUS, NULL, NULL);
2751         MMIO_DH(_REG_701C0(PIPE_A, 3), D_SKL_PLUS, NULL, NULL);
2752         MMIO_DH(_REG_701C0(PIPE_A, 4), D_SKL_PLUS, NULL, NULL);
2753
2754         MMIO_DH(_REG_701C0(PIPE_B, 1), D_SKL_PLUS, NULL, NULL);
2755         MMIO_DH(_REG_701C0(PIPE_B, 2), D_SKL_PLUS, NULL, NULL);
2756         MMIO_DH(_REG_701C0(PIPE_B, 3), D_SKL_PLUS, NULL, NULL);
2757         MMIO_DH(_REG_701C0(PIPE_B, 4), D_SKL_PLUS, NULL, NULL);
2758
2759         MMIO_DH(_REG_701C0(PIPE_C, 1), D_SKL_PLUS, NULL, NULL);
2760         MMIO_DH(_REG_701C0(PIPE_C, 2), D_SKL_PLUS, NULL, NULL);
2761         MMIO_DH(_REG_701C0(PIPE_C, 3), D_SKL_PLUS, NULL, NULL);
2762         MMIO_DH(_REG_701C0(PIPE_C, 4), D_SKL_PLUS, NULL, NULL);
2763
2764         MMIO_DH(_REG_701C4(PIPE_A, 1), D_SKL_PLUS, NULL, NULL);
2765         MMIO_DH(_REG_701C4(PIPE_A, 2), D_SKL_PLUS, NULL, NULL);
2766         MMIO_DH(_REG_701C4(PIPE_A, 3), D_SKL_PLUS, NULL, NULL);
2767         MMIO_DH(_REG_701C4(PIPE_A, 4), D_SKL_PLUS, NULL, NULL);
2768
2769         MMIO_DH(_REG_701C4(PIPE_B, 1), D_SKL_PLUS, NULL, NULL);
2770         MMIO_DH(_REG_701C4(PIPE_B, 2), D_SKL_PLUS, NULL, NULL);
2771         MMIO_DH(_REG_701C4(PIPE_B, 3), D_SKL_PLUS, NULL, NULL);
2772         MMIO_DH(_REG_701C4(PIPE_B, 4), D_SKL_PLUS, NULL, NULL);
2773
2774         MMIO_DH(_REG_701C4(PIPE_C, 1), D_SKL_PLUS, NULL, NULL);
2775         MMIO_DH(_REG_701C4(PIPE_C, 2), D_SKL_PLUS, NULL, NULL);
2776         MMIO_DH(_REG_701C4(PIPE_C, 3), D_SKL_PLUS, NULL, NULL);
2777         MMIO_DH(_REG_701C4(PIPE_C, 4), D_SKL_PLUS, NULL, NULL);
2778
2779         MMIO_D(0x70380, D_SKL_PLUS);
2780         MMIO_D(0x71380, D_SKL_PLUS);
2781         MMIO_D(0x72380, D_SKL_PLUS);
2782         MMIO_D(0x7039c, D_SKL_PLUS);
2783
2784         MMIO_D(0x8f074, D_SKL | D_KBL);
2785         MMIO_D(0x8f004, D_SKL | D_KBL);
2786         MMIO_D(0x8f034, D_SKL | D_KBL);
2787
2788         MMIO_D(0xb11c, D_SKL | D_KBL);
2789
2790         MMIO_D(0x51000, D_SKL | D_KBL);
2791         MMIO_D(0x6c00c, D_SKL_PLUS);
2792
2793         MMIO_F(0xc800, 0x7f8, F_CMD_ACCESS, 0, 0, D_SKL | D_KBL, NULL, NULL);
2794         MMIO_F(0xb020, 0x80, F_CMD_ACCESS, 0, 0, D_SKL | D_KBL, NULL, NULL);
2795
2796         MMIO_D(0xd08, D_SKL_PLUS);
2797         MMIO_DFH(0x20e0, D_SKL_PLUS, F_MODE_MASK, NULL, NULL);
2798         MMIO_DFH(0x20ec, D_SKL_PLUS, F_MODE_MASK | F_CMD_ACCESS, NULL, NULL);
2799
2800         /* TRTT */
2801         MMIO_DFH(0x4de0, D_SKL | D_KBL, F_CMD_ACCESS, NULL, NULL);
2802         MMIO_DFH(0x4de4, D_SKL | D_KBL, F_CMD_ACCESS, NULL, NULL);
2803         MMIO_DFH(0x4de8, D_SKL | D_KBL, F_CMD_ACCESS, NULL, NULL);
2804         MMIO_DFH(0x4dec, D_SKL | D_KBL, F_CMD_ACCESS, NULL, NULL);
2805         MMIO_DFH(0x4df0, D_SKL | D_KBL, F_CMD_ACCESS, NULL, NULL);
2806         MMIO_DFH(0x4df4, D_SKL | D_KBL, F_CMD_ACCESS, NULL, gen9_trtte_write);
2807         MMIO_DH(0x4dfc, D_SKL | D_KBL, NULL, gen9_trtt_chicken_write);
2808
2809         MMIO_D(0x45008, D_SKL | D_KBL);
2810
2811         MMIO_D(0x46430, D_SKL | D_KBL);
2812
2813         MMIO_D(0x46520, D_SKL | D_KBL);
2814
2815         MMIO_D(0xc403c, D_SKL | D_KBL);
2816         MMIO_D(0xb004, D_SKL_PLUS);
2817         MMIO_DH(DMA_CTRL, D_SKL_PLUS, NULL, dma_ctrl_write);
2818
2819         MMIO_D(0x65900, D_SKL_PLUS);
2820         MMIO_D(0x1082c0, D_SKL | D_KBL);
2821         MMIO_D(0x4068, D_SKL | D_KBL);
2822         MMIO_D(0x67054, D_SKL | D_KBL);
2823         MMIO_D(0x6e560, D_SKL | D_KBL);
2824         MMIO_D(0x6e554, D_SKL | D_KBL);
2825         MMIO_D(0x2b20, D_SKL | D_KBL);
2826         MMIO_D(0x65f00, D_SKL | D_KBL);
2827         MMIO_D(0x65f08, D_SKL | D_KBL);
2828         MMIO_D(0x320f0, D_SKL | D_KBL);
2829
2830         MMIO_DFH(_REG_VCS2_EXCC, D_SKL_PLUS, F_CMD_ACCESS, NULL, NULL);
2831         MMIO_DFH(_REG_VECS_EXCC, D_SKL_PLUS, F_CMD_ACCESS, NULL, NULL);
2832         MMIO_D(0x70034, D_SKL_PLUS);
2833         MMIO_D(0x71034, D_SKL_PLUS);
2834         MMIO_D(0x72034, D_SKL_PLUS);
2835
2836         MMIO_D(_PLANE_KEYVAL_1(PIPE_A), D_SKL_PLUS);
2837         MMIO_D(_PLANE_KEYVAL_1(PIPE_B), D_SKL_PLUS);
2838         MMIO_D(_PLANE_KEYVAL_1(PIPE_C), D_SKL_PLUS);
2839         MMIO_D(_PLANE_KEYMSK_1(PIPE_A), D_SKL_PLUS);
2840         MMIO_D(_PLANE_KEYMSK_1(PIPE_B), D_SKL_PLUS);
2841         MMIO_D(_PLANE_KEYMSK_1(PIPE_C), D_SKL_PLUS);
2842
2843         MMIO_D(0x44500, D_SKL_PLUS);
2844         MMIO_DFH(GEN9_CSFE_CHICKEN1_RCS, D_SKL_PLUS, F_CMD_ACCESS, NULL, NULL);
2845         MMIO_DFH(GEN8_HDC_CHICKEN1, D_SKL | D_KBL, F_MODE_MASK | F_CMD_ACCESS,
2846                 NULL, NULL);
2847
2848         MMIO_D(0x4ab8, D_KBL);
2849         MMIO_D(0x940c, D_SKL_PLUS);
2850         MMIO_D(0x2248, D_SKL_PLUS | D_KBL);
2851         MMIO_D(0x4ab0, D_SKL | D_KBL);
2852         MMIO_D(0x20d4, D_SKL | D_KBL);
2853
2854         return 0;
2855 }
2856
2857 /* Special MMIO blocks. */
2858 static struct gvt_mmio_block {
2859         unsigned int device;
2860         i915_reg_t   offset;
2861         unsigned int size;
2862         gvt_mmio_func read;
2863         gvt_mmio_func write;
2864 } gvt_mmio_blocks[] = {
2865         {D_SKL_PLUS, _MMIO(CSR_MMIO_START_RANGE), 0x3000, NULL, NULL},
2866         {D_ALL, _MMIO(MCHBAR_MIRROR_BASE_SNB), 0x40000, NULL, NULL},
2867         {D_ALL, _MMIO(VGT_PVINFO_PAGE), VGT_PVINFO_SIZE,
2868                 pvinfo_mmio_read, pvinfo_mmio_write},
2869         {D_ALL, LGC_PALETTE(PIPE_A, 0), 1024, NULL, NULL},
2870         {D_ALL, LGC_PALETTE(PIPE_B, 0), 1024, NULL, NULL},
2871         {D_ALL, LGC_PALETTE(PIPE_C, 0), 1024, NULL, NULL},
2872 };
2873
2874 static struct gvt_mmio_block *find_mmio_block(struct intel_gvt *gvt,
2875                                               unsigned int offset)
2876 {
2877         unsigned long device = intel_gvt_get_device_type(gvt);
2878         struct gvt_mmio_block *block = gvt_mmio_blocks;
2879         int i;
2880
2881         for (i = 0; i < ARRAY_SIZE(gvt_mmio_blocks); i++, block++) {
2882                 if (!(device & block->device))
2883                         continue;
2884                 if (offset >= INTEL_GVT_MMIO_OFFSET(block->offset) &&
2885                     offset < INTEL_GVT_MMIO_OFFSET(block->offset) + block->size)
2886                         return block;
2887         }
2888         return NULL;
2889 }
2890
2891 /**
2892  * intel_gvt_clean_mmio_info - clean up MMIO information table for GVT device
2893  * @gvt: GVT device
2894  *
2895  * This function is called at the driver unloading stage, to clean up the MMIO
2896  * information table of GVT device
2897  *
2898  */
2899 void intel_gvt_clean_mmio_info(struct intel_gvt *gvt)
2900 {
2901         struct hlist_node *tmp;
2902         struct intel_gvt_mmio_info *e;
2903         int i;
2904
2905         hash_for_each_safe(gvt->mmio.mmio_info_table, i, tmp, e, node)
2906                 kfree(e);
2907
2908         vfree(gvt->mmio.mmio_attribute);
2909         gvt->mmio.mmio_attribute = NULL;
2910 }
2911
2912 /**
2913  * intel_gvt_setup_mmio_info - setup MMIO information table for GVT device
2914  * @gvt: GVT device
2915  *
2916  * This function is called at the initialization stage, to setup the MMIO
2917  * information table for GVT device
2918  *
2919  * Returns:
2920  * zero on success, negative if failed.
2921  */
2922 int intel_gvt_setup_mmio_info(struct intel_gvt *gvt)
2923 {
2924         struct intel_gvt_device_info *info = &gvt->device_info;
2925         struct drm_i915_private *dev_priv = gvt->dev_priv;
2926         int size = info->mmio_size / 4 * sizeof(*gvt->mmio.mmio_attribute);
2927         int ret;
2928
2929         gvt->mmio.mmio_attribute = vzalloc(size);
2930         if (!gvt->mmio.mmio_attribute)
2931                 return -ENOMEM;
2932
2933         ret = init_generic_mmio_info(gvt);
2934         if (ret)
2935                 goto err;
2936
2937         if (IS_BROADWELL(dev_priv)) {
2938                 ret = init_broadwell_mmio_info(gvt);
2939                 if (ret)
2940                         goto err;
2941         } else if (IS_SKYLAKE(dev_priv)
2942                 || IS_KABYLAKE(dev_priv)) {
2943                 ret = init_broadwell_mmio_info(gvt);
2944                 if (ret)
2945                         goto err;
2946                 ret = init_skl_mmio_info(gvt);
2947                 if (ret)
2948                         goto err;
2949         }
2950
2951         gvt_dbg_mmio("traced %u virtual mmio registers\n",
2952                      gvt->mmio.num_tracked_mmio);
2953         return 0;
2954 err:
2955         intel_gvt_clean_mmio_info(gvt);
2956         return ret;
2957 }
2958
2959
2960 /**
2961  * intel_vgpu_default_mmio_read - default MMIO read handler
2962  * @vgpu: a vGPU
2963  * @offset: access offset
2964  * @p_data: data return buffer
2965  * @bytes: access data length
2966  *
2967  * Returns:
2968  * Zero on success, negative error code if failed.
2969  */
2970 int intel_vgpu_default_mmio_read(struct intel_vgpu *vgpu, unsigned int offset,
2971                 void *p_data, unsigned int bytes)
2972 {
2973         read_vreg(vgpu, offset, p_data, bytes);
2974         return 0;
2975 }
2976
2977 /**
2978  * intel_t_default_mmio_write - default MMIO write handler
2979  * @vgpu: a vGPU
2980  * @offset: access offset
2981  * @p_data: write data buffer
2982  * @bytes: access data length
2983  *
2984  * Returns:
2985  * Zero on success, negative error code if failed.
2986  */
2987 int intel_vgpu_default_mmio_write(struct intel_vgpu *vgpu, unsigned int offset,
2988                 void *p_data, unsigned int bytes)
2989 {
2990         write_vreg(vgpu, offset, p_data, bytes);
2991         return 0;
2992 }
2993
2994 /**
2995  * intel_gvt_in_force_nonpriv_whitelist - if a mmio is in whitelist to be
2996  * force-nopriv register
2997  *
2998  * @gvt: a GVT device
2999  * @offset: register offset
3000  *
3001  * Returns:
3002  * True if the register is in force-nonpriv whitelist;
3003  * False if outside;
3004  */
3005 bool intel_gvt_in_force_nonpriv_whitelist(struct intel_gvt *gvt,
3006                                           unsigned int offset)
3007 {
3008         return in_whitelist(offset);
3009 }
3010
3011 /**
3012  * intel_vgpu_mmio_reg_rw - emulate tracked mmio registers
3013  * @vgpu: a vGPU
3014  * @offset: register offset
3015  * @pdata: data buffer
3016  * @bytes: data length
3017  *
3018  * Returns:
3019  * Zero on success, negative error code if failed.
3020  */
3021 int intel_vgpu_mmio_reg_rw(struct intel_vgpu *vgpu, unsigned int offset,
3022                            void *pdata, unsigned int bytes, bool is_read)
3023 {
3024         struct intel_gvt *gvt = vgpu->gvt;
3025         struct intel_gvt_mmio_info *mmio_info;
3026         struct gvt_mmio_block *mmio_block;
3027         gvt_mmio_func func;
3028         int ret;
3029
3030         if (WARN_ON(bytes > 4))
3031                 return -EINVAL;
3032
3033         /*
3034          * Handle special MMIO blocks.
3035          */
3036         mmio_block = find_mmio_block(gvt, offset);
3037         if (mmio_block) {
3038                 func = is_read ? mmio_block->read : mmio_block->write;
3039                 if (func)
3040                         return func(vgpu, offset, pdata, bytes);
3041                 goto default_rw;
3042         }
3043
3044         /*
3045          * Normal tracked MMIOs.
3046          */
3047         mmio_info = find_mmio_info(gvt, offset);
3048         if (!mmio_info) {
3049                 if (!vgpu->mmio.disable_warn_untrack)
3050                         gvt_vgpu_err("untracked MMIO %08x len %d\n",
3051                                      offset, bytes);
3052                 goto default_rw;
3053         }
3054
3055         if (is_read)
3056                 return mmio_info->read(vgpu, offset, pdata, bytes);
3057         else {
3058                 u64 ro_mask = mmio_info->ro_mask;
3059                 u32 old_vreg = 0, old_sreg = 0;
3060                 u64 data = 0;
3061
3062                 if (intel_gvt_mmio_has_mode_mask(gvt, mmio_info->offset)) {
3063                         old_vreg = vgpu_vreg(vgpu, offset);
3064                         old_sreg = vgpu_sreg(vgpu, offset);
3065                 }
3066
3067                 if (likely(!ro_mask))
3068                         ret = mmio_info->write(vgpu, offset, pdata, bytes);
3069                 else if (!~ro_mask) {
3070                         gvt_vgpu_err("try to write RO reg %x\n", offset);
3071                         return 0;
3072                 } else {
3073                         /* keep the RO bits in the virtual register */
3074                         memcpy(&data, pdata, bytes);
3075                         data &= ~ro_mask;
3076                         data |= vgpu_vreg(vgpu, offset) & ro_mask;
3077                         ret = mmio_info->write(vgpu, offset, &data, bytes);
3078                 }
3079
3080                 /* higher 16bits of mode ctl regs are mask bits for change */
3081                 if (intel_gvt_mmio_has_mode_mask(gvt, mmio_info->offset)) {
3082                         u32 mask = vgpu_vreg(vgpu, offset) >> 16;
3083
3084                         vgpu_vreg(vgpu, offset) = (old_vreg & ~mask)
3085                                         | (vgpu_vreg(vgpu, offset) & mask);
3086                         vgpu_sreg(vgpu, offset) = (old_sreg & ~mask)
3087                                         | (vgpu_sreg(vgpu, offset) & mask);
3088                 }
3089         }
3090
3091         return ret;
3092
3093 default_rw:
3094         return is_read ?
3095                 intel_vgpu_default_mmio_read(vgpu, offset, pdata, bytes) :
3096                 intel_vgpu_default_mmio_write(vgpu, offset, pdata, bytes);
3097 }