drivers/iommu/amd_iommu.c

   1 /*
   2  * Copyright (C) 2007-2010 Advanced Micro Devices, Inc.
   3  * Author: Joerg Roedel <joerg.roedel@amd.com>
   4  *         Leo Duran <leo.duran@amd.com>
   5  *
   6  * This program is free software; you can redistribute it and/or modify it
   7  * under the terms of the GNU General Public License version 2 as published
   8  * by the Free Software Foundation.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston, MA  02111-1307 USA
  18  */
  19
  20 #include <linux/ratelimit.h>
  21 #include <linux/pci.h>
  22 #include <linux/pci-ats.h>
  23 #include <linux/bitmap.h>
  24 #include <linux/slab.h>
  25 #include <linux/debugfs.h>
  26 #include <linux/scatterlist.h>
  27 #include <linux/dma-mapping.h>
  28 #include <linux/iommu-helper.h>
  29 #include <linux/iommu.h>
  30 #include <linux/delay.h>
  31 #include <linux/amd-iommu.h>
  32 #include <linux/notifier.h>
  33 #include <linux/export.h>
  34 #include <linux/irq.h>
  35 #include <linux/msi.h>
  36 #include <asm/irq_remapping.h>
  37 #include <asm/io_apic.h>
  38 #include <asm/apic.h>
  39 #include <asm/hw_irq.h>
  40 #include <asm/msidef.h>
  41 #include <asm/proto.h>
  42 #include <asm/iommu.h>
  43 #include <asm/gart.h>
  44 #include <asm/dma.h>
  45
  46 #include "amd_iommu_proto.h"
  47 #include "amd_iommu_types.h"
  48 #include "irq_remapping.h"
  49 #include "pci.h"
  50
  51 #define CMD_SET_TYPE(cmd, t) ((cmd)->data[1] |= ((t) << 28))
  52
  53 #define LOOP_TIMEOUT    100000
  54
  55 /*
  56  * This bitmap is used to advertise the page sizes our hardware support
  57  * to the IOMMU core, which will then use this information to split
  58  * physically contiguous memory regions it is mapping into page sizes
  59  * that we support.
  60  *
  61  * 512GB Pages are not supported due to a hardware bug
  62  */
  63 #define AMD_IOMMU_PGSIZES       ((~0xFFFUL) & ~(2ULL << 38))
  64
  65 static DEFINE_RWLOCK(amd_iommu_devtable_lock);
  66
  67 /* A list of preallocated protection domains */
  68 static LIST_HEAD(iommu_pd_list);
  69 static DEFINE_SPINLOCK(iommu_pd_list_lock);
  70
  71 /* List of all available dev_data structures */
  72 static LIST_HEAD(dev_data_list);
  73 static DEFINE_SPINLOCK(dev_data_list_lock);
  74
  75 LIST_HEAD(ioapic_map);
  76 LIST_HEAD(hpet_map);
  77
  78 /*
  79  * Domain for untranslated devices - only allocated
  80  * if iommu=pt passed on kernel cmd line.
  81  */
  82 static struct protection_domain *pt_domain;
  83
  84 static struct iommu_ops amd_iommu_ops;
  85
  86 static ATOMIC_NOTIFIER_HEAD(ppr_notifier);
  87 int amd_iommu_max_glx_val = -1;
  88
  89 static struct dma_map_ops amd_iommu_dma_ops;
  90
  91 /*
  92  * general struct to manage commands send to an IOMMU
  93  */
  94 struct iommu_cmd {
  95         u32 data[4];
  96 };
  97
  98 struct kmem_cache *amd_iommu_irq_cache;
  99
 100 static void update_domain(struct protection_domain *domain);
 101 static int __init alloc_passthrough_domain(void);
 102
 103 /****************************************************************************
 104  *
 105  * Helper functions
 106  *
 107  ****************************************************************************/
 108
 109 static struct iommu_dev_data *alloc_dev_data(u16 devid)
 110 {
 111         struct iommu_dev_data *dev_data;
 112         unsigned long flags;
 113
 114         dev_data = kzalloc(sizeof(*dev_data), GFP_KERNEL);
 115         if (!dev_data)
 116                 return NULL;
 117
 118         dev_data->devid = devid;
 119         atomic_set(&dev_data->bind, 0);
 120
 121         spin_lock_irqsave(&dev_data_list_lock, flags);
 122         list_add_tail(&dev_data->dev_data_list, &dev_data_list);
 123         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 124
 125         return dev_data;
 126 }
 127
 128 static void free_dev_data(struct iommu_dev_data *dev_data)
 129 {
 130         unsigned long flags;
 131
 132         spin_lock_irqsave(&dev_data_list_lock, flags);
 133         list_del(&dev_data->dev_data_list);
 134         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 135
 136         if (dev_data->group)
 137                 iommu_group_put(dev_data->group);
 138
 139         kfree(dev_data);
 140 }
 141
 142 static struct iommu_dev_data *search_dev_data(u16 devid)
 143 {
 144         struct iommu_dev_data *dev_data;
 145         unsigned long flags;
 146
 147         spin_lock_irqsave(&dev_data_list_lock, flags);
 148         list_for_each_entry(dev_data, &dev_data_list, dev_data_list) {
 149                 if (dev_data->devid == devid)
 150                         goto out_unlock;
 151         }
 152
 153         dev_data = NULL;
 154
 155 out_unlock:
 156         spin_unlock_irqrestore(&dev_data_list_lock, flags);
 157
 158         return dev_data;
 159 }
 160
 161 static struct iommu_dev_data *find_dev_data(u16 devid)
 162 {
 163         struct iommu_dev_data *dev_data;
 164
 165         dev_data = search_dev_data(devid);
 166
 167         if (dev_data == NULL)
 168                 dev_data = alloc_dev_data(devid);
 169
 170         return dev_data;
 171 }
 172
 173 static inline u16 get_device_id(struct device *dev)
 174 {
 175         struct pci_dev *pdev = to_pci_dev(dev);
 176
 177         return PCI_DEVID(pdev->bus->number, pdev->devfn);
 178 }
 179
 180 static struct iommu_dev_data *get_dev_data(struct device *dev)
 181 {
 182         return dev->archdata.iommu;
 183 }
 184
 185 static bool pci_iommuv2_capable(struct pci_dev *pdev)
 186 {
 187         static const int caps[] = {
 188                 PCI_EXT_CAP_ID_ATS,
 189                 PCI_EXT_CAP_ID_PRI,
 190                 PCI_EXT_CAP_ID_PASID,
 191         };
 192         int i, pos;
 193
 194         for (i = 0; i < 3; ++i) {
 195                 pos = pci_find_ext_capability(pdev, caps[i]);
 196                 if (pos == 0)
 197                         return false;
 198         }
 199
 200         return true;
 201 }
 202
 203 static bool pdev_pri_erratum(struct pci_dev *pdev, u32 erratum)
 204 {
 205         struct iommu_dev_data *dev_data;
 206
 207         dev_data = get_dev_data(&pdev->dev);
 208
 209         return dev_data->errata & (1 << erratum) ? true : false;
 210 }
 211
 212 /*
 213  * In this function the list of preallocated protection domains is traversed to
 214  * find the domain for a specific device
 215  */
 216 static struct dma_ops_domain *find_protection_domain(u16 devid)
 217 {
 218         struct dma_ops_domain *entry, *ret = NULL;
 219         unsigned long flags;
 220         u16 alias = amd_iommu_alias_table[devid];
 221
 222         if (list_empty(&iommu_pd_list))
 223                 return NULL;
 224
 225         spin_lock_irqsave(&iommu_pd_list_lock, flags);
 226
 227         list_for_each_entry(entry, &iommu_pd_list, list) {
 228                 if (entry->target_dev == devid ||
 229                     entry->target_dev == alias) {
 230                         ret = entry;
 231                         break;
 232                 }
 233         }
 234
 235         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
 236
 237         return ret;
 238 }
 239
 240 /*
 241  * This function checks if the driver got a valid device from the caller to
 242  * avoid dereferencing invalid pointers.
 243  */
 244 static bool check_device(struct device *dev)
 245 {
 246         u16 devid;
 247
 248         if (!dev || !dev->dma_mask)
 249                 return false;
 250
 251         /* No device or no PCI device */
 252         if (dev->bus != &pci_bus_type)
 253                 return false;
 254
 255         devid = get_device_id(dev);
 256
 257         /* Out of our scope? */
 258         if (devid > amd_iommu_last_bdf)
 259                 return false;
 260
 261         if (amd_iommu_rlookup_table[devid] == NULL)
 262                 return false;
 263
 264         return true;
 265 }
 266
 267 static struct pci_bus *find_hosted_bus(struct pci_bus *bus)
 268 {
 269         while (!bus->self) {
 270                 if (!pci_is_root_bus(bus))
 271                         bus = bus->parent;
 272                 else
 273                         return ERR_PTR(-ENODEV);
 274         }
 275
 276         return bus;
 277 }
 278
 279 #define REQ_ACS_FLAGS   (PCI_ACS_SV | PCI_ACS_RR | PCI_ACS_CR | PCI_ACS_UF)
 280
 281 static struct pci_dev *get_isolation_root(struct pci_dev *pdev)
 282 {
 283         struct pci_dev *dma_pdev = pdev;
 284
 285         /* Account for quirked devices */
 286         swap_pci_ref(&dma_pdev, pci_get_dma_source(dma_pdev));
 287
 288         /*
 289          * If it's a multifunction device that does not support our
 290          * required ACS flags, add to the same group as function 0.
 291          */
 292         if (dma_pdev->multifunction &&
 293             !pci_acs_enabled(dma_pdev, REQ_ACS_FLAGS))
 294                 swap_pci_ref(&dma_pdev,
 295                              pci_get_slot(dma_pdev->bus,
 296                                           PCI_DEVFN(PCI_SLOT(dma_pdev->devfn),
 297                                           0)));
 298
 299         /*
 300          * Devices on the root bus go through the iommu.  If that's not us,
 301          * find the next upstream device and test ACS up to the root bus.
 302          * Finding the next device may require skipping virtual buses.
 303          */
 304         while (!pci_is_root_bus(dma_pdev->bus)) {
 305                 struct pci_bus *bus = find_hosted_bus(dma_pdev->bus);
 306                 if (IS_ERR(bus))
 307                         break;
 308
 309                 if (pci_acs_path_enabled(bus->self, NULL, REQ_ACS_FLAGS))
 310                         break;
 311
 312                 swap_pci_ref(&dma_pdev, pci_dev_get(bus->self));
 313         }
 314
 315         return dma_pdev;
 316 }
 317
 318 static int use_pdev_iommu_group(struct pci_dev *pdev, struct device *dev)
 319 {
 320         struct iommu_group *group = iommu_group_get(&pdev->dev);
 321         int ret;
 322
 323         if (!group) {
 324                 group = iommu_group_alloc();
 325                 if (IS_ERR(group))
 326                         return PTR_ERR(group);
 327
 328                 WARN_ON(&pdev->dev != dev);
 329         }
 330
 331         ret = iommu_group_add_device(group, dev);
 332         iommu_group_put(group);
 333         return ret;
 334 }
 335
 336 static int use_dev_data_iommu_group(struct iommu_dev_data *dev_data,
 337                                     struct device *dev)
 338 {
 339         if (!dev_data->group) {
 340                 struct iommu_group *group = iommu_group_alloc();
 341                 if (IS_ERR(group))
 342                         return PTR_ERR(group);
 343
 344                 dev_data->group = group;
 345         }
 346
 347         return iommu_group_add_device(dev_data->group, dev);
 348 }
 349
 350 static int init_iommu_group(struct device *dev)
 351 {
 352         struct iommu_dev_data *dev_data;
 353         struct iommu_group *group;
 354         struct pci_dev *dma_pdev;
 355         int ret;
 356
 357         group = iommu_group_get(dev);
 358         if (group) {
 359                 iommu_group_put(group);
 360                 return 0;
 361         }
 362
 363         dev_data = find_dev_data(get_device_id(dev));
 364         if (!dev_data)
 365                 return -ENOMEM;
 366
 367         if (dev_data->alias_data) {
 368                 u16 alias;
 369                 struct pci_bus *bus;
 370
 371                 if (dev_data->alias_data->group)
 372                         goto use_group;
 373
 374                 /*
 375                  * If the alias device exists, it's effectively just a first
 376                  * level quirk for finding the DMA source.
 377                  */
 378                 alias = amd_iommu_alias_table[dev_data->devid];
 379                 dma_pdev = pci_get_bus_and_slot(alias >> 8, alias & 0xff);
 380                 if (dma_pdev) {
 381                         dma_pdev = get_isolation_root(dma_pdev);
 382                         goto use_pdev;
 383                 }
 384
 385                 /*
 386                  * If the alias is virtual, try to find a parent device
 387                  * and test whether the IOMMU group is actualy rooted above
 388                  * the alias.  Be careful to also test the parent device if
 389                  * we think the alias is the root of the group.
 390                  */
 391                 bus = pci_find_bus(0, alias >> 8);
 392                 if (!bus)
 393                         goto use_group;
 394
 395                 bus = find_hosted_bus(bus);
 396                 if (IS_ERR(bus) || !bus->self)
 397                         goto use_group;
 398
 399                 dma_pdev = get_isolation_root(pci_dev_get(bus->self));
 400                 if (dma_pdev != bus->self || (dma_pdev->multifunction &&
 401                     !pci_acs_enabled(dma_pdev, REQ_ACS_FLAGS)))
 402                         goto use_pdev;
 403
 404                 pci_dev_put(dma_pdev);
 405                 goto use_group;
 406         }
 407
 408         dma_pdev = get_isolation_root(pci_dev_get(to_pci_dev(dev)));
 409 use_pdev:
 410         ret = use_pdev_iommu_group(dma_pdev, dev);
 411         pci_dev_put(dma_pdev);
 412         return ret;
 413 use_group:
 414         return use_dev_data_iommu_group(dev_data->alias_data, dev);
 415 }
 416
 417 static int iommu_init_device(struct device *dev)
 418 {
 419         struct pci_dev *pdev = to_pci_dev(dev);
 420         struct iommu_dev_data *dev_data;
 421         u16 alias;
 422         int ret;
 423
 424         if (dev->archdata.iommu)
 425                 return 0;
 426
 427         dev_data = find_dev_data(get_device_id(dev));
 428         if (!dev_data)
 429                 return -ENOMEM;
 430
 431         alias = amd_iommu_alias_table[dev_data->devid];
 432         if (alias != dev_data->devid) {
 433                 struct iommu_dev_data *alias_data;
 434
 435                 alias_data = find_dev_data(alias);
 436                 if (alias_data == NULL) {
 437                         pr_err("AMD-Vi: Warning: Unhandled device %s\n",
 438                                         dev_name(dev));
 439                         free_dev_data(dev_data);
 440                         return -ENOTSUPP;
 441                 }
 442                 dev_data->alias_data = alias_data;
 443         }
 444
 445         ret = init_iommu_group(dev);
 446         if (ret)
 447                 return ret;
 448
 449         if (pci_iommuv2_capable(pdev)) {
 450                 struct amd_iommu *iommu;
 451
 452                 iommu              = amd_iommu_rlookup_table[dev_data->devid];
 453                 dev_data->iommu_v2 = iommu->is_iommu_v2;
 454         }
 455
 456         dev->archdata.iommu = dev_data;
 457
 458         return 0;
 459 }
 460
 461 static void iommu_ignore_device(struct device *dev)
 462 {
 463         u16 devid, alias;
 464
 465         devid = get_device_id(dev);
 466         alias = amd_iommu_alias_table[devid];
 467
 468         memset(&amd_iommu_dev_table[devid], 0, sizeof(struct dev_table_entry));
 469         memset(&amd_iommu_dev_table[alias], 0, sizeof(struct dev_table_entry));
 470
 471         amd_iommu_rlookup_table[devid] = NULL;
 472         amd_iommu_rlookup_table[alias] = NULL;
 473 }
 474
 475 static void iommu_uninit_device(struct device *dev)
 476 {
 477         iommu_group_remove_device(dev);
 478
 479         /*
 480          * Nothing to do here - we keep dev_data around for unplugged devices
 481          * and reuse it when the device is re-plugged - not doing so would
 482          * introduce a ton of races.
 483          */
 484 }
 485
 486 void __init amd_iommu_uninit_devices(void)
 487 {
 488         struct iommu_dev_data *dev_data, *n;
 489         struct pci_dev *pdev = NULL;
 490
 491         for_each_pci_dev(pdev) {
 492
 493                 if (!check_device(&pdev->dev))
 494                         continue;
 495
 496                 iommu_uninit_device(&pdev->dev);
 497         }
 498
 499         /* Free all of our dev_data structures */
 500         list_for_each_entry_safe(dev_data, n, &dev_data_list, dev_data_list)
 501                 free_dev_data(dev_data);
 502 }
 503
 504 int __init amd_iommu_init_devices(void)
 505 {
 506         struct pci_dev *pdev = NULL;
 507         int ret = 0;
 508
 509         for_each_pci_dev(pdev) {
 510
 511                 if (!check_device(&pdev->dev))
 512                         continue;
 513
 514                 ret = iommu_init_device(&pdev->dev);
 515                 if (ret == -ENOTSUPP)
 516                         iommu_ignore_device(&pdev->dev);
 517                 else if (ret)
 518                         goto out_free;
 519         }
 520
 521         return 0;
 522
 523 out_free:
 524
 525         amd_iommu_uninit_devices();
 526
 527         return ret;
 528 }
 529 #ifdef CONFIG_AMD_IOMMU_STATS
 530
 531 /*
 532  * Initialization code for statistics collection
 533  */
 534
 535 DECLARE_STATS_COUNTER(compl_wait);
 536 DECLARE_STATS_COUNTER(cnt_map_single);
 537 DECLARE_STATS_COUNTER(cnt_unmap_single);
 538 DECLARE_STATS_COUNTER(cnt_map_sg);
 539 DECLARE_STATS_COUNTER(cnt_unmap_sg);
 540 DECLARE_STATS_COUNTER(cnt_alloc_coherent);
 541 DECLARE_STATS_COUNTER(cnt_free_coherent);
 542 DECLARE_STATS_COUNTER(cross_page);
 543 DECLARE_STATS_COUNTER(domain_flush_single);
 544 DECLARE_STATS_COUNTER(domain_flush_all);
 545 DECLARE_STATS_COUNTER(alloced_io_mem);
 546 DECLARE_STATS_COUNTER(total_map_requests);
 547 DECLARE_STATS_COUNTER(complete_ppr);
 548 DECLARE_STATS_COUNTER(invalidate_iotlb);
 549 DECLARE_STATS_COUNTER(invalidate_iotlb_all);
 550 DECLARE_STATS_COUNTER(pri_requests);
 551
 552 static struct dentry *stats_dir;
 553 static struct dentry *de_fflush;
 554
 555 static void amd_iommu_stats_add(struct __iommu_counter *cnt)
 556 {
 557         if (stats_dir == NULL)
 558                 return;
 559
 560         cnt->dent = debugfs_create_u64(cnt->name, 0444, stats_dir,
 561                                        &cnt->value);
 562 }
 563
 564 static void amd_iommu_stats_init(void)
 565 {
 566         stats_dir = debugfs_create_dir("amd-iommu", NULL);
 567         if (stats_dir == NULL)
 568                 return;
 569
 570         de_fflush  = debugfs_create_bool("fullflush", 0444, stats_dir,
 571                                          &amd_iommu_unmap_flush);
 572
 573         amd_iommu_stats_add(&compl_wait);
 574         amd_iommu_stats_add(&cnt_map_single);
 575         amd_iommu_stats_add(&cnt_unmap_single);
 576         amd_iommu_stats_add(&cnt_map_sg);
 577         amd_iommu_stats_add(&cnt_unmap_sg);
 578         amd_iommu_stats_add(&cnt_alloc_coherent);
 579         amd_iommu_stats_add(&cnt_free_coherent);
 580         amd_iommu_stats_add(&cross_page);
 581         amd_iommu_stats_add(&domain_flush_single);
 582         amd_iommu_stats_add(&domain_flush_all);
 583         amd_iommu_stats_add(&alloced_io_mem);
 584         amd_iommu_stats_add(&total_map_requests);
 585         amd_iommu_stats_add(&complete_ppr);
 586         amd_iommu_stats_add(&invalidate_iotlb);
 587         amd_iommu_stats_add(&invalidate_iotlb_all);
 588         amd_iommu_stats_add(&pri_requests);
 589 }
 590
 591 #endif
 592
 593 /****************************************************************************
 594  *
 595  * Interrupt handling functions
 596  *
 597  ****************************************************************************/
 598
 599 static void dump_dte_entry(u16 devid)
 600 {
 601         int i;
 602
 603         for (i = 0; i < 4; ++i)
 604                 pr_err("AMD-Vi: DTE[%d]: %016llx\n", i,
 605                         amd_iommu_dev_table[devid].data[i]);
 606 }
 607
 608 static void dump_command(unsigned long phys_addr)
 609 {
 610         struct iommu_cmd *cmd = phys_to_virt(phys_addr);
 611         int i;
 612
 613         for (i = 0; i < 4; ++i)
 614                 pr_err("AMD-Vi: CMD[%d]: %08x\n", i, cmd->data[i]);
 615 }
 616
 617 static void iommu_print_event(struct amd_iommu *iommu, void *__evt)
 618 {
 619         int type, devid, domid, flags;
 620         volatile u32 *event = __evt;
 621         int count = 0;
 622         u64 address;
 623
 624 retry:
 625         type    = (event[1] >> EVENT_TYPE_SHIFT)  & EVENT_TYPE_MASK;
 626         devid   = (event[0] >> EVENT_DEVID_SHIFT) & EVENT_DEVID_MASK;
 627         domid   = (event[1] >> EVENT_DOMID_SHIFT) & EVENT_DOMID_MASK;
 628         flags   = (event[1] >> EVENT_FLAGS_SHIFT) & EVENT_FLAGS_MASK;
 629         address = (u64)(((u64)event[3]) << 32) | event[2];
 630
 631         if (type == 0) {
 632                 /* Did we hit the erratum? */
 633                 if (++count == LOOP_TIMEOUT) {
 634                         pr_err("AMD-Vi: No event written to event log\n");
 635                         return;
 636                 }
 637                 udelay(1);
 638                 goto retry;
 639         }
 640
 641         printk(KERN_ERR "AMD-Vi: Event logged [");
 642
 643         switch (type) {
 644         case EVENT_TYPE_ILL_DEV:
 645                 printk("ILLEGAL_DEV_TABLE_ENTRY device=%02x:%02x.%x "
 646                        "address=0x%016llx flags=0x%04x]\n",
 647                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 648                        address, flags);
 649                 dump_dte_entry(devid);
 650                 break;
 651         case EVENT_TYPE_IO_FAULT:
 652                 printk("IO_PAGE_FAULT device=%02x:%02x.%x "
 653                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 654                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 655                        domid, address, flags);
 656                 break;
 657         case EVENT_TYPE_DEV_TAB_ERR:
 658                 printk("DEV_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 659                        "address=0x%016llx flags=0x%04x]\n",
 660                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 661                        address, flags);
 662                 break;
 663         case EVENT_TYPE_PAGE_TAB_ERR:
 664                 printk("PAGE_TAB_HARDWARE_ERROR device=%02x:%02x.%x "
 665                        "domain=0x%04x address=0x%016llx flags=0x%04x]\n",
 666                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 667                        domid, address, flags);
 668                 break;
 669         case EVENT_TYPE_ILL_CMD:
 670                 printk("ILLEGAL_COMMAND_ERROR address=0x%016llx]\n", address);
 671                 dump_command(address);
 672                 break;
 673         case EVENT_TYPE_CMD_HARD_ERR:
 674                 printk("COMMAND_HARDWARE_ERROR address=0x%016llx "
 675                        "flags=0x%04x]\n", address, flags);
 676                 break;
 677         case EVENT_TYPE_IOTLB_INV_TO:
 678                 printk("IOTLB_INV_TIMEOUT device=%02x:%02x.%x "
 679                        "address=0x%016llx]\n",
 680                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 681                        address);
 682                 break;
 683         case EVENT_TYPE_INV_DEV_REQ:
 684                 printk("INVALID_DEVICE_REQUEST device=%02x:%02x.%x "
 685                        "address=0x%016llx flags=0x%04x]\n",
 686                        PCI_BUS_NUM(devid), PCI_SLOT(devid), PCI_FUNC(devid),
 687                        address, flags);
 688                 break;
 689         default:
 690                 printk(KERN_ERR "UNKNOWN type=0x%02x]\n", type);
 691         }
 692
 693         memset(__evt, 0, 4 * sizeof(u32));
 694 }
 695
 696 static void iommu_poll_events(struct amd_iommu *iommu)
 697 {
 698         u32 head, tail;
 699
 700         head = readl(iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 701         tail = readl(iommu->mmio_base + MMIO_EVT_TAIL_OFFSET);
 702
 703         while (head != tail) {
 704                 iommu_print_event(iommu, iommu->evt_buf + head);
 705                 head = (head + EVENT_ENTRY_SIZE) % iommu->evt_buf_size;
 706         }
 707
 708         writel(head, iommu->mmio_base + MMIO_EVT_HEAD_OFFSET);
 709 }
 710
 711 static void iommu_handle_ppr_entry(struct amd_iommu *iommu, u64 *raw)
 712 {
 713         struct amd_iommu_fault fault;
 714
 715         INC_STATS_COUNTER(pri_requests);
 716
 717         if (PPR_REQ_TYPE(raw[0]) != PPR_REQ_FAULT) {
 718                 pr_err_ratelimited("AMD-Vi: Unknown PPR request received\n");
 719                 return;
 720         }
 721
 722         fault.address   = raw[1];
 723         fault.pasid     = PPR_PASID(raw[0]);
 724         fault.device_id = PPR_DEVID(raw[0]);
 725         fault.tag       = PPR_TAG(raw[0]);
 726         fault.flags     = PPR_FLAGS(raw[0]);
 727
 728         atomic_notifier_call_chain(&ppr_notifier, 0, &fault);
 729 }
 730
 731 static void iommu_poll_ppr_log(struct amd_iommu *iommu)
 732 {
 733         u32 head, tail;
 734
 735         if (iommu->ppr_log == NULL)
 736                 return;
 737
 738         head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 739         tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 740
 741         while (head != tail) {
 742                 volatile u64 *raw;
 743                 u64 entry[2];
 744                 int i;
 745
 746                 raw = (u64 *)(iommu->ppr_log + head);
 747
 748                 /*
 749                  * Hardware bug: Interrupt may arrive before the entry is
 750                  * written to memory. If this happens we need to wait for the
 751                  * entry to arrive.
 752                  */
 753                 for (i = 0; i < LOOP_TIMEOUT; ++i) {
 754                         if (PPR_REQ_TYPE(raw[0]) != 0)
 755                                 break;
 756                         udelay(1);
 757                 }
 758
 759                 /* Avoid memcpy function-call overhead */
 760                 entry[0] = raw[0];
 761                 entry[1] = raw[1];
 762
 763                 /*
 764                  * To detect the hardware bug we need to clear the entry
 765                  * back to zero.
 766                  */
 767                 raw[0] = raw[1] = 0UL;
 768
 769                 /* Update head pointer of hardware ring-buffer */
 770                 head = (head + PPR_ENTRY_SIZE) % PPR_LOG_SIZE;
 771                 writel(head, iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 772
 773                 /* Handle PPR entry */
 774                 iommu_handle_ppr_entry(iommu, entry);
 775
 776                 /* Refresh ring-buffer information */
 777                 head = readl(iommu->mmio_base + MMIO_PPR_HEAD_OFFSET);
 778                 tail = readl(iommu->mmio_base + MMIO_PPR_TAIL_OFFSET);
 779         }
 780 }
 781
 782 irqreturn_t amd_iommu_int_thread(int irq, void *data)
 783 {
 784         struct amd_iommu *iommu = (struct amd_iommu *) data;
 785         u32 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 786
 787         while (status & (MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK)) {
 788                 /* Enable EVT and PPR interrupts again */
 789                 writel((MMIO_STATUS_EVT_INT_MASK | MMIO_STATUS_PPR_INT_MASK),
 790                         iommu->mmio_base + MMIO_STATUS_OFFSET);
 791
 792                 if (status & MMIO_STATUS_EVT_INT_MASK) {
 793                         pr_devel("AMD-Vi: Processing IOMMU Event Log\n");
 794                         iommu_poll_events(iommu);
 795                 }
 796
 797                 if (status & MMIO_STATUS_PPR_INT_MASK) {
 798                         pr_devel("AMD-Vi: Processing IOMMU PPR Log\n");
 799                         iommu_poll_ppr_log(iommu);
 800                 }
 801
 802                 /*
 803                  * Hardware bug: ERBT1312
 804                  * When re-enabling interrupt (by writing 1
 805                  * to clear the bit), the hardware might also try to set
 806                  * the interrupt bit in the event status register.
 807                  * In this scenario, the bit will be set, and disable
 808                  * subsequent interrupts.
 809                  *
 810                  * Workaround: The IOMMU driver should read back the
 811                  * status register and check if the interrupt bits are cleared.
 812                  * If not, driver will need to go through the interrupt handler
 813                  * again and re-clear the bits
 814                  */
 815                 status = readl(iommu->mmio_base + MMIO_STATUS_OFFSET);
 816         }
 817         return IRQ_HANDLED;
 818 }
 819
 820 irqreturn_t amd_iommu_int_handler(int irq, void *data)
 821 {
 822         return IRQ_WAKE_THREAD;
 823 }
 824
 825 /****************************************************************************
 826  *
 827  * IOMMU command queuing functions
 828  *
 829  ****************************************************************************/
 830
 831 static int wait_on_sem(volatile u64 *sem)
 832 {
 833         int i = 0;
 834
 835         while (*sem == 0 && i < LOOP_TIMEOUT) {
 836                 udelay(1);
 837                 i += 1;
 838         }
 839
 840         if (i == LOOP_TIMEOUT) {
 841                 pr_alert("AMD-Vi: Completion-Wait loop timed out\n");
 842                 return -EIO;
 843         }
 844
 845         return 0;
 846 }
 847
 848 static void copy_cmd_to_buffer(struct amd_iommu *iommu,
 849                                struct iommu_cmd *cmd,
 850                                u32 tail)
 851 {
 852         u8 *target;
 853
 854         target = iommu->cmd_buf + tail;
 855         tail   = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
 856
 857         /* Copy command to buffer */
 858         memcpy(target, cmd, sizeof(*cmd));
 859
 860         /* Tell the IOMMU about it */
 861         writel(tail, iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
 862 }
 863
 864 static void build_completion_wait(struct iommu_cmd *cmd, u64 address)
 865 {
 866         WARN_ON(address & 0x7ULL);
 867
 868         memset(cmd, 0, sizeof(*cmd));
 869         cmd->data[0] = lower_32_bits(__pa(address)) | CMD_COMPL_WAIT_STORE_MASK;
 870         cmd->data[1] = upper_32_bits(__pa(address));
 871         cmd->data[2] = 1;
 872         CMD_SET_TYPE(cmd, CMD_COMPL_WAIT);
 873 }
 874
 875 static void build_inv_dte(struct iommu_cmd *cmd, u16 devid)
 876 {
 877         memset(cmd, 0, sizeof(*cmd));
 878         cmd->data[0] = devid;
 879         CMD_SET_TYPE(cmd, CMD_INV_DEV_ENTRY);
 880 }
 881
 882 static void build_inv_iommu_pages(struct iommu_cmd *cmd, u64 address,
 883                                   size_t size, u16 domid, int pde)
 884 {
 885         u64 pages;
 886         int s;
 887
 888         pages = iommu_num_pages(address, size, PAGE_SIZE);
 889         s     = 0;
 890
 891         if (pages > 1) {
 892                 /*
 893                  * If we have to flush more than one page, flush all
 894                  * TLB entries for this domain
 895                  */
 896                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 897                 s = 1;
 898         }
 899
 900         address &= PAGE_MASK;
 901
 902         memset(cmd, 0, sizeof(*cmd));
 903         cmd->data[1] |= domid;
 904         cmd->data[2]  = lower_32_bits(address);
 905         cmd->data[3]  = upper_32_bits(address);
 906         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 907         if (s) /* size bit - we flush more than one 4kb page */
 908                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 909         if (pde) /* PDE bit - we want to flush everything, not only the PTEs */
 910                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 911 }
 912
 913 static void build_inv_iotlb_pages(struct iommu_cmd *cmd, u16 devid, int qdep,
 914                                   u64 address, size_t size)
 915 {
 916         u64 pages;
 917         int s;
 918
 919         pages = iommu_num_pages(address, size, PAGE_SIZE);
 920         s     = 0;
 921
 922         if (pages > 1) {
 923                 /*
 924                  * If we have to flush more than one page, flush all
 925                  * TLB entries for this domain
 926                  */
 927                 address = CMD_INV_IOMMU_ALL_PAGES_ADDRESS;
 928                 s = 1;
 929         }
 930
 931         address &= PAGE_MASK;
 932
 933         memset(cmd, 0, sizeof(*cmd));
 934         cmd->data[0]  = devid;
 935         cmd->data[0] |= (qdep & 0xff) << 24;
 936         cmd->data[1]  = devid;
 937         cmd->data[2]  = lower_32_bits(address);
 938         cmd->data[3]  = upper_32_bits(address);
 939         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 940         if (s)
 941                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 942 }
 943
 944 static void build_inv_iommu_pasid(struct iommu_cmd *cmd, u16 domid, int pasid,
 945                                   u64 address, bool size)
 946 {
 947         memset(cmd, 0, sizeof(*cmd));
 948
 949         address &= ~(0xfffULL);
 950
 951         cmd->data[0]  = pasid & PASID_MASK;
 952         cmd->data[1]  = domid;
 953         cmd->data[2]  = lower_32_bits(address);
 954         cmd->data[3]  = upper_32_bits(address);
 955         cmd->data[2] |= CMD_INV_IOMMU_PAGES_PDE_MASK;
 956         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 957         if (size)
 958                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 959         CMD_SET_TYPE(cmd, CMD_INV_IOMMU_PAGES);
 960 }
 961
 962 static void build_inv_iotlb_pasid(struct iommu_cmd *cmd, u16 devid, int pasid,
 963                                   int qdep, u64 address, bool size)
 964 {
 965         memset(cmd, 0, sizeof(*cmd));
 966
 967         address &= ~(0xfffULL);
 968
 969         cmd->data[0]  = devid;
 970         cmd->data[0] |= (pasid & 0xff) << 16;
 971         cmd->data[0] |= (qdep  & 0xff) << 24;
 972         cmd->data[1]  = devid;
 973         cmd->data[1] |= ((pasid >> 8) & 0xfff) << 16;
 974         cmd->data[2]  = lower_32_bits(address);
 975         cmd->data[2] |= CMD_INV_IOMMU_PAGES_GN_MASK;
 976         cmd->data[3]  = upper_32_bits(address);
 977         if (size)
 978                 cmd->data[2] |= CMD_INV_IOMMU_PAGES_SIZE_MASK;
 979         CMD_SET_TYPE(cmd, CMD_INV_IOTLB_PAGES);
 980 }
 981
 982 static void build_complete_ppr(struct iommu_cmd *cmd, u16 devid, int pasid,
 983                                int status, int tag, bool gn)
 984 {
 985         memset(cmd, 0, sizeof(*cmd));
 986
 987         cmd->data[0]  = devid;
 988         if (gn) {
 989                 cmd->data[1]  = pasid & PASID_MASK;
 990                 cmd->data[2]  = CMD_INV_IOMMU_PAGES_GN_MASK;
 991         }
 992         cmd->data[3]  = tag & 0x1ff;
 993         cmd->data[3] |= (status & PPR_STATUS_MASK) << PPR_STATUS_SHIFT;
 994
 995         CMD_SET_TYPE(cmd, CMD_COMPLETE_PPR);
 996 }
 997
 998 static void build_inv_all(struct iommu_cmd *cmd)
 999 {
1000         memset(cmd, 0, sizeof(*cmd));
1001         CMD_SET_TYPE(cmd, CMD_INV_ALL);
1002 }
1003
1004 static void build_inv_irt(struct iommu_cmd *cmd, u16 devid)
1005 {
1006         memset(cmd, 0, sizeof(*cmd));
1007         cmd->data[0] = devid;
1008         CMD_SET_TYPE(cmd, CMD_INV_IRT);
1009 }
1010
1011 /*
1012  * Writes the command to the IOMMUs command buffer and informs the
1013  * hardware about the new command.
1014  */
1015 static int iommu_queue_command_sync(struct amd_iommu *iommu,
1016                                     struct iommu_cmd *cmd,
1017                                     bool sync)
1018 {
1019         u32 left, tail, head, next_tail;
1020         unsigned long flags;
1021
1022         WARN_ON(iommu->cmd_buf_size & CMD_BUFFER_UNINITIALIZED);
1023
1024 again:
1025         spin_lock_irqsave(&iommu->lock, flags);
1026
1027         head      = readl(iommu->mmio_base + MMIO_CMD_HEAD_OFFSET);
1028         tail      = readl(iommu->mmio_base + MMIO_CMD_TAIL_OFFSET);
1029         next_tail = (tail + sizeof(*cmd)) % iommu->cmd_buf_size;
1030         left      = (head - next_tail) % iommu->cmd_buf_size;
1031
1032         if (left <= 2) {
1033                 struct iommu_cmd sync_cmd;
1034                 volatile u64 sem = 0;
1035                 int ret;
1036
1037                 build_completion_wait(&sync_cmd, (u64)&sem);
1038                 copy_cmd_to_buffer(iommu, &sync_cmd, tail);
1039
1040                 spin_unlock_irqrestore(&iommu->lock, flags);
1041
1042                 if ((ret = wait_on_sem(&sem)) != 0)
1043                         return ret;
1044
1045                 goto again;
1046         }
1047
1048         copy_cmd_to_buffer(iommu, cmd, tail);
1049
1050         /* We need to sync now to make sure all commands are processed */
1051         iommu->need_sync = sync;
1052
1053         spin_unlock_irqrestore(&iommu->lock, flags);
1054
1055         return 0;
1056 }
1057
1058 static int iommu_queue_command(struct amd_iommu *iommu, struct iommu_cmd *cmd)
1059 {
1060         return iommu_queue_command_sync(iommu, cmd, true);
1061 }
1062
1063 /*
1064  * This function queues a completion wait command into the command
1065  * buffer of an IOMMU
1066  */
1067 static int iommu_completion_wait(struct amd_iommu *iommu)
1068 {
1069         struct iommu_cmd cmd;
1070         volatile u64 sem = 0;
1071         int ret;
1072
1073         if (!iommu->need_sync)
1074                 return 0;
1075
1076         build_completion_wait(&cmd, (u64)&sem);
1077
1078         ret = iommu_queue_command_sync(iommu, &cmd, false);
1079         if (ret)
1080                 return ret;
1081
1082         return wait_on_sem(&sem);
1083 }
1084
1085 static int iommu_flush_dte(struct amd_iommu *iommu, u16 devid)
1086 {
1087         struct iommu_cmd cmd;
1088
1089         build_inv_dte(&cmd, devid);
1090
1091         return iommu_queue_command(iommu, &cmd);
1092 }
1093
1094 static void iommu_flush_dte_all(struct amd_iommu *iommu)
1095 {
1096         u32 devid;
1097
1098         for (devid = 0; devid <= 0xffff; ++devid)
1099                 iommu_flush_dte(iommu, devid);
1100
1101         iommu_completion_wait(iommu);
1102 }
1103
1104 /*
1105  * This function uses heavy locking and may disable irqs for some time. But
1106  * this is no issue because it is only called during resume.
1107  */
1108 static void iommu_flush_tlb_all(struct amd_iommu *iommu)
1109 {
1110         u32 dom_id;
1111
1112         for (dom_id = 0; dom_id <= 0xffff; ++dom_id) {
1113                 struct iommu_cmd cmd;
1114                 build_inv_iommu_pages(&cmd, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
1115                                       dom_id, 1);
1116                 iommu_queue_command(iommu, &cmd);
1117         }
1118
1119         iommu_completion_wait(iommu);
1120 }
1121
1122 static void iommu_flush_all(struct amd_iommu *iommu)
1123 {
1124         struct iommu_cmd cmd;
1125
1126         build_inv_all(&cmd);
1127
1128         iommu_queue_command(iommu, &cmd);
1129         iommu_completion_wait(iommu);
1130 }
1131
1132 static void iommu_flush_irt(struct amd_iommu *iommu, u16 devid)
1133 {
1134         struct iommu_cmd cmd;
1135
1136         build_inv_irt(&cmd, devid);
1137
1138         iommu_queue_command(iommu, &cmd);
1139 }
1140
1141 static void iommu_flush_irt_all(struct amd_iommu *iommu)
1142 {
1143         u32 devid;
1144
1145         for (devid = 0; devid <= MAX_DEV_TABLE_ENTRIES; devid++)
1146                 iommu_flush_irt(iommu, devid);
1147
1148         iommu_completion_wait(iommu);
1149 }
1150
1151 void iommu_flush_all_caches(struct amd_iommu *iommu)
1152 {
1153         if (iommu_feature(iommu, FEATURE_IA)) {
1154                 iommu_flush_all(iommu);
1155         } else {
1156                 iommu_flush_dte_all(iommu);
1157                 iommu_flush_irt_all(iommu);
1158                 iommu_flush_tlb_all(iommu);
1159         }
1160 }
1161
1162 /*
1163  * Command send function for flushing on-device TLB
1164  */
1165 static int device_flush_iotlb(struct iommu_dev_data *dev_data,
1166                               u64 address, size_t size)
1167 {
1168         struct amd_iommu *iommu;
1169         struct iommu_cmd cmd;
1170         int qdep;
1171
1172         qdep     = dev_data->ats.qdep;
1173         iommu    = amd_iommu_rlookup_table[dev_data->devid];
1174
1175         build_inv_iotlb_pages(&cmd, dev_data->devid, qdep, address, size);
1176
1177         return iommu_queue_command(iommu, &cmd);
1178 }
1179
1180 /*
1181  * Command send function for invalidating a device table entry
1182  */
1183 static int device_flush_dte(struct iommu_dev_data *dev_data)
1184 {
1185         struct amd_iommu *iommu;
1186         int ret;
1187
1188         iommu = amd_iommu_rlookup_table[dev_data->devid];
1189
1190         ret = iommu_flush_dte(iommu, dev_data->devid);
1191         if (ret)
1192                 return ret;
1193
1194         if (dev_data->ats.enabled)
1195                 ret = device_flush_iotlb(dev_data, 0, ~0UL);
1196
1197         return ret;
1198 }
1199
1200 /*
1201  * TLB invalidation function which is called from the mapping functions.
1202  * It invalidates a single PTE if the range to flush is within a single
1203  * page. Otherwise it flushes the whole TLB of the IOMMU.
1204  */
1205 static void __domain_flush_pages(struct protection_domain *domain,
1206                                  u64 address, size_t size, int pde)
1207 {
1208         struct iommu_dev_data *dev_data;
1209         struct iommu_cmd cmd;
1210         int ret = 0, i;
1211
1212         build_inv_iommu_pages(&cmd, address, size, domain->id, pde);
1213
1214         for (i = 0; i < amd_iommus_present; ++i) {
1215                 if (!domain->dev_iommu[i])
1216                         continue;
1217
1218                 /*
1219                  * Devices of this domain are behind this IOMMU
1220                  * We need a TLB flush
1221                  */
1222                 ret |= iommu_queue_command(amd_iommus[i], &cmd);
1223         }
1224
1225         list_for_each_entry(dev_data, &domain->dev_list, list) {
1226
1227                 if (!dev_data->ats.enabled)
1228                         continue;
1229
1230                 ret |= device_flush_iotlb(dev_data, address, size);
1231         }
1232
1233         WARN_ON(ret);
1234 }
1235
1236 static void domain_flush_pages(struct protection_domain *domain,
1237                                u64 address, size_t size)
1238 {
1239         __domain_flush_pages(domain, address, size, 0);
1240 }
1241
1242 /* Flush the whole IO/TLB for a given protection domain */
1243 static void domain_flush_tlb(struct protection_domain *domain)
1244 {
1245         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 0);
1246 }
1247
1248 /* Flush the whole IO/TLB for a given protection domain - including PDE */
1249 static void domain_flush_tlb_pde(struct protection_domain *domain)
1250 {
1251         __domain_flush_pages(domain, 0, CMD_INV_IOMMU_ALL_PAGES_ADDRESS, 1);
1252 }
1253
1254 static void domain_flush_complete(struct protection_domain *domain)
1255 {
1256         int i;
1257
1258         for (i = 0; i < amd_iommus_present; ++i) {
1259                 if (!domain->dev_iommu[i])
1260                         continue;
1261
1262                 /*
1263                  * Devices of this domain are behind this IOMMU
1264                  * We need to wait for completion of all commands.
1265                  */
1266                 iommu_completion_wait(amd_iommus[i]);
1267         }
1268 }
1269
1270
1271 /*
1272  * This function flushes the DTEs for all devices in domain
1273  */
1274 static void domain_flush_devices(struct protection_domain *domain)
1275 {
1276         struct iommu_dev_data *dev_data;
1277
1278         list_for_each_entry(dev_data, &domain->dev_list, list)
1279                 device_flush_dte(dev_data);
1280 }
1281
1282 /****************************************************************************
1283  *
1284  * The functions below are used the create the page table mappings for
1285  * unity mapped regions.
1286  *
1287  ****************************************************************************/
1288
1289 /*
1290  * This function is used to add another level to an IO page table. Adding
1291  * another level increases the size of the address space by 9 bits to a size up
1292  * to 64 bits.
1293  */
1294 static bool increase_address_space(struct protection_domain *domain,
1295                                    gfp_t gfp)
1296 {
1297         u64 *pte;
1298
1299         if (domain->mode == PAGE_MODE_6_LEVEL)
1300                 /* address space already 64 bit large */
1301                 return false;
1302
1303         pte = (void *)get_zeroed_page(gfp);
1304         if (!pte)
1305                 return false;
1306
1307         *pte             = PM_LEVEL_PDE(domain->mode,
1308                                         virt_to_phys(domain->pt_root));
1309         domain->pt_root  = pte;
1310         domain->mode    += 1;
1311         domain->updated  = true;
1312
1313         return true;
1314 }
1315
1316 static u64 *alloc_pte(struct protection_domain *domain,
1317                       unsigned long address,
1318                       unsigned long page_size,
1319                       u64 **pte_page,
1320                       gfp_t gfp)
1321 {
1322         int level, end_lvl;
1323         u64 *pte, *page;
1324
1325         BUG_ON(!is_power_of_2(page_size));
1326
1327         while (address > PM_LEVEL_SIZE(domain->mode))
1328                 increase_address_space(domain, gfp);
1329
1330         level   = domain->mode - 1;
1331         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1332         address = PAGE_SIZE_ALIGN(address, page_size);
1333         end_lvl = PAGE_SIZE_LEVEL(page_size);
1334
1335         while (level > end_lvl) {
1336                 if (!IOMMU_PTE_PRESENT(*pte)) {
1337                         page = (u64 *)get_zeroed_page(gfp);
1338                         if (!page)
1339                                 return NULL;
1340                         *pte = PM_LEVEL_PDE(level, virt_to_phys(page));
1341                 }
1342
1343                 /* No level skipping support yet */
1344                 if (PM_PTE_LEVEL(*pte) != level)
1345                         return NULL;
1346
1347                 level -= 1;
1348
1349                 pte = IOMMU_PTE_PAGE(*pte);
1350
1351                 if (pte_page && level == end_lvl)
1352                         *pte_page = pte;
1353
1354                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1355         }
1356
1357         return pte;
1358 }
1359
1360 /*
1361  * This function checks if there is a PTE for a given dma address. If
1362  * there is one, it returns the pointer to it.
1363  */
1364 static u64 *fetch_pte(struct protection_domain *domain, unsigned long address)
1365 {
1366         int level;
1367         u64 *pte;
1368
1369         if (address > PM_LEVEL_SIZE(domain->mode))
1370                 return NULL;
1371
1372         level   =  domain->mode - 1;
1373         pte     = &domain->pt_root[PM_LEVEL_INDEX(level, address)];
1374
1375         while (level > 0) {
1376
1377                 /* Not Present */
1378                 if (!IOMMU_PTE_PRESENT(*pte))
1379                         return NULL;
1380
1381                 /* Large PTE */
1382                 if (PM_PTE_LEVEL(*pte) == 0x07) {
1383                         unsigned long pte_mask, __pte;
1384
1385                         /*
1386                          * If we have a series of large PTEs, make
1387                          * sure to return a pointer to the first one.
1388                          */
1389                         pte_mask = PTE_PAGE_SIZE(*pte);
1390                         pte_mask = ~((PAGE_SIZE_PTE_COUNT(pte_mask) << 3) - 1);
1391                         __pte    = ((unsigned long)pte) & pte_mask;
1392
1393                         return (u64 *)__pte;
1394                 }
1395
1396                 /* No level skipping support yet */
1397                 if (PM_PTE_LEVEL(*pte) != level)
1398                         return NULL;
1399
1400                 level -= 1;
1401
1402                 /* Walk to the next level */
1403                 pte = IOMMU_PTE_PAGE(*pte);
1404                 pte = &pte[PM_LEVEL_INDEX(level, address)];
1405         }
1406
1407         return pte;
1408 }
1409
1410 /*
1411  * Generic mapping functions. It maps a physical address into a DMA
1412  * address space. It allocates the page table pages if necessary.
1413  * In the future it can be extended to a generic mapping function
1414  * supporting all features of AMD IOMMU page tables like level skipping
1415  * and full 64 bit address spaces.
1416  */
1417 static int iommu_map_page(struct protection_domain *dom,
1418                           unsigned long bus_addr,
1419                           unsigned long phys_addr,
1420                           int prot,
1421                           unsigned long page_size)
1422 {
1423         u64 __pte, *pte;
1424         int i, count;
1425
1426         if (!(prot & IOMMU_PROT_MASK))
1427                 return -EINVAL;
1428
1429         bus_addr  = PAGE_ALIGN(bus_addr);
1430         phys_addr = PAGE_ALIGN(phys_addr);
1431         count     = PAGE_SIZE_PTE_COUNT(page_size);
1432         pte       = alloc_pte(dom, bus_addr, page_size, NULL, GFP_KERNEL);
1433
1434         for (i = 0; i < count; ++i)
1435                 if (IOMMU_PTE_PRESENT(pte[i]))
1436                         return -EBUSY;
1437
1438         if (page_size > PAGE_SIZE) {
1439                 __pte = PAGE_SIZE_PTE(phys_addr, page_size);
1440                 __pte |= PM_LEVEL_ENC(7) | IOMMU_PTE_P | IOMMU_PTE_FC;
1441         } else
1442                 __pte = phys_addr | IOMMU_PTE_P | IOMMU_PTE_FC;
1443
1444         if (prot & IOMMU_PROT_IR)
1445                 __pte |= IOMMU_PTE_IR;
1446         if (prot & IOMMU_PROT_IW)
1447                 __pte |= IOMMU_PTE_IW;
1448
1449         for (i = 0; i < count; ++i)
1450                 pte[i] = __pte;
1451
1452         update_domain(dom);
1453
1454         return 0;
1455 }
1456
1457 static unsigned long iommu_unmap_page(struct protection_domain *dom,
1458                                       unsigned long bus_addr,
1459                                       unsigned long page_size)
1460 {
1461         unsigned long long unmap_size, unmapped;
1462         u64 *pte;
1463
1464         BUG_ON(!is_power_of_2(page_size));
1465
1466         unmapped = 0;
1467
1468         while (unmapped < page_size) {
1469
1470                 pte = fetch_pte(dom, bus_addr);
1471
1472                 if (!pte) {
1473                         /*
1474                          * No PTE for this address
1475                          * move forward in 4kb steps
1476                          */
1477                         unmap_size = PAGE_SIZE;
1478                 } else if (PM_PTE_LEVEL(*pte) == 0) {
1479                         /* 4kb PTE found for this address */
1480                         unmap_size = PAGE_SIZE;
1481                         *pte       = 0ULL;
1482                 } else {
1483                         int count, i;
1484
1485                         /* Large PTE found which maps this address */
1486                         unmap_size = PTE_PAGE_SIZE(*pte);
1487                         count      = PAGE_SIZE_PTE_COUNT(unmap_size);
1488                         for (i = 0; i < count; i++)
1489                                 pte[i] = 0ULL;
1490                 }
1491
1492                 bus_addr  = (bus_addr & ~(unmap_size - 1)) + unmap_size;
1493                 unmapped += unmap_size;
1494         }
1495
1496         BUG_ON(!is_power_of_2(unmapped));
1497
1498         return unmapped;
1499 }
1500
1501 /*
1502  * This function checks if a specific unity mapping entry is needed for
1503  * this specific IOMMU.
1504  */
1505 static int iommu_for_unity_map(struct amd_iommu *iommu,
1506                                struct unity_map_entry *entry)
1507 {
1508         u16 bdf, i;
1509
1510         for (i = entry->devid_start; i <= entry->devid_end; ++i) {
1511                 bdf = amd_iommu_alias_table[i];
1512                 if (amd_iommu_rlookup_table[bdf] == iommu)
1513                         return 1;
1514         }
1515
1516         return 0;
1517 }
1518
1519 /*
1520  * This function actually applies the mapping to the page table of the
1521  * dma_ops domain.
1522  */
1523 static int dma_ops_unity_map(struct dma_ops_domain *dma_dom,
1524                              struct unity_map_entry *e)
1525 {
1526         u64 addr;
1527         int ret;
1528
1529         for (addr = e->address_start; addr < e->address_end;
1530              addr += PAGE_SIZE) {
1531                 ret = iommu_map_page(&dma_dom->domain, addr, addr, e->prot,
1532                                      PAGE_SIZE);
1533                 if (ret)
1534                         return ret;
1535                 /*
1536                  * if unity mapping is in aperture range mark the page
1537                  * as allocated in the aperture
1538                  */
1539                 if (addr < dma_dom->aperture_size)
1540                         __set_bit(addr >> PAGE_SHIFT,
1541                                   dma_dom->aperture[0]->bitmap);
1542         }
1543
1544         return 0;
1545 }
1546
1547 /*
1548  * Init the unity mappings for a specific IOMMU in the system
1549  *
1550  * Basically iterates over all unity mapping entries and applies them to
1551  * the default domain DMA of that IOMMU if necessary.
1552  */
1553 static int iommu_init_unity_mappings(struct amd_iommu *iommu)
1554 {
1555         struct unity_map_entry *entry;
1556         int ret;
1557
1558         list_for_each_entry(entry, &amd_iommu_unity_map, list) {
1559                 if (!iommu_for_unity_map(iommu, entry))
1560                         continue;
1561                 ret = dma_ops_unity_map(iommu->default_dom, entry);
1562                 if (ret)
1563                         return ret;
1564         }
1565
1566         return 0;
1567 }
1568
1569 /*
1570  * Inits the unity mappings required for a specific device
1571  */
1572 static int init_unity_mappings_for_device(struct dma_ops_domain *dma_dom,
1573                                           u16 devid)
1574 {
1575         struct unity_map_entry *e;
1576         int ret;
1577
1578         list_for_each_entry(e, &amd_iommu_unity_map, list) {
1579                 if (!(devid >= e->devid_start && devid <= e->devid_end))
1580                         continue;
1581                 ret = dma_ops_unity_map(dma_dom, e);
1582                 if (ret)
1583                         return ret;
1584         }
1585
1586         return 0;
1587 }
1588
1589 /****************************************************************************
1590  *
1591  * The next functions belong to the address allocator for the dma_ops
1592  * interface functions. They work like the allocators in the other IOMMU
1593  * drivers. Its basically a bitmap which marks the allocated pages in
1594  * the aperture. Maybe it could be enhanced in the future to a more
1595  * efficient allocator.
1596  *
1597  ****************************************************************************/
1598
1599 /*
1600  * The address allocator core functions.
1601  *
1602  * called with domain->lock held
1603  */
1604
1605 /*
1606  * Used to reserve address ranges in the aperture (e.g. for exclusion
1607  * ranges.
1608  */
1609 static void dma_ops_reserve_addresses(struct dma_ops_domain *dom,
1610                                       unsigned long start_page,
1611                                       unsigned int pages)
1612 {
1613         unsigned int i, last_page = dom->aperture_size >> PAGE_SHIFT;
1614
1615         if (start_page + pages > last_page)
1616                 pages = last_page - start_page;
1617
1618         for (i = start_page; i < start_page + pages; ++i) {
1619                 int index = i / APERTURE_RANGE_PAGES;
1620                 int page  = i % APERTURE_RANGE_PAGES;
1621                 __set_bit(page, dom->aperture[index]->bitmap);
1622         }
1623 }
1624
1625 /*
1626  * This function is used to add a new aperture range to an existing
1627  * aperture in case of dma_ops domain allocation or address allocation
1628  * failure.
1629  */
1630 static int alloc_new_range(struct dma_ops_domain *dma_dom,
1631                            bool populate, gfp_t gfp)
1632 {
1633         int index = dma_dom->aperture_size >> APERTURE_RANGE_SHIFT;
1634         struct amd_iommu *iommu;
1635         unsigned long i, old_size;
1636
1637 #ifdef CONFIG_IOMMU_STRESS
1638         populate = false;
1639 #endif
1640
1641         if (index >= APERTURE_MAX_RANGES)
1642                 return -ENOMEM;
1643
1644         dma_dom->aperture[index] = kzalloc(sizeof(struct aperture_range), gfp);
1645         if (!dma_dom->aperture[index])
1646                 return -ENOMEM;
1647
1648         dma_dom->aperture[index]->bitmap = (void *)get_zeroed_page(gfp);
1649         if (!dma_dom->aperture[index]->bitmap)
1650                 goto out_free;
1651
1652         dma_dom->aperture[index]->offset = dma_dom->aperture_size;
1653
1654         if (populate) {
1655                 unsigned long address = dma_dom->aperture_size;
1656                 int i, num_ptes = APERTURE_RANGE_PAGES / 512;
1657                 u64 *pte, *pte_page;
1658
1659                 for (i = 0; i < num_ptes; ++i) {
1660                         pte = alloc_pte(&dma_dom->domain, address, PAGE_SIZE,
1661                                         &pte_page, gfp);
1662                         if (!pte)
1663                                 goto out_free;
1664
1665                         dma_dom->aperture[index]->pte_pages[i] = pte_page;
1666
1667                         address += APERTURE_RANGE_SIZE / 64;
1668                 }
1669         }
1670
1671         old_size                = dma_dom->aperture_size;
1672         dma_dom->aperture_size += APERTURE_RANGE_SIZE;
1673
1674         /* Reserve address range used for MSI messages */
1675         if (old_size < MSI_ADDR_BASE_LO &&
1676             dma_dom->aperture_size > MSI_ADDR_BASE_LO) {
1677                 unsigned long spage;
1678                 int pages;
1679
1680                 pages = iommu_num_pages(MSI_ADDR_BASE_LO, 0x10000, PAGE_SIZE);
1681                 spage = MSI_ADDR_BASE_LO >> PAGE_SHIFT;
1682
1683                 dma_ops_reserve_addresses(dma_dom, spage, pages);
1684         }
1685
1686         /* Initialize the exclusion range if necessary */
1687         for_each_iommu(iommu) {
1688                 if (iommu->exclusion_start &&
1689                     iommu->exclusion_start >= dma_dom->aperture[index]->offset
1690                     && iommu->exclusion_start < dma_dom->aperture_size) {
1691                         unsigned long startpage;
1692                         int pages = iommu_num_pages(iommu->exclusion_start,
1693                                                     iommu->exclusion_length,
1694                                                     PAGE_SIZE);
1695                         startpage = iommu->exclusion_start >> PAGE_SHIFT;
1696                         dma_ops_reserve_addresses(dma_dom, startpage, pages);
1697                 }
1698         }
1699
1700         /*
1701          * Check for areas already mapped as present in the new aperture
1702          * range and mark those pages as reserved in the allocator. Such
1703          * mappings may already exist as a result of requested unity
1704          * mappings for devices.
1705          */
1706         for (i = dma_dom->aperture[index]->offset;
1707              i < dma_dom->aperture_size;
1708              i += PAGE_SIZE) {
1709                 u64 *pte = fetch_pte(&dma_dom->domain, i);
1710                 if (!pte || !IOMMU_PTE_PRESENT(*pte))
1711                         continue;
1712
1713                 dma_ops_reserve_addresses(dma_dom, i >> PAGE_SHIFT, 1);
1714         }
1715
1716         update_domain(&dma_dom->domain);
1717
1718         return 0;
1719
1720 out_free:
1721         update_domain(&dma_dom->domain);
1722
1723         free_page((unsigned long)dma_dom->aperture[index]->bitmap);
1724
1725         kfree(dma_dom->aperture[index]);
1726         dma_dom->aperture[index] = NULL;
1727
1728         return -ENOMEM;
1729 }
1730
1731 static unsigned long dma_ops_area_alloc(struct device *dev,
1732                                         struct dma_ops_domain *dom,
1733                                         unsigned int pages,
1734                                         unsigned long align_mask,
1735                                         u64 dma_mask,
1736                                         unsigned long start)
1737 {
1738         unsigned long next_bit = dom->next_address % APERTURE_RANGE_SIZE;
1739         int max_index = dom->aperture_size >> APERTURE_RANGE_SHIFT;
1740         int i = start >> APERTURE_RANGE_SHIFT;
1741         unsigned long boundary_size;
1742         unsigned long address = -1;
1743         unsigned long limit;
1744
1745         next_bit >>= PAGE_SHIFT;
1746
1747         boundary_size = ALIGN(dma_get_seg_boundary(dev) + 1,
1748                         PAGE_SIZE) >> PAGE_SHIFT;
1749
1750         for (;i < max_index; ++i) {
1751                 unsigned long offset = dom->aperture[i]->offset >> PAGE_SHIFT;
1752
1753                 if (dom->aperture[i]->offset >= dma_mask)
1754                         break;
1755
1756                 limit = iommu_device_max_index(APERTURE_RANGE_PAGES, offset,
1757                                                dma_mask >> PAGE_SHIFT);
1758
1759                 address = iommu_area_alloc(dom->aperture[i]->bitmap,
1760                                            limit, next_bit, pages, 0,
1761                                             boundary_size, align_mask);
1762                 if (address != -1) {
1763                         address = dom->aperture[i]->offset +
1764                                   (address << PAGE_SHIFT);
1765                         dom->next_address = address + (pages << PAGE_SHIFT);
1766                         break;
1767                 }
1768
1769                 next_bit = 0;
1770         }
1771
1772         return address;
1773 }
1774
1775 static unsigned long dma_ops_alloc_addresses(struct device *dev,
1776                                              struct dma_ops_domain *dom,
1777                                              unsigned int pages,
1778                                              unsigned long align_mask,
1779                                              u64 dma_mask)
1780 {
1781         unsigned long address;
1782
1783 #ifdef CONFIG_IOMMU_STRESS
1784         dom->next_address = 0;
1785         dom->need_flush = true;
1786 #endif
1787
1788         address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1789                                      dma_mask, dom->next_address);
1790
1791         if (address == -1) {
1792                 dom->next_address = 0;
1793                 address = dma_ops_area_alloc(dev, dom, pages, align_mask,
1794                                              dma_mask, 0);
1795                 dom->need_flush = true;
1796         }
1797
1798         if (unlikely(address == -1))
1799                 address = DMA_ERROR_CODE;
1800
1801         WARN_ON((address + (PAGE_SIZE*pages)) > dom->aperture_size);
1802
1803         return address;
1804 }
1805
1806 /*
1807  * The address free function.
1808  *
1809  * called with domain->lock held
1810  */
1811 static void dma_ops_free_addresses(struct dma_ops_domain *dom,
1812                                    unsigned long address,
1813                                    unsigned int pages)
1814 {
1815         unsigned i = address >> APERTURE_RANGE_SHIFT;
1816         struct aperture_range *range = dom->aperture[i];
1817
1818         BUG_ON(i >= APERTURE_MAX_RANGES || range == NULL);
1819
1820 #ifdef CONFIG_IOMMU_STRESS
1821         if (i < 4)
1822                 return;
1823 #endif
1824
1825         if (address >= dom->next_address)
1826                 dom->need_flush = true;
1827
1828         address = (address % APERTURE_RANGE_SIZE) >> PAGE_SHIFT;
1829
1830         bitmap_clear(range->bitmap, address, pages);
1831
1832 }
1833
1834 /****************************************************************************
1835  *
1836  * The next functions belong to the domain allocation. A domain is
1837  * allocated for every IOMMU as the default domain. If device isolation
1838  * is enabled, every device get its own domain. The most important thing
1839  * about domains is the page table mapping the DMA address space they
1840  * contain.
1841  *
1842  ****************************************************************************/
1843
1844 /*
1845  * This function adds a protection domain to the global protection domain list
1846  */
1847 static void add_domain_to_list(struct protection_domain *domain)
1848 {
1849         unsigned long flags;
1850
1851         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1852         list_add(&domain->list, &amd_iommu_pd_list);
1853         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1854 }
1855
1856 /*
1857  * This function removes a protection domain to the global
1858  * protection domain list
1859  */
1860 static void del_domain_from_list(struct protection_domain *domain)
1861 {
1862         unsigned long flags;
1863
1864         spin_lock_irqsave(&amd_iommu_pd_lock, flags);
1865         list_del(&domain->list);
1866         spin_unlock_irqrestore(&amd_iommu_pd_lock, flags);
1867 }
1868
1869 static u16 domain_id_alloc(void)
1870 {
1871         unsigned long flags;
1872         int id;
1873
1874         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1875         id = find_first_zero_bit(amd_iommu_pd_alloc_bitmap, MAX_DOMAIN_ID);
1876         BUG_ON(id == 0);
1877         if (id > 0 && id < MAX_DOMAIN_ID)
1878                 __set_bit(id, amd_iommu_pd_alloc_bitmap);
1879         else
1880                 id = 0;
1881         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1882
1883         return id;
1884 }
1885
1886 static void domain_id_free(int id)
1887 {
1888         unsigned long flags;
1889
1890         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
1891         if (id > 0 && id < MAX_DOMAIN_ID)
1892                 __clear_bit(id, amd_iommu_pd_alloc_bitmap);
1893         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
1894 }
1895
1896 #define DEFINE_FREE_PT_FN(LVL, FN)                              \
1897 static void free_pt_##LVL (unsigned long __pt)                  \
1898 {                                                               \
1899         unsigned long p;                                        \
1900         u64 *pt;                                                \
1901         int i;                                                  \
1902                                                                 \
1903         pt = (u64 *)__pt;                                       \
1904                                                                 \
1905         for (i = 0; i < 512; ++i) {                             \
1906                 if (!IOMMU_PTE_PRESENT(pt[i]))                  \
1907                         continue;                               \
1908                                                                 \
1909                 p = (unsigned long)IOMMU_PTE_PAGE(pt[i]);       \
1910                 FN(p);                                          \
1911         }                                                       \
1912         free_page((unsigned long)pt);                           \
1913 }
1914
1915 DEFINE_FREE_PT_FN(l2, free_page)
1916 DEFINE_FREE_PT_FN(l3, free_pt_l2)
1917 DEFINE_FREE_PT_FN(l4, free_pt_l3)
1918 DEFINE_FREE_PT_FN(l5, free_pt_l4)
1919 DEFINE_FREE_PT_FN(l6, free_pt_l5)
1920
1921 static void free_pagetable(struct protection_domain *domain)
1922 {
1923         unsigned long root = (unsigned long)domain->pt_root;
1924
1925         switch (domain->mode) {
1926         case PAGE_MODE_NONE:
1927                 break;
1928         case PAGE_MODE_1_LEVEL:
1929                 free_page(root);
1930                 break;
1931         case PAGE_MODE_2_LEVEL:
1932                 free_pt_l2(root);
1933                 break;
1934         case PAGE_MODE_3_LEVEL:
1935                 free_pt_l3(root);
1936                 break;
1937         case PAGE_MODE_4_LEVEL:
1938                 free_pt_l4(root);
1939                 break;
1940         case PAGE_MODE_5_LEVEL:
1941                 free_pt_l5(root);
1942                 break;
1943         case PAGE_MODE_6_LEVEL:
1944                 free_pt_l6(root);
1945                 break;
1946         default:
1947                 BUG();
1948         }
1949 }
1950
1951 static void free_gcr3_tbl_level1(u64 *tbl)
1952 {
1953         u64 *ptr;
1954         int i;
1955
1956         for (i = 0; i < 512; ++i) {
1957                 if (!(tbl[i] & GCR3_VALID))
1958                         continue;
1959
1960                 ptr = __va(tbl[i] & PAGE_MASK);
1961
1962                 free_page((unsigned long)ptr);
1963         }
1964 }
1965
1966 static void free_gcr3_tbl_level2(u64 *tbl)
1967 {
1968         u64 *ptr;
1969         int i;
1970
1971         for (i = 0; i < 512; ++i) {
1972                 if (!(tbl[i] & GCR3_VALID))
1973                         continue;
1974
1975                 ptr = __va(tbl[i] & PAGE_MASK);
1976
1977                 free_gcr3_tbl_level1(ptr);
1978         }
1979 }
1980
1981 static void free_gcr3_table(struct protection_domain *domain)
1982 {
1983         if (domain->glx == 2)
1984                 free_gcr3_tbl_level2(domain->gcr3_tbl);
1985         else if (domain->glx == 1)
1986                 free_gcr3_tbl_level1(domain->gcr3_tbl);
1987         else if (domain->glx != 0)
1988                 BUG();
1989
1990         free_page((unsigned long)domain->gcr3_tbl);
1991 }
1992
1993 /*
1994  * Free a domain, only used if something went wrong in the
1995  * allocation path and we need to free an already allocated page table
1996  */
1997 static void dma_ops_domain_free(struct dma_ops_domain *dom)
1998 {
1999         int i;
2000
2001         if (!dom)
2002                 return;
2003
2004         del_domain_from_list(&dom->domain);
2005
2006         free_pagetable(&dom->domain);
2007
2008         for (i = 0; i < APERTURE_MAX_RANGES; ++i) {
2009                 if (!dom->aperture[i])
2010                         continue;
2011                 free_page((unsigned long)dom->aperture[i]->bitmap);
2012                 kfree(dom->aperture[i]);
2013         }
2014
2015         kfree(dom);
2016 }
2017
2018 /*
2019  * Allocates a new protection domain usable for the dma_ops functions.
2020  * It also initializes the page table and the address allocator data
2021  * structures required for the dma_ops interface
2022  */
2023 static struct dma_ops_domain *dma_ops_domain_alloc(void)
2024 {
2025         struct dma_ops_domain *dma_dom;
2026
2027         dma_dom = kzalloc(sizeof(struct dma_ops_domain), GFP_KERNEL);
2028         if (!dma_dom)
2029                 return NULL;
2030
2031         spin_lock_init(&dma_dom->domain.lock);
2032
2033         dma_dom->domain.id = domain_id_alloc();
2034         if (dma_dom->domain.id == 0)
2035                 goto free_dma_dom;
2036         INIT_LIST_HEAD(&dma_dom->domain.dev_list);
2037         dma_dom->domain.mode = PAGE_MODE_2_LEVEL;
2038         dma_dom->domain.pt_root = (void *)get_zeroed_page(GFP_KERNEL);
2039         dma_dom->domain.flags = PD_DMA_OPS_MASK;
2040         dma_dom->domain.priv = dma_dom;
2041         if (!dma_dom->domain.pt_root)
2042                 goto free_dma_dom;
2043
2044         dma_dom->need_flush = false;
2045         dma_dom->target_dev = 0xffff;
2046
2047         add_domain_to_list(&dma_dom->domain);
2048
2049         if (alloc_new_range(dma_dom, true, GFP_KERNEL))
2050                 goto free_dma_dom;
2051
2052         /*
2053          * mark the first page as allocated so we never return 0 as
2054          * a valid dma-address. So we can use 0 as error value
2055          */
2056         dma_dom->aperture[0]->bitmap[0] = 1;
2057         dma_dom->next_address = 0;
2058
2059
2060         return dma_dom;
2061
2062 free_dma_dom:
2063         dma_ops_domain_free(dma_dom);
2064
2065         return NULL;
2066 }
2067
2068 /*
2069  * little helper function to check whether a given protection domain is a
2070  * dma_ops domain
2071  */
2072 static bool dma_ops_domain(struct protection_domain *domain)
2073 {
2074         return domain->flags & PD_DMA_OPS_MASK;
2075 }
2076
2077 static void set_dte_entry(u16 devid, struct protection_domain *domain, bool ats)
2078 {
2079         u64 pte_root = 0;
2080         u64 flags = 0;
2081
2082         if (domain->mode != PAGE_MODE_NONE)
2083                 pte_root = virt_to_phys(domain->pt_root);
2084
2085         pte_root |= (domain->mode & DEV_ENTRY_MODE_MASK)
2086                     << DEV_ENTRY_MODE_SHIFT;
2087         pte_root |= IOMMU_PTE_IR | IOMMU_PTE_IW | IOMMU_PTE_P | IOMMU_PTE_TV;
2088
2089         flags = amd_iommu_dev_table[devid].data[1];
2090
2091         if (ats)
2092                 flags |= DTE_FLAG_IOTLB;
2093
2094         if (domain->flags & PD_IOMMUV2_MASK) {
2095                 u64 gcr3 = __pa(domain->gcr3_tbl);
2096                 u64 glx  = domain->glx;
2097                 u64 tmp;
2098
2099                 pte_root |= DTE_FLAG_GV;
2100                 pte_root |= (glx & DTE_GLX_MASK) << DTE_GLX_SHIFT;
2101
2102                 /* First mask out possible old values for GCR3 table */
2103                 tmp = DTE_GCR3_VAL_B(~0ULL) << DTE_GCR3_SHIFT_B;
2104                 flags    &= ~tmp;
2105
2106                 tmp = DTE_GCR3_VAL_C(~0ULL) << DTE_GCR3_SHIFT_C;
2107                 flags    &= ~tmp;
2108
2109                 /* Encode GCR3 table into DTE */
2110                 tmp = DTE_GCR3_VAL_A(gcr3) << DTE_GCR3_SHIFT_A;
2111                 pte_root |= tmp;
2112
2113                 tmp = DTE_GCR3_VAL_B(gcr3) << DTE_GCR3_SHIFT_B;
2114                 flags    |= tmp;
2115
2116                 tmp = DTE_GCR3_VAL_C(gcr3) << DTE_GCR3_SHIFT_C;
2117                 flags    |= tmp;
2118         }
2119
2120         flags &= ~(0xffffUL);
2121         flags |= domain->id;
2122
2123         amd_iommu_dev_table[devid].data[1]  = flags;
2124         amd_iommu_dev_table[devid].data[0]  = pte_root;
2125 }
2126
2127 static void clear_dte_entry(u16 devid)
2128 {
2129         /* remove entry from the device table seen by the hardware */
2130         amd_iommu_dev_table[devid].data[0] = IOMMU_PTE_P | IOMMU_PTE_TV;
2131         amd_iommu_dev_table[devid].data[1] = 0;
2132
2133         amd_iommu_apply_erratum_63(devid);
2134 }
2135
2136 static void do_attach(struct iommu_dev_data *dev_data,
2137                       struct protection_domain *domain)
2138 {
2139         struct amd_iommu *iommu;
2140         bool ats;
2141
2142         iommu = amd_iommu_rlookup_table[dev_data->devid];
2143         ats   = dev_data->ats.enabled;
2144
2145         /* Update data structures */
2146         dev_data->domain = domain;
2147         list_add(&dev_data->list, &domain->dev_list);
2148         set_dte_entry(dev_data->devid, domain, ats);
2149
2150         /* Do reference counting */
2151         domain->dev_iommu[iommu->index] += 1;
2152         domain->dev_cnt                 += 1;
2153
2154         /* Flush the DTE entry */
2155         device_flush_dte(dev_data);
2156 }
2157
2158 static void do_detach(struct iommu_dev_data *dev_data)
2159 {
2160         struct amd_iommu *iommu;
2161
2162         iommu = amd_iommu_rlookup_table[dev_data->devid];
2163
2164         /* decrease reference counters */
2165         dev_data->domain->dev_iommu[iommu->index] -= 1;
2166         dev_data->domain->dev_cnt                 -= 1;
2167
2168         /* Update data structures */
2169         dev_data->domain = NULL;
2170         list_del(&dev_data->list);
2171         clear_dte_entry(dev_data->devid);
2172
2173         /* Flush the DTE entry */
2174         device_flush_dte(dev_data);
2175 }
2176
2177 /*
2178  * If a device is not yet associated with a domain, this function does
2179  * assigns it visible for the hardware
2180  */
2181 static int __attach_device(struct iommu_dev_data *dev_data,
2182                            struct protection_domain *domain)
2183 {
2184         int ret;
2185
2186         /* lock domain */
2187         spin_lock(&domain->lock);
2188
2189         if (dev_data->alias_data != NULL) {
2190                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2191
2192                 /* Some sanity checks */
2193                 ret = -EBUSY;
2194                 if (alias_data->domain != NULL &&
2195                                 alias_data->domain != domain)
2196                         goto out_unlock;
2197
2198                 if (dev_data->domain != NULL &&
2199                                 dev_data->domain != domain)
2200                         goto out_unlock;
2201
2202                 /* Do real assignment */
2203                 if (alias_data->domain == NULL)
2204                         do_attach(alias_data, domain);
2205
2206                 atomic_inc(&alias_data->bind);
2207         }
2208
2209         if (dev_data->domain == NULL)
2210                 do_attach(dev_data, domain);
2211
2212         atomic_inc(&dev_data->bind);
2213
2214         ret = 0;
2215
2216 out_unlock:
2217
2218         /* ready */
2219         spin_unlock(&domain->lock);
2220
2221         return ret;
2222 }
2223
2224
2225 static void pdev_iommuv2_disable(struct pci_dev *pdev)
2226 {
2227         pci_disable_ats(pdev);
2228         pci_disable_pri(pdev);
2229         pci_disable_pasid(pdev);
2230 }
2231
2232 /* FIXME: Change generic reset-function to do the same */
2233 static int pri_reset_while_enabled(struct pci_dev *pdev)
2234 {
2235         u16 control;
2236         int pos;
2237
2238         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2239         if (!pos)
2240                 return -EINVAL;
2241
2242         pci_read_config_word(pdev, pos + PCI_PRI_CTRL, &control);
2243         control |= PCI_PRI_CTRL_RESET;
2244         pci_write_config_word(pdev, pos + PCI_PRI_CTRL, control);
2245
2246         return 0;
2247 }
2248
2249 static int pdev_iommuv2_enable(struct pci_dev *pdev)
2250 {
2251         bool reset_enable;
2252         int reqs, ret;
2253
2254         /* FIXME: Hardcode number of outstanding requests for now */
2255         reqs = 32;
2256         if (pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_LIMIT_REQ_ONE))
2257                 reqs = 1;
2258         reset_enable = pdev_pri_erratum(pdev, AMD_PRI_DEV_ERRATUM_ENABLE_RESET);
2259
2260         /* Only allow access to user-accessible pages */
2261         ret = pci_enable_pasid(pdev, 0);
2262         if (ret)
2263                 goto out_err;
2264
2265         /* First reset the PRI state of the device */
2266         ret = pci_reset_pri(pdev);
2267         if (ret)
2268                 goto out_err;
2269
2270         /* Enable PRI */
2271         ret = pci_enable_pri(pdev, reqs);
2272         if (ret)
2273                 goto out_err;
2274
2275         if (reset_enable) {
2276                 ret = pri_reset_while_enabled(pdev);
2277                 if (ret)
2278                         goto out_err;
2279         }
2280
2281         ret = pci_enable_ats(pdev, PAGE_SHIFT);
2282         if (ret)
2283                 goto out_err;
2284
2285         return 0;
2286
2287 out_err:
2288         pci_disable_pri(pdev);
2289         pci_disable_pasid(pdev);
2290
2291         return ret;
2292 }
2293
2294 /* FIXME: Move this to PCI code */
2295 #define PCI_PRI_TLP_OFF         (1 << 15)
2296
2297 static bool pci_pri_tlp_required(struct pci_dev *pdev)
2298 {
2299         u16 status;
2300         int pos;
2301
2302         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
2303         if (!pos)
2304                 return false;
2305
2306         pci_read_config_word(pdev, pos + PCI_PRI_STATUS, &status);
2307
2308         return (status & PCI_PRI_TLP_OFF) ? true : false;
2309 }
2310
2311 /*
2312  * If a device is not yet associated with a domain, this function
2313  * assigns it visible for the hardware
2314  */
2315 static int attach_device(struct device *dev,
2316                          struct protection_domain *domain)
2317 {
2318         struct pci_dev *pdev = to_pci_dev(dev);
2319         struct iommu_dev_data *dev_data;
2320         unsigned long flags;
2321         int ret;
2322
2323         dev_data = get_dev_data(dev);
2324
2325         if (domain->flags & PD_IOMMUV2_MASK) {
2326                 if (!dev_data->iommu_v2 || !dev_data->passthrough)
2327                         return -EINVAL;
2328
2329                 if (pdev_iommuv2_enable(pdev) != 0)
2330                         return -EINVAL;
2331
2332                 dev_data->ats.enabled = true;
2333                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2334                 dev_data->pri_tlp     = pci_pri_tlp_required(pdev);
2335         } else if (amd_iommu_iotlb_sup &&
2336                    pci_enable_ats(pdev, PAGE_SHIFT) == 0) {
2337                 dev_data->ats.enabled = true;
2338                 dev_data->ats.qdep    = pci_ats_queue_depth(pdev);
2339         }
2340
2341         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2342         ret = __attach_device(dev_data, domain);
2343         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2344
2345         /*
2346          * We might boot into a crash-kernel here. The crashed kernel
2347          * left the caches in the IOMMU dirty. So we have to flush
2348          * here to evict all dirty stuff.
2349          */
2350         domain_flush_tlb_pde(domain);
2351
2352         return ret;
2353 }
2354
2355 /*
2356  * Removes a device from a protection domain (unlocked)
2357  */
2358 static void __detach_device(struct iommu_dev_data *dev_data)
2359 {
2360         struct protection_domain *domain;
2361         unsigned long flags;
2362
2363         BUG_ON(!dev_data->domain);
2364
2365         domain = dev_data->domain;
2366
2367         spin_lock_irqsave(&domain->lock, flags);
2368
2369         if (dev_data->alias_data != NULL) {
2370                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2371
2372                 if (atomic_dec_and_test(&alias_data->bind))
2373                         do_detach(alias_data);
2374         }
2375
2376         if (atomic_dec_and_test(&dev_data->bind))
2377                 do_detach(dev_data);
2378
2379         spin_unlock_irqrestore(&domain->lock, flags);
2380
2381         /*
2382          * If we run in passthrough mode the device must be assigned to the
2383          * passthrough domain if it is detached from any other domain.
2384          * Make sure we can deassign from the pt_domain itself.
2385          */
2386         if (dev_data->passthrough &&
2387             (dev_data->domain == NULL && domain != pt_domain))
2388                 __attach_device(dev_data, pt_domain);
2389 }
2390
2391 /*
2392  * Removes a device from a protection domain (with devtable_lock held)
2393  */
2394 static void detach_device(struct device *dev)
2395 {
2396         struct protection_domain *domain;
2397         struct iommu_dev_data *dev_data;
2398         unsigned long flags;
2399
2400         dev_data = get_dev_data(dev);
2401         domain   = dev_data->domain;
2402
2403         /* lock device table */
2404         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
2405         __detach_device(dev_data);
2406         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2407
2408         if (domain->flags & PD_IOMMUV2_MASK)
2409                 pdev_iommuv2_disable(to_pci_dev(dev));
2410         else if (dev_data->ats.enabled)
2411                 pci_disable_ats(to_pci_dev(dev));
2412
2413         dev_data->ats.enabled = false;
2414 }
2415
2416 /*
2417  * Find out the protection domain structure for a given PCI device. This
2418  * will give us the pointer to the page table root for example.
2419  */
2420 static struct protection_domain *domain_for_device(struct device *dev)
2421 {
2422         struct iommu_dev_data *dev_data;
2423         struct protection_domain *dom = NULL;
2424         unsigned long flags;
2425
2426         dev_data   = get_dev_data(dev);
2427
2428         if (dev_data->domain)
2429                 return dev_data->domain;
2430
2431         if (dev_data->alias_data != NULL) {
2432                 struct iommu_dev_data *alias_data = dev_data->alias_data;
2433
2434                 read_lock_irqsave(&amd_iommu_devtable_lock, flags);
2435                 if (alias_data->domain != NULL) {
2436                         __attach_device(dev_data, alias_data->domain);
2437                         dom = alias_data->domain;
2438                 }
2439                 read_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
2440         }
2441
2442         return dom;
2443 }
2444
2445 static int device_change_notifier(struct notifier_block *nb,
2446                                   unsigned long action, void *data)
2447 {
2448         struct dma_ops_domain *dma_domain;
2449         struct protection_domain *domain;
2450         struct iommu_dev_data *dev_data;
2451         struct device *dev = data;
2452         struct amd_iommu *iommu;
2453         unsigned long flags;
2454         u16 devid;
2455
2456         if (!check_device(dev))
2457                 return 0;
2458
2459         devid    = get_device_id(dev);
2460         iommu    = amd_iommu_rlookup_table[devid];
2461         dev_data = get_dev_data(dev);
2462
2463         switch (action) {
2464         case BUS_NOTIFY_UNBOUND_DRIVER:
2465
2466                 domain = domain_for_device(dev);
2467
2468                 if (!domain)
2469                         goto out;
2470                 if (dev_data->passthrough)
2471                         break;
2472                 detach_device(dev);
2473                 break;
2474         case BUS_NOTIFY_ADD_DEVICE:
2475
2476                 iommu_init_device(dev);
2477
2478                 /*
2479                  * dev_data is still NULL and
2480                  * got initialized in iommu_init_device
2481                  */
2482                 dev_data = get_dev_data(dev);
2483
2484                 if (iommu_pass_through || dev_data->iommu_v2) {
2485                         dev_data->passthrough = true;
2486                         attach_device(dev, pt_domain);
2487                         break;
2488                 }
2489
2490                 domain = domain_for_device(dev);
2491
2492                 /* allocate a protection domain if a device is added */
2493                 dma_domain = find_protection_domain(devid);
2494                 if (!dma_domain) {
2495                         dma_domain = dma_ops_domain_alloc();
2496                         if (!dma_domain)
2497                                 goto out;
2498                         dma_domain->target_dev = devid;
2499
2500                         spin_lock_irqsave(&iommu_pd_list_lock, flags);
2501                         list_add_tail(&dma_domain->list, &iommu_pd_list);
2502                         spin_unlock_irqrestore(&iommu_pd_list_lock, flags);
2503                 }
2504
2505                 dev->archdata.dma_ops = &amd_iommu_dma_ops;
2506
2507                 break;
2508         case BUS_NOTIFY_DEL_DEVICE:
2509
2510                 iommu_uninit_device(dev);
2511
2512         default:
2513                 goto out;
2514         }
2515
2516         iommu_completion_wait(iommu);
2517
2518 out:
2519         return 0;
2520 }
2521
2522 static struct notifier_block device_nb = {
2523         .notifier_call = device_change_notifier,
2524 };
2525
2526 void amd_iommu_init_notifier(void)
2527 {
2528         bus_register_notifier(&pci_bus_type, &device_nb);
2529 }
2530
2531 /*****************************************************************************
2532  *
2533  * The next functions belong to the dma_ops mapping/unmapping code.
2534  *
2535  *****************************************************************************/
2536
2537 /*
2538  * In the dma_ops path we only have the struct device. This function
2539  * finds the corresponding IOMMU, the protection domain and the
2540  * requestor id for a given device.
2541  * If the device is not yet associated with a domain this is also done
2542  * in this function.
2543  */
2544 static struct protection_domain *get_domain(struct device *dev)
2545 {
2546         struct protection_domain *domain;
2547         struct dma_ops_domain *dma_dom;
2548         u16 devid = get_device_id(dev);
2549
2550         if (!check_device(dev))
2551                 return ERR_PTR(-EINVAL);
2552
2553         domain = domain_for_device(dev);
2554         if (domain != NULL && !dma_ops_domain(domain))
2555                 return ERR_PTR(-EBUSY);
2556
2557         if (domain != NULL)
2558                 return domain;
2559
2560         /* Device not bound yet - bind it */
2561         dma_dom = find_protection_domain(devid);
2562         if (!dma_dom)
2563                 dma_dom = amd_iommu_rlookup_table[devid]->default_dom;
2564         attach_device(dev, &dma_dom->domain);
2565         DUMP_printk("Using protection domain %d for device %s\n",
2566                     dma_dom->domain.id, dev_name(dev));
2567
2568         return &dma_dom->domain;
2569 }
2570
2571 static void update_device_table(struct protection_domain *domain)
2572 {
2573         struct iommu_dev_data *dev_data;
2574
2575         list_for_each_entry(dev_data, &domain->dev_list, list)
2576                 set_dte_entry(dev_data->devid, domain, dev_data->ats.enabled);
2577 }
2578
2579 static void update_domain(struct protection_domain *domain)
2580 {
2581         if (!domain->updated)
2582                 return;
2583
2584         update_device_table(domain);
2585
2586         domain_flush_devices(domain);
2587         domain_flush_tlb_pde(domain);
2588
2589         domain->updated = false;
2590 }
2591
2592 /*
2593  * This function fetches the PTE for a given address in the aperture
2594  */
2595 static u64* dma_ops_get_pte(struct dma_ops_domain *dom,
2596                             unsigned long address)
2597 {
2598         struct aperture_range *aperture;
2599         u64 *pte, *pte_page;
2600
2601         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2602         if (!aperture)
2603                 return NULL;
2604
2605         pte = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2606         if (!pte) {
2607                 pte = alloc_pte(&dom->domain, address, PAGE_SIZE, &pte_page,
2608                                 GFP_ATOMIC);
2609                 aperture->pte_pages[APERTURE_PAGE_INDEX(address)] = pte_page;
2610         } else
2611                 pte += PM_LEVEL_INDEX(0, address);
2612
2613         update_domain(&dom->domain);
2614
2615         return pte;
2616 }
2617
2618 /*
2619  * This is the generic map function. It maps one 4kb page at paddr to
2620  * the given address in the DMA address space for the domain.
2621  */
2622 static dma_addr_t dma_ops_domain_map(struct dma_ops_domain *dom,
2623                                      unsigned long address,
2624                                      phys_addr_t paddr,
2625                                      int direction)
2626 {
2627         u64 *pte, __pte;
2628
2629         WARN_ON(address > dom->aperture_size);
2630
2631         paddr &= PAGE_MASK;
2632
2633         pte  = dma_ops_get_pte(dom, address);
2634         if (!pte)
2635                 return DMA_ERROR_CODE;
2636
2637         __pte = paddr | IOMMU_PTE_P | IOMMU_PTE_FC;
2638
2639         if (direction == DMA_TO_DEVICE)
2640                 __pte |= IOMMU_PTE_IR;
2641         else if (direction == DMA_FROM_DEVICE)
2642                 __pte |= IOMMU_PTE_IW;
2643         else if (direction == DMA_BIDIRECTIONAL)
2644                 __pte |= IOMMU_PTE_IR | IOMMU_PTE_IW;
2645
2646         WARN_ON(*pte);
2647
2648         *pte = __pte;
2649
2650         return (dma_addr_t)address;
2651 }
2652
2653 /*
2654  * The generic unmapping function for on page in the DMA address space.
2655  */
2656 static void dma_ops_domain_unmap(struct dma_ops_domain *dom,
2657                                  unsigned long address)
2658 {
2659         struct aperture_range *aperture;
2660         u64 *pte;
2661
2662         if (address >= dom->aperture_size)
2663                 return;
2664
2665         aperture = dom->aperture[APERTURE_RANGE_INDEX(address)];
2666         if (!aperture)
2667                 return;
2668
2669         pte  = aperture->pte_pages[APERTURE_PAGE_INDEX(address)];
2670         if (!pte)
2671                 return;
2672
2673         pte += PM_LEVEL_INDEX(0, address);
2674
2675         WARN_ON(!*pte);
2676
2677         *pte = 0ULL;
2678 }
2679
2680 /*
2681  * This function contains common code for mapping of a physically
2682  * contiguous memory region into DMA address space. It is used by all
2683  * mapping functions provided with this IOMMU driver.
2684  * Must be called with the domain lock held.
2685  */
2686 static dma_addr_t __map_single(struct device *dev,
2687                                struct dma_ops_domain *dma_dom,
2688                                phys_addr_t paddr,
2689                                size_t size,
2690                                int dir,
2691                                bool align,
2692                                u64 dma_mask)
2693 {
2694         dma_addr_t offset = paddr & ~PAGE_MASK;
2695         dma_addr_t address, start, ret;
2696         unsigned int pages;
2697         unsigned long align_mask = 0;
2698         int i;
2699
2700         pages = iommu_num_pages(paddr, size, PAGE_SIZE);
2701         paddr &= PAGE_MASK;
2702
2703         INC_STATS_COUNTER(total_map_requests);
2704
2705         if (pages > 1)
2706                 INC_STATS_COUNTER(cross_page);
2707
2708         if (align)
2709                 align_mask = (1UL << get_order(size)) - 1;
2710
2711 retry:
2712         address = dma_ops_alloc_addresses(dev, dma_dom, pages, align_mask,
2713                                           dma_mask);
2714         if (unlikely(address == DMA_ERROR_CODE)) {
2715                 /*
2716                  * setting next_address here will let the address
2717                  * allocator only scan the new allocated range in the
2718                  * first run. This is a small optimization.
2719                  */
2720                 dma_dom->next_address = dma_dom->aperture_size;
2721
2722                 if (alloc_new_range(dma_dom, false, GFP_ATOMIC))
2723                         goto out;
2724
2725                 /*
2726                  * aperture was successfully enlarged by 128 MB, try
2727                  * allocation again
2728                  */
2729                 goto retry;
2730         }
2731
2732         start = address;
2733         for (i = 0; i < pages; ++i) {
2734                 ret = dma_ops_domain_map(dma_dom, start, paddr, dir);
2735                 if (ret == DMA_ERROR_CODE)
2736                         goto out_unmap;
2737
2738                 paddr += PAGE_SIZE;
2739                 start += PAGE_SIZE;
2740         }
2741         address += offset;
2742
2743         ADD_STATS_COUNTER(alloced_io_mem, size);
2744
2745         if (unlikely(dma_dom->need_flush && !amd_iommu_unmap_flush)) {
2746                 domain_flush_tlb(&dma_dom->domain);
2747                 dma_dom->need_flush = false;
2748         } else if (unlikely(amd_iommu_np_cache))
2749                 domain_flush_pages(&dma_dom->domain, address, size);
2750
2751 out:
2752         return address;
2753
2754 out_unmap:
2755
2756         for (--i; i >= 0; --i) {
2757                 start -= PAGE_SIZE;
2758                 dma_ops_domain_unmap(dma_dom, start);
2759         }
2760
2761         dma_ops_free_addresses(dma_dom, address, pages);
2762
2763         return DMA_ERROR_CODE;
2764 }
2765
2766 /*
2767  * Does the reverse of the __map_single function. Must be called with
2768  * the domain lock held too
2769  */
2770 static void __unmap_single(struct dma_ops_domain *dma_dom,
2771                            dma_addr_t dma_addr,
2772                            size_t size,
2773                            int dir)
2774 {
2775         dma_addr_t flush_addr;
2776         dma_addr_t i, start;
2777         unsigned int pages;
2778
2779         if ((dma_addr == DMA_ERROR_CODE) ||
2780             (dma_addr + size > dma_dom->aperture_size))
2781                 return;
2782
2783         flush_addr = dma_addr;
2784         pages = iommu_num_pages(dma_addr, size, PAGE_SIZE);
2785         dma_addr &= PAGE_MASK;
2786         start = dma_addr;
2787
2788         for (i = 0; i < pages; ++i) {
2789                 dma_ops_domain_unmap(dma_dom, start);
2790                 start += PAGE_SIZE;
2791         }
2792
2793         SUB_STATS_COUNTER(alloced_io_mem, size);
2794
2795         dma_ops_free_addresses(dma_dom, dma_addr, pages);
2796
2797         if (amd_iommu_unmap_flush || dma_dom->need_flush) {
2798                 domain_flush_pages(&dma_dom->domain, flush_addr, size);
2799                 dma_dom->need_flush = false;
2800         }
2801 }
2802
2803 /*
2804  * The exported map_single function for dma_ops.
2805  */
2806 static dma_addr_t map_page(struct device *dev, struct page *page,
2807                            unsigned long offset, size_t size,
2808                            enum dma_data_direction dir,
2809                            struct dma_attrs *attrs)
2810 {
2811         unsigned long flags;
2812         struct protection_domain *domain;
2813         dma_addr_t addr;
2814         u64 dma_mask;
2815         phys_addr_t paddr = page_to_phys(page) + offset;
2816
2817         INC_STATS_COUNTER(cnt_map_single);
2818
2819         domain = get_domain(dev);
2820         if (PTR_ERR(domain) == -EINVAL)
2821                 return (dma_addr_t)paddr;
2822         else if (IS_ERR(domain))
2823                 return DMA_ERROR_CODE;
2824
2825         dma_mask = *dev->dma_mask;
2826
2827         spin_lock_irqsave(&domain->lock, flags);
2828
2829         addr = __map_single(dev, domain->priv, paddr, size, dir, false,
2830                             dma_mask);
2831         if (addr == DMA_ERROR_CODE)
2832                 goto out;
2833
2834         domain_flush_complete(domain);
2835
2836 out:
2837         spin_unlock_irqrestore(&domain->lock, flags);
2838
2839         return addr;
2840 }
2841
2842 /*
2843  * The exported unmap_single function for dma_ops.
2844  */
2845 static void unmap_page(struct device *dev, dma_addr_t dma_addr, size_t size,
2846                        enum dma_data_direction dir, struct dma_attrs *attrs)
2847 {
2848         unsigned long flags;
2849         struct protection_domain *domain;
2850
2851         INC_STATS_COUNTER(cnt_unmap_single);
2852
2853         domain = get_domain(dev);
2854         if (IS_ERR(domain))
2855                 return;
2856
2857         spin_lock_irqsave(&domain->lock, flags);
2858
2859         __unmap_single(domain->priv, dma_addr, size, dir);
2860
2861         domain_flush_complete(domain);
2862
2863         spin_unlock_irqrestore(&domain->lock, flags);
2864 }
2865
2866 /*
2867  * The exported map_sg function for dma_ops (handles scatter-gather
2868  * lists).
2869  */
2870 static int map_sg(struct device *dev, struct scatterlist *sglist,
2871                   int nelems, enum dma_data_direction dir,
2872                   struct dma_attrs *attrs)
2873 {
2874         unsigned long flags;
2875         struct protection_domain *domain;
2876         int i;
2877         struct scatterlist *s;
2878         phys_addr_t paddr;
2879         int mapped_elems = 0;
2880         u64 dma_mask;
2881
2882         INC_STATS_COUNTER(cnt_map_sg);
2883
2884         domain = get_domain(dev);
2885         if (IS_ERR(domain))
2886                 return 0;
2887
2888         dma_mask = *dev->dma_mask;
2889
2890         spin_lock_irqsave(&domain->lock, flags);
2891
2892         for_each_sg(sglist, s, nelems, i) {
2893                 paddr = sg_phys(s);
2894
2895                 s->dma_address = __map_single(dev, domain->priv,
2896                                               paddr, s->length, dir, false,
2897                                               dma_mask);
2898
2899                 if (s->dma_address) {
2900                         s->dma_length = s->length;
2901                         mapped_elems++;
2902                 } else
2903                         goto unmap;
2904         }
2905
2906         domain_flush_complete(domain);
2907
2908 out:
2909         spin_unlock_irqrestore(&domain->lock, flags);
2910
2911         return mapped_elems;
2912 unmap:
2913         for_each_sg(sglist, s, mapped_elems, i) {
2914                 if (s->dma_address)
2915                         __unmap_single(domain->priv, s->dma_address,
2916                                        s->dma_length, dir);
2917                 s->dma_address = s->dma_length = 0;
2918         }
2919
2920         mapped_elems = 0;
2921
2922         goto out;
2923 }
2924
2925 /*
2926  * The exported map_sg function for dma_ops (handles scatter-gather
2927  * lists).
2928  */
2929 static void unmap_sg(struct device *dev, struct scatterlist *sglist,
2930                      int nelems, enum dma_data_direction dir,
2931                      struct dma_attrs *attrs)
2932 {
2933         unsigned long flags;
2934         struct protection_domain *domain;
2935         struct scatterlist *s;
2936         int i;
2937
2938         INC_STATS_COUNTER(cnt_unmap_sg);
2939
2940         domain = get_domain(dev);
2941         if (IS_ERR(domain))
2942                 return;
2943
2944         spin_lock_irqsave(&domain->lock, flags);
2945
2946         for_each_sg(sglist, s, nelems, i) {
2947                 __unmap_single(domain->priv, s->dma_address,
2948                                s->dma_length, dir);
2949                 s->dma_address = s->dma_length = 0;
2950         }
2951
2952         domain_flush_complete(domain);
2953
2954         spin_unlock_irqrestore(&domain->lock, flags);
2955 }
2956
2957 /*
2958  * The exported alloc_coherent function for dma_ops.
2959  */
2960 static void *alloc_coherent(struct device *dev, size_t size,
2961                             dma_addr_t *dma_addr, gfp_t flag,
2962                             struct dma_attrs *attrs)
2963 {
2964         unsigned long flags;
2965         void *virt_addr;
2966         struct protection_domain *domain;
2967         phys_addr_t paddr;
2968         u64 dma_mask = dev->coherent_dma_mask;
2969
2970         INC_STATS_COUNTER(cnt_alloc_coherent);
2971
2972         domain = get_domain(dev);
2973         if (PTR_ERR(domain) == -EINVAL) {
2974                 virt_addr = (void *)__get_free_pages(flag, get_order(size));
2975                 *dma_addr = __pa(virt_addr);
2976                 return virt_addr;
2977         } else if (IS_ERR(domain))
2978                 return NULL;
2979
2980         dma_mask  = dev->coherent_dma_mask;
2981         flag     &= ~(__GFP_DMA | __GFP_HIGHMEM | __GFP_DMA32);
2982         flag     |= __GFP_ZERO;
2983
2984         virt_addr = (void *)__get_free_pages(flag, get_order(size));
2985         if (!virt_addr)
2986                 return NULL;
2987
2988         paddr = virt_to_phys(virt_addr);
2989
2990         if (!dma_mask)
2991                 dma_mask = *dev->dma_mask;
2992
2993         spin_lock_irqsave(&domain->lock, flags);
2994
2995         *dma_addr = __map_single(dev, domain->priv, paddr,
2996                                  size, DMA_BIDIRECTIONAL, true, dma_mask);
2997
2998         if (*dma_addr == DMA_ERROR_CODE) {
2999                 spin_unlock_irqrestore(&domain->lock, flags);
3000                 goto out_free;
3001         }
3002
3003         domain_flush_complete(domain);
3004
3005         spin_unlock_irqrestore(&domain->lock, flags);
3006
3007         return virt_addr;
3008
3009 out_free:
3010
3011         free_pages((unsigned long)virt_addr, get_order(size));
3012
3013         return NULL;
3014 }
3015
3016 /*
3017  * The exported free_coherent function for dma_ops.
3018  */
3019 static void free_coherent(struct device *dev, size_t size,
3020                           void *virt_addr, dma_addr_t dma_addr,
3021                           struct dma_attrs *attrs)
3022 {
3023         unsigned long flags;
3024         struct protection_domain *domain;
3025
3026         INC_STATS_COUNTER(cnt_free_coherent);
3027
3028         domain = get_domain(dev);
3029         if (IS_ERR(domain))
3030                 goto free_mem;
3031
3032         spin_lock_irqsave(&domain->lock, flags);
3033
3034         __unmap_single(domain->priv, dma_addr, size, DMA_BIDIRECTIONAL);
3035
3036         domain_flush_complete(domain);
3037
3038         spin_unlock_irqrestore(&domain->lock, flags);
3039
3040 free_mem:
3041         free_pages((unsigned long)virt_addr, get_order(size));
3042 }
3043
3044 /*
3045  * This function is called by the DMA layer to find out if we can handle a
3046  * particular device. It is part of the dma_ops.
3047  */
3048 static int amd_iommu_dma_supported(struct device *dev, u64 mask)
3049 {
3050         return check_device(dev);
3051 }
3052
3053 /*
3054  * The function for pre-allocating protection domains.
3055  *
3056  * If the driver core informs the DMA layer if a driver grabs a device
3057  * we don't need to preallocate the protection domains anymore.
3058  * For now we have to.
3059  */
3060 static void __init prealloc_protection_domains(void)
3061 {
3062         struct iommu_dev_data *dev_data;
3063         struct dma_ops_domain *dma_dom;
3064         struct pci_dev *dev = NULL;
3065         u16 devid;
3066
3067         for_each_pci_dev(dev) {
3068
3069                 /* Do we handle this device? */
3070                 if (!check_device(&dev->dev))
3071                         continue;
3072
3073                 dev_data = get_dev_data(&dev->dev);
3074                 if (!amd_iommu_force_isolation && dev_data->iommu_v2) {
3075                         /* Make sure passthrough domain is allocated */
3076                         alloc_passthrough_domain();
3077                         dev_data->passthrough = true;
3078                         attach_device(&dev->dev, pt_domain);
3079                         pr_info("AMD-Vi: Using passthrough domain for device %s\n",
3080                                 dev_name(&dev->dev));
3081                 }
3082
3083                 /* Is there already any domain for it? */
3084                 if (domain_for_device(&dev->dev))
3085                         continue;
3086
3087                 devid = get_device_id(&dev->dev);
3088
3089                 dma_dom = dma_ops_domain_alloc();
3090                 if (!dma_dom)
3091                         continue;
3092                 init_unity_mappings_for_device(dma_dom, devid);
3093                 dma_dom->target_dev = devid;
3094
3095                 attach_device(&dev->dev, &dma_dom->domain);
3096
3097                 list_add_tail(&dma_dom->list, &iommu_pd_list);
3098         }
3099 }
3100
3101 static struct dma_map_ops amd_iommu_dma_ops = {
3102         .alloc = alloc_coherent,
3103         .free = free_coherent,
3104         .map_page = map_page,
3105         .unmap_page = unmap_page,
3106         .map_sg = map_sg,
3107         .unmap_sg = unmap_sg,
3108         .dma_supported = amd_iommu_dma_supported,
3109 };
3110
3111 static unsigned device_dma_ops_init(void)
3112 {
3113         struct iommu_dev_data *dev_data;
3114         struct pci_dev *pdev = NULL;
3115         unsigned unhandled = 0;
3116
3117         for_each_pci_dev(pdev) {
3118                 if (!check_device(&pdev->dev)) {
3119
3120                         iommu_ignore_device(&pdev->dev);
3121
3122                         unhandled += 1;
3123                         continue;
3124                 }
3125
3126                 dev_data = get_dev_data(&pdev->dev);
3127
3128                 if (!dev_data->passthrough)
3129                         pdev->dev.archdata.dma_ops = &amd_iommu_dma_ops;
3130                 else
3131                         pdev->dev.archdata.dma_ops = &nommu_dma_ops;
3132         }
3133
3134         return unhandled;
3135 }
3136
3137 /*
3138  * The function which clues the AMD IOMMU driver into dma_ops.
3139  */
3140
3141 void __init amd_iommu_init_api(void)
3142 {
3143         bus_set_iommu(&pci_bus_type, &amd_iommu_ops);
3144 }
3145
3146 int __init amd_iommu_init_dma_ops(void)
3147 {
3148         struct amd_iommu *iommu;
3149         int ret, unhandled;
3150
3151         /*
3152          * first allocate a default protection domain for every IOMMU we
3153          * found in the system. Devices not assigned to any other
3154          * protection domain will be assigned to the default one.
3155          */
3156         for_each_iommu(iommu) {
3157                 iommu->default_dom = dma_ops_domain_alloc();
3158                 if (iommu->default_dom == NULL)
3159                         return -ENOMEM;
3160                 iommu->default_dom->domain.flags |= PD_DEFAULT_MASK;
3161                 ret = iommu_init_unity_mappings(iommu);
3162                 if (ret)
3163                         goto free_domains;
3164         }
3165
3166         /*
3167          * Pre-allocate the protection domains for each device.
3168          */
3169         prealloc_protection_domains();
3170
3171         iommu_detected = 1;
3172         swiotlb = 0;
3173
3174         /* Make the driver finally visible to the drivers */
3175         unhandled = device_dma_ops_init();
3176         if (unhandled && max_pfn > MAX_DMA32_PFN) {
3177                 /* There are unhandled devices - initialize swiotlb for them */
3178                 swiotlb = 1;
3179         }
3180
3181         amd_iommu_stats_init();
3182
3183         if (amd_iommu_unmap_flush)
3184                 pr_info("AMD-Vi: IO/TLB flush on unmap enabled\n");
3185         else
3186                 pr_info("AMD-Vi: Lazy IO/TLB flushing enabled\n");
3187
3188         return 0;
3189
3190 free_domains:
3191
3192         for_each_iommu(iommu) {
3193                 dma_ops_domain_free(iommu->default_dom);
3194         }
3195
3196         return ret;
3197 }
3198
3199 /*****************************************************************************
3200  *
3201  * The following functions belong to the exported interface of AMD IOMMU
3202  *
3203  * This interface allows access to lower level functions of the IOMMU
3204  * like protection domain handling and assignement of devices to domains
3205  * which is not possible with the dma_ops interface.
3206  *
3207  *****************************************************************************/
3208
3209 static void cleanup_domain(struct protection_domain *domain)
3210 {
3211         struct iommu_dev_data *dev_data, *next;
3212         unsigned long flags;
3213
3214         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3215
3216         list_for_each_entry_safe(dev_data, next, &domain->dev_list, list) {
3217                 __detach_device(dev_data);
3218                 atomic_set(&dev_data->bind, 0);
3219         }
3220
3221         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3222 }
3223
3224 static void protection_domain_free(struct protection_domain *domain)
3225 {
3226         if (!domain)
3227                 return;
3228
3229         del_domain_from_list(domain);
3230
3231         if (domain->id)
3232                 domain_id_free(domain->id);
3233
3234         kfree(domain);
3235 }
3236
3237 static struct protection_domain *protection_domain_alloc(void)
3238 {
3239         struct protection_domain *domain;
3240
3241         domain = kzalloc(sizeof(*domain), GFP_KERNEL);
3242         if (!domain)
3243                 return NULL;
3244
3245         spin_lock_init(&domain->lock);
3246         mutex_init(&domain->api_lock);
3247         domain->id = domain_id_alloc();
3248         if (!domain->id)
3249                 goto out_err;
3250         INIT_LIST_HEAD(&domain->dev_list);
3251
3252         add_domain_to_list(domain);
3253
3254         return domain;
3255
3256 out_err:
3257         kfree(domain);
3258
3259         return NULL;
3260 }
3261
3262 static int __init alloc_passthrough_domain(void)
3263 {
3264         if (pt_domain != NULL)
3265                 return 0;
3266
3267         /* allocate passthrough domain */
3268         pt_domain = protection_domain_alloc();
3269         if (!pt_domain)
3270                 return -ENOMEM;
3271
3272         pt_domain->mode = PAGE_MODE_NONE;
3273
3274         return 0;
3275 }
3276 static int amd_iommu_domain_init(struct iommu_domain *dom)
3277 {
3278         struct protection_domain *domain;
3279
3280         domain = protection_domain_alloc();
3281         if (!domain)
3282                 goto out_free;
3283
3284         domain->mode    = PAGE_MODE_3_LEVEL;
3285         domain->pt_root = (void *)get_zeroed_page(GFP_KERNEL);
3286         if (!domain->pt_root)
3287                 goto out_free;
3288
3289         domain->iommu_domain = dom;
3290
3291         dom->priv = domain;
3292
3293         dom->geometry.aperture_start = 0;
3294         dom->geometry.aperture_end   = ~0ULL;
3295         dom->geometry.force_aperture = true;
3296
3297         return 0;
3298
3299 out_free:
3300         protection_domain_free(domain);
3301
3302         return -ENOMEM;
3303 }
3304
3305 static void amd_iommu_domain_destroy(struct iommu_domain *dom)
3306 {
3307         struct protection_domain *domain = dom->priv;
3308
3309         if (!domain)
3310                 return;
3311
3312         if (domain->dev_cnt > 0)
3313                 cleanup_domain(domain);
3314
3315         BUG_ON(domain->dev_cnt != 0);
3316
3317         if (domain->mode != PAGE_MODE_NONE)
3318                 free_pagetable(domain);
3319
3320         if (domain->flags & PD_IOMMUV2_MASK)
3321                 free_gcr3_table(domain);
3322
3323         protection_domain_free(domain);
3324
3325         dom->priv = NULL;
3326 }
3327
3328 static void amd_iommu_detach_device(struct iommu_domain *dom,
3329                                     struct device *dev)
3330 {
3331         struct iommu_dev_data *dev_data = dev->archdata.iommu;
3332         struct amd_iommu *iommu;
3333         u16 devid;
3334
3335         if (!check_device(dev))
3336                 return;
3337
3338         devid = get_device_id(dev);
3339
3340         if (dev_data->domain != NULL)
3341                 detach_device(dev);
3342
3343         iommu = amd_iommu_rlookup_table[devid];
3344         if (!iommu)
3345                 return;
3346
3347         iommu_completion_wait(iommu);
3348 }
3349
3350 static int amd_iommu_attach_device(struct iommu_domain *dom,
3351                                    struct device *dev)
3352 {
3353         struct protection_domain *domain = dom->priv;
3354         struct iommu_dev_data *dev_data;
3355         struct amd_iommu *iommu;
3356         int ret;
3357
3358         if (!check_device(dev))
3359                 return -EINVAL;
3360
3361         dev_data = dev->archdata.iommu;
3362
3363         iommu = amd_iommu_rlookup_table[dev_data->devid];
3364         if (!iommu)
3365                 return -EINVAL;
3366
3367         if (dev_data->domain)
3368                 detach_device(dev);
3369
3370         ret = attach_device(dev, domain);
3371
3372         iommu_completion_wait(iommu);
3373
3374         return ret;
3375 }
3376
3377 static int amd_iommu_map(struct iommu_domain *dom, unsigned long iova,
3378                          phys_addr_t paddr, size_t page_size, int iommu_prot)
3379 {
3380         struct protection_domain *domain = dom->priv;
3381         int prot = 0;
3382         int ret;
3383
3384         if (domain->mode == PAGE_MODE_NONE)
3385                 return -EINVAL;
3386
3387         if (iommu_prot & IOMMU_READ)
3388                 prot |= IOMMU_PROT_IR;
3389         if (iommu_prot & IOMMU_WRITE)
3390                 prot |= IOMMU_PROT_IW;
3391
3392         mutex_lock(&domain->api_lock);
3393         ret = iommu_map_page(domain, iova, paddr, prot, page_size);
3394         mutex_unlock(&domain->api_lock);
3395
3396         return ret;
3397 }
3398
3399 static size_t amd_iommu_unmap(struct iommu_domain *dom, unsigned long iova,
3400                            size_t page_size)
3401 {
3402         struct protection_domain *domain = dom->priv;
3403         size_t unmap_size;
3404
3405         if (domain->mode == PAGE_MODE_NONE)
3406                 return -EINVAL;
3407
3408         mutex_lock(&domain->api_lock);
3409         unmap_size = iommu_unmap_page(domain, iova, page_size);
3410         mutex_unlock(&domain->api_lock);
3411
3412         domain_flush_tlb_pde(domain);
3413
3414         return unmap_size;
3415 }
3416
3417 static phys_addr_t amd_iommu_iova_to_phys(struct iommu_domain *dom,
3418                                           dma_addr_t iova)
3419 {
3420         struct protection_domain *domain = dom->priv;
3421         unsigned long offset_mask;
3422         phys_addr_t paddr;
3423         u64 *pte, __pte;
3424
3425         if (domain->mode == PAGE_MODE_NONE)
3426                 return iova;
3427
3428         pte = fetch_pte(domain, iova);
3429
3430         if (!pte || !IOMMU_PTE_PRESENT(*pte))
3431                 return 0;
3432
3433         if (PM_PTE_LEVEL(*pte) == 0)
3434                 offset_mask = PAGE_SIZE - 1;
3435         else
3436                 offset_mask = PTE_PAGE_SIZE(*pte) - 1;
3437
3438         __pte = *pte & PM_ADDR_MASK;
3439         paddr = (__pte & ~offset_mask) | (iova & offset_mask);
3440
3441         return paddr;
3442 }
3443
3444 static int amd_iommu_domain_has_cap(struct iommu_domain *domain,
3445                                     unsigned long cap)
3446 {
3447         switch (cap) {
3448         case IOMMU_CAP_CACHE_COHERENCY:
3449                 return 1;
3450         case IOMMU_CAP_INTR_REMAP:
3451                 return irq_remapping_enabled;
3452         }
3453
3454         return 0;
3455 }
3456
3457 static struct iommu_ops amd_iommu_ops = {
3458         .domain_init = amd_iommu_domain_init,
3459         .domain_destroy = amd_iommu_domain_destroy,
3460         .attach_dev = amd_iommu_attach_device,
3461         .detach_dev = amd_iommu_detach_device,
3462         .map = amd_iommu_map,
3463         .unmap = amd_iommu_unmap,
3464         .iova_to_phys = amd_iommu_iova_to_phys,
3465         .domain_has_cap = amd_iommu_domain_has_cap,
3466         .pgsize_bitmap  = AMD_IOMMU_PGSIZES,
3467 };
3468
3469 /*****************************************************************************
3470  *
3471  * The next functions do a basic initialization of IOMMU for pass through
3472  * mode
3473  *
3474  * In passthrough mode the IOMMU is initialized and enabled but not used for
3475  * DMA-API translation.
3476  *
3477  *****************************************************************************/
3478
3479 int __init amd_iommu_init_passthrough(void)
3480 {
3481         struct iommu_dev_data *dev_data;
3482         struct pci_dev *dev = NULL;
3483         struct amd_iommu *iommu;
3484         u16 devid;
3485         int ret;
3486
3487         ret = alloc_passthrough_domain();
3488         if (ret)
3489                 return ret;
3490
3491         for_each_pci_dev(dev) {
3492                 if (!check_device(&dev->dev))
3493                         continue;
3494
3495                 dev_data = get_dev_data(&dev->dev);
3496                 dev_data->passthrough = true;
3497
3498                 devid = get_device_id(&dev->dev);
3499
3500                 iommu = amd_iommu_rlookup_table[devid];
3501                 if (!iommu)
3502                         continue;
3503
3504                 attach_device(&dev->dev, pt_domain);
3505         }
3506
3507         amd_iommu_stats_init();
3508
3509         pr_info("AMD-Vi: Initialized for Passthrough Mode\n");
3510
3511         return 0;
3512 }
3513
3514 /* IOMMUv2 specific functions */
3515 int amd_iommu_register_ppr_notifier(struct notifier_block *nb)
3516 {
3517         return atomic_notifier_chain_register(&ppr_notifier, nb);
3518 }
3519 EXPORT_SYMBOL(amd_iommu_register_ppr_notifier);
3520
3521 int amd_iommu_unregister_ppr_notifier(struct notifier_block *nb)
3522 {
3523         return atomic_notifier_chain_unregister(&ppr_notifier, nb);
3524 }
3525 EXPORT_SYMBOL(amd_iommu_unregister_ppr_notifier);
3526
3527 void amd_iommu_domain_direct_map(struct iommu_domain *dom)
3528 {
3529         struct protection_domain *domain = dom->priv;
3530         unsigned long flags;
3531
3532         spin_lock_irqsave(&domain->lock, flags);
3533
3534         /* Update data structure */
3535         domain->mode    = PAGE_MODE_NONE;
3536         domain->updated = true;
3537
3538         /* Make changes visible to IOMMUs */
3539         update_domain(domain);
3540
3541         /* Page-table is not visible to IOMMU anymore, so free it */
3542         free_pagetable(domain);
3543
3544         spin_unlock_irqrestore(&domain->lock, flags);
3545 }
3546 EXPORT_SYMBOL(amd_iommu_domain_direct_map);
3547
3548 int amd_iommu_domain_enable_v2(struct iommu_domain *dom, int pasids)
3549 {
3550         struct protection_domain *domain = dom->priv;
3551         unsigned long flags;
3552         int levels, ret;
3553
3554         if (pasids <= 0 || pasids > (PASID_MASK + 1))
3555                 return -EINVAL;
3556
3557         /* Number of GCR3 table levels required */
3558         for (levels = 0; (pasids - 1) & ~0x1ff; pasids >>= 9)
3559                 levels += 1;
3560
3561         if (levels > amd_iommu_max_glx_val)
3562                 return -EINVAL;
3563
3564         spin_lock_irqsave(&domain->lock, flags);
3565
3566         /*
3567          * Save us all sanity checks whether devices already in the
3568          * domain support IOMMUv2. Just force that the domain has no
3569          * devices attached when it is switched into IOMMUv2 mode.
3570          */
3571         ret = -EBUSY;
3572         if (domain->dev_cnt > 0 || domain->flags & PD_IOMMUV2_MASK)
3573                 goto out;
3574
3575         ret = -ENOMEM;
3576         domain->gcr3_tbl = (void *)get_zeroed_page(GFP_ATOMIC);
3577         if (domain->gcr3_tbl == NULL)
3578                 goto out;
3579
3580         domain->glx      = levels;
3581         domain->flags   |= PD_IOMMUV2_MASK;
3582         domain->updated  = true;
3583
3584         update_domain(domain);
3585
3586         ret = 0;
3587
3588 out:
3589         spin_unlock_irqrestore(&domain->lock, flags);
3590
3591         return ret;
3592 }
3593 EXPORT_SYMBOL(amd_iommu_domain_enable_v2);
3594
3595 static int __flush_pasid(struct protection_domain *domain, int pasid,
3596                          u64 address, bool size)
3597 {
3598         struct iommu_dev_data *dev_data;
3599         struct iommu_cmd cmd;
3600         int i, ret;
3601
3602         if (!(domain->flags & PD_IOMMUV2_MASK))
3603                 return -EINVAL;
3604
3605         build_inv_iommu_pasid(&cmd, domain->id, pasid, address, size);
3606
3607         /*
3608          * IOMMU TLB needs to be flushed before Device TLB to
3609          * prevent device TLB refill from IOMMU TLB
3610          */
3611         for (i = 0; i < amd_iommus_present; ++i) {
3612                 if (domain->dev_iommu[i] == 0)
3613                         continue;
3614
3615                 ret = iommu_queue_command(amd_iommus[i], &cmd);
3616                 if (ret != 0)
3617                         goto out;
3618         }
3619
3620         /* Wait until IOMMU TLB flushes are complete */
3621         domain_flush_complete(domain);
3622
3623         /* Now flush device TLBs */
3624         list_for_each_entry(dev_data, &domain->dev_list, list) {
3625                 struct amd_iommu *iommu;
3626                 int qdep;
3627
3628                 BUG_ON(!dev_data->ats.enabled);
3629
3630                 qdep  = dev_data->ats.qdep;
3631                 iommu = amd_iommu_rlookup_table[dev_data->devid];
3632
3633                 build_inv_iotlb_pasid(&cmd, dev_data->devid, pasid,
3634                                       qdep, address, size);
3635
3636                 ret = iommu_queue_command(iommu, &cmd);
3637                 if (ret != 0)
3638                         goto out;
3639         }
3640
3641         /* Wait until all device TLBs are flushed */
3642         domain_flush_complete(domain);
3643
3644         ret = 0;
3645
3646 out:
3647
3648         return ret;
3649 }
3650
3651 static int __amd_iommu_flush_page(struct protection_domain *domain, int pasid,
3652                                   u64 address)
3653 {
3654         INC_STATS_COUNTER(invalidate_iotlb);
3655
3656         return __flush_pasid(domain, pasid, address, false);
3657 }
3658
3659 int amd_iommu_flush_page(struct iommu_domain *dom, int pasid,
3660                          u64 address)
3661 {
3662         struct protection_domain *domain = dom->priv;
3663         unsigned long flags;
3664         int ret;
3665
3666         spin_lock_irqsave(&domain->lock, flags);
3667         ret = __amd_iommu_flush_page(domain, pasid, address);
3668         spin_unlock_irqrestore(&domain->lock, flags);
3669
3670         return ret;
3671 }
3672 EXPORT_SYMBOL(amd_iommu_flush_page);
3673
3674 static int __amd_iommu_flush_tlb(struct protection_domain *domain, int pasid)
3675 {
3676         INC_STATS_COUNTER(invalidate_iotlb_all);
3677
3678         return __flush_pasid(domain, pasid, CMD_INV_IOMMU_ALL_PAGES_ADDRESS,
3679                              true);
3680 }
3681
3682 int amd_iommu_flush_tlb(struct iommu_domain *dom, int pasid)
3683 {
3684         struct protection_domain *domain = dom->priv;
3685         unsigned long flags;
3686         int ret;
3687
3688         spin_lock_irqsave(&domain->lock, flags);
3689         ret = __amd_iommu_flush_tlb(domain, pasid);
3690         spin_unlock_irqrestore(&domain->lock, flags);
3691
3692         return ret;
3693 }
3694 EXPORT_SYMBOL(amd_iommu_flush_tlb);
3695
3696 static u64 *__get_gcr3_pte(u64 *root, int level, int pasid, bool alloc)
3697 {
3698         int index;
3699         u64 *pte;
3700
3701         while (true) {
3702
3703                 index = (pasid >> (9 * level)) & 0x1ff;
3704                 pte   = &root[index];
3705
3706                 if (level == 0)
3707                         break;
3708
3709                 if (!(*pte & GCR3_VALID)) {
3710                         if (!alloc)
3711                                 return NULL;
3712
3713                         root = (void *)get_zeroed_page(GFP_ATOMIC);
3714                         if (root == NULL)
3715                                 return NULL;
3716
3717                         *pte = __pa(root) | GCR3_VALID;
3718                 }
3719
3720                 root = __va(*pte & PAGE_MASK);
3721
3722                 level -= 1;
3723         }
3724
3725         return pte;
3726 }
3727
3728 static int __set_gcr3(struct protection_domain *domain, int pasid,
3729                       unsigned long cr3)
3730 {
3731         u64 *pte;
3732
3733         if (domain->mode != PAGE_MODE_NONE)
3734                 return -EINVAL;
3735
3736         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, true);
3737         if (pte == NULL)
3738                 return -ENOMEM;
3739
3740         *pte = (cr3 & PAGE_MASK) | GCR3_VALID;
3741
3742         return __amd_iommu_flush_tlb(domain, pasid);
3743 }
3744
3745 static int __clear_gcr3(struct protection_domain *domain, int pasid)
3746 {
3747         u64 *pte;
3748
3749         if (domain->mode != PAGE_MODE_NONE)
3750                 return -EINVAL;
3751
3752         pte = __get_gcr3_pte(domain->gcr3_tbl, domain->glx, pasid, false);
3753         if (pte == NULL)
3754                 return 0;
3755
3756         *pte = 0;
3757
3758         return __amd_iommu_flush_tlb(domain, pasid);
3759 }
3760
3761 int amd_iommu_domain_set_gcr3(struct iommu_domain *dom, int pasid,
3762                               unsigned long cr3)
3763 {
3764         struct protection_domain *domain = dom->priv;
3765         unsigned long flags;
3766         int ret;
3767
3768         spin_lock_irqsave(&domain->lock, flags);
3769         ret = __set_gcr3(domain, pasid, cr3);
3770         spin_unlock_irqrestore(&domain->lock, flags);
3771
3772         return ret;
3773 }
3774 EXPORT_SYMBOL(amd_iommu_domain_set_gcr3);
3775
3776 int amd_iommu_domain_clear_gcr3(struct iommu_domain *dom, int pasid)
3777 {
3778         struct protection_domain *domain = dom->priv;
3779         unsigned long flags;
3780         int ret;
3781
3782         spin_lock_irqsave(&domain->lock, flags);
3783         ret = __clear_gcr3(domain, pasid);
3784         spin_unlock_irqrestore(&domain->lock, flags);
3785
3786         return ret;
3787 }
3788 EXPORT_SYMBOL(amd_iommu_domain_clear_gcr3);
3789
3790 int amd_iommu_complete_ppr(struct pci_dev *pdev, int pasid,
3791                            int status, int tag)
3792 {
3793         struct iommu_dev_data *dev_data;
3794         struct amd_iommu *iommu;
3795         struct iommu_cmd cmd;
3796
3797         INC_STATS_COUNTER(complete_ppr);
3798
3799         dev_data = get_dev_data(&pdev->dev);
3800         iommu    = amd_iommu_rlookup_table[dev_data->devid];
3801
3802         build_complete_ppr(&cmd, dev_data->devid, pasid, status,
3803                            tag, dev_data->pri_tlp);
3804
3805         return iommu_queue_command(iommu, &cmd);
3806 }
3807 EXPORT_SYMBOL(amd_iommu_complete_ppr);
3808
3809 struct iommu_domain *amd_iommu_get_v2_domain(struct pci_dev *pdev)
3810 {
3811         struct protection_domain *domain;
3812
3813         domain = get_domain(&pdev->dev);
3814         if (IS_ERR(domain))
3815                 return NULL;
3816
3817         /* Only return IOMMUv2 domains */
3818         if (!(domain->flags & PD_IOMMUV2_MASK))
3819                 return NULL;
3820
3821         return domain->iommu_domain;
3822 }
3823 EXPORT_SYMBOL(amd_iommu_get_v2_domain);
3824
3825 void amd_iommu_enable_device_erratum(struct pci_dev *pdev, u32 erratum)
3826 {
3827         struct iommu_dev_data *dev_data;
3828
3829         if (!amd_iommu_v2_supported())
3830                 return;
3831
3832         dev_data = get_dev_data(&pdev->dev);
3833         dev_data->errata |= (1 << erratum);
3834 }
3835 EXPORT_SYMBOL(amd_iommu_enable_device_erratum);
3836
3837 int amd_iommu_device_info(struct pci_dev *pdev,
3838                           struct amd_iommu_device_info *info)
3839 {
3840         int max_pasids;
3841         int pos;
3842
3843         if (pdev == NULL || info == NULL)
3844                 return -EINVAL;
3845
3846         if (!amd_iommu_v2_supported())
3847                 return -EINVAL;
3848
3849         memset(info, 0, sizeof(*info));
3850
3851         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_ATS);
3852         if (pos)
3853                 info->flags |= AMD_IOMMU_DEVICE_FLAG_ATS_SUP;
3854
3855         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PRI);
3856         if (pos)
3857                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PRI_SUP;
3858
3859         pos = pci_find_ext_capability(pdev, PCI_EXT_CAP_ID_PASID);
3860         if (pos) {
3861                 int features;
3862
3863                 max_pasids = 1 << (9 * (amd_iommu_max_glx_val + 1));
3864                 max_pasids = min(max_pasids, (1 << 20));
3865
3866                 info->flags |= AMD_IOMMU_DEVICE_FLAG_PASID_SUP;
3867                 info->max_pasids = min(pci_max_pasids(pdev), max_pasids);
3868
3869                 features = pci_pasid_features(pdev);
3870                 if (features & PCI_PASID_CAP_EXEC)
3871                         info->flags |= AMD_IOMMU_DEVICE_FLAG_EXEC_SUP;
3872                 if (features & PCI_PASID_CAP_PRIV)
3873                         info->flags |= AMD_IOMMU_DEVICE_FLAG_PRIV_SUP;
3874         }
3875
3876         return 0;
3877 }
3878 EXPORT_SYMBOL(amd_iommu_device_info);
3879
3880 #ifdef CONFIG_IRQ_REMAP
3881
3882 /*****************************************************************************
3883  *
3884  * Interrupt Remapping Implementation
3885  *
3886  *****************************************************************************/
3887
3888 union irte {
3889         u32 val;
3890         struct {
3891                 u32 valid       : 1,
3892                     no_fault    : 1,
3893                     int_type    : 3,
3894                     rq_eoi      : 1,
3895                     dm          : 1,
3896                     rsvd_1      : 1,
3897                     destination : 8,
3898                     vector      : 8,
3899                     rsvd_2      : 8;
3900         } fields;
3901 };
3902
3903 #define DTE_IRQ_PHYS_ADDR_MASK  (((1ULL << 45)-1) << 6)
3904 #define DTE_IRQ_REMAP_INTCTL    (2ULL << 60)
3905 #define DTE_IRQ_TABLE_LEN       (8ULL << 1)
3906 #define DTE_IRQ_REMAP_ENABLE    1ULL
3907
3908 static void set_dte_irq_entry(u16 devid, struct irq_remap_table *table)
3909 {
3910         u64 dte;
3911
3912         dte     = amd_iommu_dev_table[devid].data[2];
3913         dte     &= ~DTE_IRQ_PHYS_ADDR_MASK;
3914         dte     |= virt_to_phys(table->table);
3915         dte     |= DTE_IRQ_REMAP_INTCTL;
3916         dte     |= DTE_IRQ_TABLE_LEN;
3917         dte     |= DTE_IRQ_REMAP_ENABLE;
3918
3919         amd_iommu_dev_table[devid].data[2] = dte;
3920 }
3921
3922 #define IRTE_ALLOCATED (~1U)
3923
3924 static struct irq_remap_table *get_irq_table(u16 devid, bool ioapic)
3925 {
3926         struct irq_remap_table *table = NULL;
3927         struct amd_iommu *iommu;
3928         unsigned long flags;
3929         u16 alias;
3930
3931         write_lock_irqsave(&amd_iommu_devtable_lock, flags);
3932
3933         iommu = amd_iommu_rlookup_table[devid];
3934         if (!iommu)
3935                 goto out_unlock;
3936
3937         table = irq_lookup_table[devid];
3938         if (table)
3939                 goto out;
3940
3941         alias = amd_iommu_alias_table[devid];
3942         table = irq_lookup_table[alias];
3943         if (table) {
3944                 irq_lookup_table[devid] = table;
3945                 set_dte_irq_entry(devid, table);
3946                 iommu_flush_dte(iommu, devid);
3947                 goto out;
3948         }
3949
3950         /* Nothing there yet, allocate new irq remapping table */
3951         table = kzalloc(sizeof(*table), GFP_ATOMIC);
3952         if (!table)
3953                 goto out;
3954
3955         /* Initialize table spin-lock */
3956         spin_lock_init(&table->lock);
3957
3958         if (ioapic)
3959                 /* Keep the first 32 indexes free for IOAPIC interrupts */
3960                 table->min_index = 32;
3961
3962         table->table = kmem_cache_alloc(amd_iommu_irq_cache, GFP_ATOMIC);
3963         if (!table->table) {
3964                 kfree(table);
3965                 table = NULL;
3966                 goto out;
3967         }
3968
3969         memset(table->table, 0, MAX_IRQS_PER_TABLE * sizeof(u32));
3970
3971         if (ioapic) {
3972                 int i;
3973
3974                 for (i = 0; i < 32; ++i)
3975                         table->table[i] = IRTE_ALLOCATED;
3976         }
3977
3978         irq_lookup_table[devid] = table;
3979         set_dte_irq_entry(devid, table);
3980         iommu_flush_dte(iommu, devid);
3981         if (devid != alias) {
3982                 irq_lookup_table[alias] = table;
3983                 set_dte_irq_entry(devid, table);
3984                 iommu_flush_dte(iommu, alias);
3985         }
3986
3987 out:
3988         iommu_completion_wait(iommu);
3989
3990 out_unlock:
3991         write_unlock_irqrestore(&amd_iommu_devtable_lock, flags);
3992
3993         return table;
3994 }
3995
3996 static int alloc_irq_index(struct irq_cfg *cfg, u16 devid, int count)
3997 {
3998         struct irq_remap_table *table;
3999         unsigned long flags;
4000         int index, c;
4001
4002         table = get_irq_table(devid, false);
4003         if (!table)
4004                 return -ENODEV;
4005
4006         spin_lock_irqsave(&table->lock, flags);
4007
4008         /* Scan table for free entries */
4009         for (c = 0, index = table->min_index;
4010              index < MAX_IRQS_PER_TABLE;
4011              ++index) {
4012                 if (table->table[index] == 0)
4013                         c += 1;
4014                 else
4015                         c = 0;
4016
4017                 if (c == count) {
4018                         struct irq_2_irte *irte_info;
4019
4020                         for (; c != 0; --c)
4021                                 table->table[index - c + 1] = IRTE_ALLOCATED;
4022
4023                         index -= count - 1;
4024
4025                         cfg->remapped         = 1;
4026                         irte_info             = &cfg->irq_2_irte;
4027                         irte_info->devid      = devid;
4028                         irte_info->index      = index;
4029
4030                         goto out;
4031                 }
4032         }
4033
4034         index = -ENOSPC;
4035
4036 out:
4037         spin_unlock_irqrestore(&table->lock, flags);
4038
4039         return index;
4040 }
4041
4042 static int get_irte(u16 devid, int index, union irte *irte)
4043 {
4044         struct irq_remap_table *table;
4045         unsigned long flags;
4046
4047         table = get_irq_table(devid, false);
4048         if (!table)
4049                 return -ENOMEM;
4050
4051         spin_lock_irqsave(&table->lock, flags);
4052         irte->val = table->table[index];
4053         spin_unlock_irqrestore(&table->lock, flags);
4054
4055         return 0;
4056 }
4057
4058 static int modify_irte(u16 devid, int index, union irte irte)
4059 {
4060         struct irq_remap_table *table;
4061         struct amd_iommu *iommu;
4062         unsigned long flags;
4063
4064         iommu = amd_iommu_rlookup_table[devid];
4065         if (iommu == NULL)
4066                 return -EINVAL;
4067
4068         table = get_irq_table(devid, false);
4069         if (!table)
4070                 return -ENOMEM;
4071
4072         spin_lock_irqsave(&table->lock, flags);
4073         table->table[index] = irte.val;
4074         spin_unlock_irqrestore(&table->lock, flags);
4075
4076         iommu_flush_irt(iommu, devid);
4077         iommu_completion_wait(iommu);
4078
4079         return 0;
4080 }
4081
4082 static void free_irte(u16 devid, int index)
4083 {
4084         struct irq_remap_table *table;
4085         struct amd_iommu *iommu;
4086         unsigned long flags;
4087
4088         iommu = amd_iommu_rlookup_table[devid];
4089         if (iommu == NULL)
4090                 return;
4091
4092         table = get_irq_table(devid, false);
4093         if (!table)
4094                 return;
4095
4096         spin_lock_irqsave(&table->lock, flags);
4097         table->table[index] = 0;
4098         spin_unlock_irqrestore(&table->lock, flags);
4099
4100         iommu_flush_irt(iommu, devid);
4101         iommu_completion_wait(iommu);
4102 }
4103
4104 static int setup_ioapic_entry(int irq, struct IO_APIC_route_entry *entry,
4105                               unsigned int destination, int vector,
4106                               struct io_apic_irq_attr *attr)
4107 {
4108         struct irq_remap_table *table;
4109         struct irq_2_irte *irte_info;
4110         struct irq_cfg *cfg;
4111         union irte irte;
4112         int ioapic_id;
4113         int index;
4114         int devid;
4115         int ret;
4116
4117         cfg = irq_get_chip_data(irq);
4118         if (!cfg)
4119                 return -EINVAL;
4120
4121         irte_info = &cfg->irq_2_irte;
4122         ioapic_id = mpc_ioapic_id(attr->ioapic);
4123         devid     = get_ioapic_devid(ioapic_id);
4124
4125         if (devid < 0)
4126                 return devid;
4127
4128         table = get_irq_table(devid, true);
4129         if (table == NULL)
4130                 return -ENOMEM;
4131
4132         index = attr->ioapic_pin;
4133
4134         /* Setup IRQ remapping info */
4135         cfg->remapped         = 1;
4136         irte_info->devid      = devid;
4137         irte_info->index      = index;
4138
4139         /* Setup IRTE for IOMMU */
4140         irte.val                = 0;
4141         irte.fields.vector      = vector;
4142         irte.fields.int_type    = apic->irq_delivery_mode;
4143         irte.fields.destination = destination;
4144         irte.fields.dm          = apic->irq_dest_mode;
4145         irte.fields.valid       = 1;
4146
4147         ret = modify_irte(devid, index, irte);
4148         if (ret)
4149                 return ret;
4150
4151         /* Setup IOAPIC entry */
4152         memset(entry, 0, sizeof(*entry));
4153
4154         entry->vector        = index;
4155         entry->mask          = 0;
4156         entry->trigger       = attr->trigger;
4157         entry->polarity      = attr->polarity;
4158
4159         /*
4160          * Mask level triggered irqs.
4161          */
4162         if (attr->trigger)
4163                 entry->mask = 1;
4164
4165         return 0;
4166 }
4167
4168 static int set_affinity(struct irq_data *data, const struct cpumask *mask,
4169                         bool force)
4170 {
4171         struct irq_2_irte *irte_info;
4172         unsigned int dest, irq;
4173         struct irq_cfg *cfg;
4174         union irte irte;
4175         int err;
4176
4177         if (!config_enabled(CONFIG_SMP))
4178                 return -1;
4179
4180         cfg       = data->chip_data;
4181         irq       = data->irq;
4182         irte_info = &cfg->irq_2_irte;
4183
4184         if (!cpumask_intersects(mask, cpu_online_mask))
4185                 return -EINVAL;
4186
4187         if (get_irte(irte_info->devid, irte_info->index, &irte))
4188                 return -EBUSY;
4189
4190         if (assign_irq_vector(irq, cfg, mask))
4191                 return -EBUSY;
4192
4193         err = apic->cpu_mask_to_apicid_and(cfg->domain, mask, &dest);
4194         if (err) {
4195                 if (assign_irq_vector(irq, cfg, data->affinity))
4196                         pr_err("AMD-Vi: Failed to recover vector for irq %d\n", irq);
4197                 return err;
4198         }
4199
4200         irte.fields.vector      = cfg->vector;
4201         irte.fields.destination = dest;
4202
4203         modify_irte(irte_info->devid, irte_info->index, irte);
4204
4205         if (cfg->move_in_progress)
4206                 send_cleanup_vector(cfg);
4207
4208         cpumask_copy(data->affinity, mask);
4209
4210         return 0;
4211 }
4212
4213 static int free_irq(int irq)
4214 {
4215         struct irq_2_irte *irte_info;
4216         struct irq_cfg *cfg;
4217
4218         cfg = irq_get_chip_data(irq);
4219         if (!cfg)
4220                 return -EINVAL;
4221
4222         irte_info = &cfg->irq_2_irte;
4223
4224         free_irte(irte_info->devid, irte_info->index);
4225
4226         return 0;
4227 }
4228
4229 static void compose_msi_msg(struct pci_dev *pdev,
4230                             unsigned int irq, unsigned int dest,
4231                             struct msi_msg *msg, u8 hpet_id)
4232 {
4233         struct irq_2_irte *irte_info;
4234         struct irq_cfg *cfg;
4235         union irte irte;
4236
4237         cfg = irq_get_chip_data(irq);
4238         if (!cfg)
4239                 return;
4240
4241         irte_info = &cfg->irq_2_irte;
4242
4243         irte.val                = 0;
4244         irte.fields.vector      = cfg->vector;
4245         irte.fields.int_type    = apic->irq_delivery_mode;
4246         irte.fields.destination = dest;
4247         irte.fields.dm          = apic->irq_dest_mode;
4248         irte.fields.valid       = 1;
4249
4250         modify_irte(irte_info->devid, irte_info->index, irte);
4251
4252         msg->address_hi = MSI_ADDR_BASE_HI;
4253         msg->address_lo = MSI_ADDR_BASE_LO;
4254         msg->data       = irte_info->index;
4255 }
4256
4257 static int msi_alloc_irq(struct pci_dev *pdev, int irq, int nvec)
4258 {
4259         struct irq_cfg *cfg;
4260         int index;
4261         u16 devid;
4262
4263         if (!pdev)
4264                 return -EINVAL;
4265
4266         cfg = irq_get_chip_data(irq);
4267         if (!cfg)
4268                 return -EINVAL;
4269
4270         devid = get_device_id(&pdev->dev);
4271         index = alloc_irq_index(cfg, devid, nvec);
4272
4273         return index < 0 ? MAX_IRQS_PER_TABLE : index;
4274 }
4275
4276 static int msi_setup_irq(struct pci_dev *pdev, unsigned int irq,
4277                          int index, int offset)
4278 {
4279         struct irq_2_irte *irte_info;
4280         struct irq_cfg *cfg;
4281         u16 devid;
4282
4283         if (!pdev)
4284                 return -EINVAL;
4285
4286         cfg = irq_get_chip_data(irq);
4287         if (!cfg)
4288                 return -EINVAL;
4289
4290         if (index >= MAX_IRQS_PER_TABLE)
4291                 return 0;
4292
4293         devid           = get_device_id(&pdev->dev);
4294         irte_info       = &cfg->irq_2_irte;
4295
4296         cfg->remapped         = 1;
4297         irte_info->devid      = devid;
4298         irte_info->index      = index + offset;
4299
4300         return 0;
4301 }
4302
4303 static int setup_hpet_msi(unsigned int irq, unsigned int id)
4304 {
4305         struct irq_2_irte *irte_info;
4306         struct irq_cfg *cfg;
4307         int index, devid;
4308
4309         cfg = irq_get_chip_data(irq);
4310         if (!cfg)
4311                 return -EINVAL;
4312
4313         irte_info = &cfg->irq_2_irte;
4314         devid     = get_hpet_devid(id);
4315         if (devid < 0)
4316                 return devid;
4317
4318         index = alloc_irq_index(cfg, devid, 1);
4319         if (index < 0)
4320                 return index;
4321
4322         cfg->remapped         = 1;
4323         irte_info->devid      = devid;
4324         irte_info->index      = index;
4325
4326         return 0;
4327 }
4328
4329 struct irq_remap_ops amd_iommu_irq_ops = {
4330         .supported              = amd_iommu_supported,
4331         .prepare                = amd_iommu_prepare,
4332         .enable                 = amd_iommu_enable,
4333         .disable                = amd_iommu_disable,
4334         .reenable               = amd_iommu_reenable,
4335         .enable_faulting        = amd_iommu_enable_faulting,
4336         .setup_ioapic_entry     = setup_ioapic_entry,
4337         .set_affinity           = set_affinity,
4338         .free_irq               = free_irq,
4339         .compose_msi_msg        = compose_msi_msg,
4340         .msi_alloc_irq          = msi_alloc_irq,
4341         .msi_setup_irq          = msi_setup_irq,
4342         .setup_hpet_msi         = setup_hpet_msi,
4343 };
4344 #endif