drivers/net/ethernet/mellanox/mlx5/core/en.h

   1 /*
   2  * Copyright (c) 2015-2016, Mellanox Technologies. All rights reserved.
   3  *
   4  * This software is available to you under a choice of one of two
   5  * licenses.  You may choose to be licensed under the terms of the GNU
   6  * General Public License (GPL) Version 2, available from the file
   7  * COPYING in the main directory of this source tree, or the
   8  * OpenIB.org BSD license below:
   9  *
  10  *     Redistribution and use in source and binary forms, with or
  11  *     without modification, are permitted provided that the following
  12  *     conditions are met:
  13  *
  14  *      - Redistributions of source code must retain the above
  15  *        copyright notice, this list of conditions and the following
  16  *        disclaimer.
  17  *
  18  *      - Redistributions in binary form must reproduce the above
  19  *        copyright notice, this list of conditions and the following
  20  *        disclaimer in the documentation and/or other materials
  21  *        provided with the distribution.
  22  *
  23  * THE SOFTWARE IS PROVIDED "AS IS", WITHOUT WARRANTY OF ANY KIND,
  24  * EXPRESS OR IMPLIED, INCLUDING BUT NOT LIMITED TO THE WARRANTIES OF
  25  * MERCHANTABILITY, FITNESS FOR A PARTICULAR PURPOSE AND
  26  * NONINFRINGEMENT. IN NO EVENT SHALL THE AUTHORS OR COPYRIGHT HOLDERS
  27  * BE LIABLE FOR ANY CLAIM, DAMAGES OR OTHER LIABILITY, WHETHER IN AN
  28  * ACTION OF CONTRACT, TORT OR OTHERWISE, ARISING FROM, OUT OF OR IN
  29  * CONNECTION WITH THE SOFTWARE OR THE USE OR OTHER DEALINGS IN THE
  30  * SOFTWARE.
  31  */
  32 #ifndef __MLX5_EN_H__
  33 #define __MLX5_EN_H__
  34
  35 #include <linux/if_vlan.h>
  36 #include <linux/etherdevice.h>
  37 #include <linux/timecounter.h>
  38 #include <linux/net_tstamp.h>
  39 #include <linux/ptp_clock_kernel.h>
  40 #include <linux/mlx5/driver.h>
  41 #include <linux/mlx5/qp.h>
  42 #include <linux/mlx5/cq.h>
  43 #include <linux/mlx5/port.h>
  44 #include <linux/mlx5/vport.h>
  45 #include <linux/mlx5/transobj.h>
  46 #include <linux/rhashtable.h>
  47 #include "wq.h"
  48 #include "mlx5_core.h"
  49 #include "en_stats.h"
  50
  51 #define MLX5_SET_CFG(p, f, v) MLX5_SET(create_flow_group_in, p, f, v)
  52
  53 #define MLX5E_MAX_NUM_TC        8
  54
  55 #define MLX5E_PARAMS_MINIMUM_LOG_SQ_SIZE                0x6
  56 #define MLX5E_PARAMS_DEFAULT_LOG_SQ_SIZE                0xa
  57 #define MLX5E_PARAMS_MAXIMUM_LOG_SQ_SIZE                0xd
  58
  59 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE                0x1
  60 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE                0xa
  61 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE                0xd
  62
  63 #define MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW            0x1
  64 #define MLX5E_PARAMS_DEFAULT_LOG_RQ_SIZE_MPW            0x4
  65 #define MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW            0x6
  66
  67 #define MLX5_MPWRQ_LOG_NUM_STRIDES              11 /* >= 9, HW restriction */
  68 #define MLX5_MPWRQ_LOG_STRIDE_SIZE              6  /* >= 6, HW restriction */
  69 #define MLX5_MPWRQ_NUM_STRIDES                  BIT(MLX5_MPWRQ_LOG_NUM_STRIDES)
  70 #define MLX5_MPWRQ_STRIDE_SIZE                  BIT(MLX5_MPWRQ_LOG_STRIDE_SIZE)
  71 #define MLX5_MPWRQ_LOG_WQE_SZ                   (MLX5_MPWRQ_LOG_NUM_STRIDES +\
  72                                                  MLX5_MPWRQ_LOG_STRIDE_SIZE)
  73 #define MLX5_MPWRQ_WQE_PAGE_ORDER  (MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT > 0 ? \
  74                                     MLX5_MPWRQ_LOG_WQE_SZ - PAGE_SHIFT : 0)
  75 #define MLX5_MPWRQ_PAGES_PER_WQE                BIT(MLX5_MPWRQ_WQE_PAGE_ORDER)
  76 #define MLX5_MPWRQ_STRIDES_PER_PAGE             (MLX5_MPWRQ_NUM_STRIDES >> \
  77                                                  MLX5_MPWRQ_WQE_PAGE_ORDER)
  78 #define MLX5_CHANNEL_MAX_NUM_MTTS (ALIGN(MLX5_MPWRQ_PAGES_PER_WQE, 8) * \
  79                                    BIT(MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW))
  80 #define MLX5_UMR_ALIGN                          (2048)
  81 #define MLX5_MPWRQ_SMALL_PACKET_THRESHOLD       (128)
  82
  83 #define MLX5E_PARAMS_DEFAULT_LRO_WQE_SZ                 (64 * 1024)
  84 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_USEC      0x10
  85 #define MLX5E_PARAMS_DEFAULT_RX_CQ_MODERATION_PKTS      0x20
  86 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_USEC      0x10
  87 #define MLX5E_PARAMS_DEFAULT_TX_CQ_MODERATION_PKTS      0x20
  88 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES                0x80
  89 #define MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW            0x2
  90
  91 #define MLX5E_LOG_INDIR_RQT_SIZE       0x7
  92 #define MLX5E_INDIR_RQT_SIZE           BIT(MLX5E_LOG_INDIR_RQT_SIZE)
  93 #define MLX5E_MAX_NUM_CHANNELS         (MLX5E_INDIR_RQT_SIZE >> 1)
  94 #define MLX5E_TX_CQ_POLL_BUDGET        128
  95 #define MLX5E_UPDATE_STATS_INTERVAL    200 /* msecs */
  96 #define MLX5E_SQ_BF_BUDGET             16
  97
  98 #define MLX5E_NUM_MAIN_GROUPS 9
  99
 100 static inline u16 mlx5_min_rx_wqes(int wq_type, u32 wq_size)
 101 {
 102         switch (wq_type) {
 103         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 104                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES_MPW,
 105                              wq_size / 2);
 106         default:
 107                 return min_t(u16, MLX5E_PARAMS_DEFAULT_MIN_RX_WQES,
 108                              wq_size / 2);
 109         }
 110 }
 111
 112 static inline int mlx5_min_log_rq_size(int wq_type)
 113 {
 114         switch (wq_type) {
 115         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 116                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE_MPW;
 117         default:
 118                 return MLX5E_PARAMS_MINIMUM_LOG_RQ_SIZE;
 119         }
 120 }
 121
 122 static inline int mlx5_max_log_rq_size(int wq_type)
 123 {
 124         switch (wq_type) {
 125         case MLX5_WQ_TYPE_LINKED_LIST_STRIDING_RQ:
 126                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE_MPW;
 127         default:
 128                 return MLX5E_PARAMS_MAXIMUM_LOG_RQ_SIZE;
 129         }
 130 }
 131
 132 struct mlx5e_tx_wqe {
 133         struct mlx5_wqe_ctrl_seg ctrl;
 134         struct mlx5_wqe_eth_seg  eth;
 135 };
 136
 137 struct mlx5e_rx_wqe {
 138         struct mlx5_wqe_srq_next_seg  next;
 139         struct mlx5_wqe_data_seg      data;
 140 };
 141
 142 struct mlx5e_umr_wqe {
 143         struct mlx5_wqe_ctrl_seg       ctrl;
 144         struct mlx5_wqe_umr_ctrl_seg   uctrl;
 145         struct mlx5_mkey_seg           mkc;
 146         struct mlx5_wqe_data_seg       data;
 147 };
 148
 149 #ifdef CONFIG_MLX5_CORE_EN_DCB
 150 #define MLX5E_MAX_BW_ALLOC 100 /* Max percentage of BW allocation */
 151 #define MLX5E_MIN_BW_ALLOC 1   /* Min percentage of BW allocation */
 152 #endif
 153
 154 struct mlx5e_params {
 155         u8  log_sq_size;
 156         u8  rq_wq_type;
 157         u8  log_rq_size;
 158         u16 num_channels;
 159         u8  num_tc;
 160         u16 rx_cq_moderation_usec;
 161         u16 rx_cq_moderation_pkts;
 162         u16 tx_cq_moderation_usec;
 163         u16 tx_cq_moderation_pkts;
 164         u16 min_rx_wqes;
 165         bool lro_en;
 166         u32 lro_wqe_sz;
 167         u16 tx_max_inline;
 168         u8  rss_hfunc;
 169         u8  toeplitz_hash_key[40];
 170         u32 indirection_rqt[MLX5E_INDIR_RQT_SIZE];
 171         bool vlan_strip_disable;
 172 #ifdef CONFIG_MLX5_CORE_EN_DCB
 173         struct ieee_ets ets;
 174 #endif
 175 };
 176
 177 struct mlx5e_tstamp {
 178         rwlock_t                   lock;
 179         struct cyclecounter        cycles;
 180         struct timecounter         clock;
 181         struct hwtstamp_config     hwtstamp_config;
 182         u32                        nominal_c_mult;
 183         unsigned long              overflow_period;
 184         struct delayed_work        overflow_work;
 185         struct mlx5_core_dev      *mdev;
 186         struct ptp_clock          *ptp;
 187         struct ptp_clock_info      ptp_info;
 188 };
 189
 190 enum {
 191         MLX5E_RQ_STATE_POST_WQES_ENABLE,
 192         MLX5E_RQ_STATE_UMR_WQE_IN_PROGRESS,
 193 };
 194
 195 struct mlx5e_cq {
 196         /* data path - accessed per cqe */
 197         struct mlx5_cqwq           wq;
 198
 199         /* data path - accessed per napi poll */
 200         struct napi_struct        *napi;
 201         struct mlx5_core_cq        mcq;
 202         struct mlx5e_channel      *channel;
 203         struct mlx5e_priv         *priv;
 204
 205         /* control */
 206         struct mlx5_wq_ctrl        wq_ctrl;
 207 } ____cacheline_aligned_in_smp;
 208
 209 struct mlx5e_rq;
 210 typedef void (*mlx5e_fp_handle_rx_cqe)(struct mlx5e_rq *rq,
 211                                        struct mlx5_cqe64 *cqe);
 212 typedef int (*mlx5e_fp_alloc_wqe)(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe,
 213                                   u16 ix);
 214
 215 struct mlx5e_dma_info {
 216         struct page     *page;
 217         dma_addr_t      addr;
 218 };
 219
 220 struct mlx5e_rq {
 221         /* data path */
 222         struct mlx5_wq_ll      wq;
 223         u32                    wqe_sz;
 224         struct sk_buff       **skb;
 225         struct mlx5e_mpw_info *wqe_info;
 226         __be32                 mkey_be;
 227         __be32                 umr_mkey_be;
 228
 229         struct device         *pdev;
 230         struct net_device     *netdev;
 231         struct mlx5e_tstamp   *tstamp;
 232         struct mlx5e_rq_stats  stats;
 233         struct mlx5e_cq        cq;
 234         mlx5e_fp_handle_rx_cqe handle_rx_cqe;
 235         mlx5e_fp_alloc_wqe     alloc_wqe;
 236
 237         unsigned long          state;
 238         int                    ix;
 239
 240         /* control */
 241         struct mlx5_wq_ctrl    wq_ctrl;
 242         u8                     wq_type;
 243         u32                    rqn;
 244         struct mlx5e_channel  *channel;
 245         struct mlx5e_priv     *priv;
 246 } ____cacheline_aligned_in_smp;
 247
 248 struct mlx5e_umr_dma_info {
 249         __be64                *mtt;
 250         __be64                *mtt_no_align;
 251         dma_addr_t             mtt_addr;
 252         struct mlx5e_dma_info *dma_info;
 253 };
 254
 255 struct mlx5e_mpw_info {
 256         union {
 257                 struct mlx5e_dma_info     dma_info;
 258                 struct mlx5e_umr_dma_info umr;
 259         };
 260         u16 consumed_strides;
 261         u16 skbs_frags[MLX5_MPWRQ_PAGES_PER_WQE];
 262
 263         void (*dma_pre_sync)(struct device *pdev,
 264                              struct mlx5e_mpw_info *wi,
 265                              u32 wqe_offset, u32 len);
 266         void (*add_skb_frag)(struct device *pdev,
 267                              struct sk_buff *skb,
 268                              struct mlx5e_mpw_info *wi,
 269                              u32 page_idx, u32 frag_offset, u32 len);
 270         void (*copy_skb_header)(struct device *pdev,
 271                                 struct sk_buff *skb,
 272                                 struct mlx5e_mpw_info *wi,
 273                                 u32 page_idx, u32 offset,
 274                                 u32 headlen);
 275         void (*free_wqe)(struct mlx5e_rq *rq, struct mlx5e_mpw_info *wi);
 276 };
 277
 278 struct mlx5e_tx_wqe_info {
 279         u32 num_bytes;
 280         u8  num_wqebbs;
 281         u8  num_dma;
 282 };
 283
 284 enum mlx5e_dma_map_type {
 285         MLX5E_DMA_MAP_SINGLE,
 286         MLX5E_DMA_MAP_PAGE
 287 };
 288
 289 struct mlx5e_sq_dma {
 290         dma_addr_t              addr;
 291         u32                     size;
 292         enum mlx5e_dma_map_type type;
 293 };
 294
 295 enum {
 296         MLX5E_SQ_STATE_WAKE_TXQ_ENABLE,
 297         MLX5E_SQ_STATE_BF_ENABLE,
 298 };
 299
 300 struct mlx5e_ico_wqe_info {
 301         u8  opcode;
 302         u8  num_wqebbs;
 303 };
 304
 305 struct mlx5e_sq {
 306         /* data path */
 307
 308         /* dirtied @completion */
 309         u16                        cc;
 310         u32                        dma_fifo_cc;
 311
 312         /* dirtied @xmit */
 313         u16                        pc ____cacheline_aligned_in_smp;
 314         u32                        dma_fifo_pc;
 315         u16                        bf_offset;
 316         u16                        prev_cc;
 317         u8                         bf_budget;
 318         struct mlx5e_sq_stats      stats;
 319
 320         struct mlx5e_cq            cq;
 321
 322         /* pointers to per packet info: write@xmit, read@completion */
 323         struct sk_buff           **skb;
 324         struct mlx5e_sq_dma       *dma_fifo;
 325         struct mlx5e_tx_wqe_info  *wqe_info;
 326
 327         /* read only */
 328         struct mlx5_wq_cyc         wq;
 329         u32                        dma_fifo_mask;
 330         void __iomem              *uar_map;
 331         struct netdev_queue       *txq;
 332         u32                        sqn;
 333         u16                        bf_buf_size;
 334         u16                        max_inline;
 335         u16                        edge;
 336         struct device             *pdev;
 337         struct mlx5e_tstamp       *tstamp;
 338         __be32                     mkey_be;
 339         unsigned long              state;
 340
 341         /* control path */
 342         struct mlx5_wq_ctrl        wq_ctrl;
 343         struct mlx5_uar            uar;
 344         struct mlx5e_channel      *channel;
 345         int                        tc;
 346         struct mlx5e_ico_wqe_info *ico_wqe_info;
 347 } ____cacheline_aligned_in_smp;
 348
 349 static inline bool mlx5e_sq_has_room_for(struct mlx5e_sq *sq, u16 n)
 350 {
 351         return (((sq->wq.sz_m1 & (sq->cc - sq->pc)) >= n) ||
 352                 (sq->cc  == sq->pc));
 353 }
 354
 355 enum channel_flags {
 356         MLX5E_CHANNEL_NAPI_SCHED = 1,
 357 };
 358
 359 struct mlx5e_channel {
 360         /* data path */
 361         struct mlx5e_rq            rq;
 362         struct mlx5e_sq            sq[MLX5E_MAX_NUM_TC];
 363         struct mlx5e_sq            icosq;   /* internal control operations */
 364         struct napi_struct         napi;
 365         struct device             *pdev;
 366         struct net_device         *netdev;
 367         __be32                     mkey_be;
 368         u8                         num_tc;
 369         unsigned long              flags;
 370
 371         /* control */
 372         struct mlx5e_priv         *priv;
 373         int                        ix;
 374         int                        cpu;
 375 };
 376
 377 enum mlx5e_traffic_types {
 378         MLX5E_TT_IPV4_TCP,
 379         MLX5E_TT_IPV6_TCP,
 380         MLX5E_TT_IPV4_UDP,
 381         MLX5E_TT_IPV6_UDP,
 382         MLX5E_TT_IPV4_IPSEC_AH,
 383         MLX5E_TT_IPV6_IPSEC_AH,
 384         MLX5E_TT_IPV4_IPSEC_ESP,
 385         MLX5E_TT_IPV6_IPSEC_ESP,
 386         MLX5E_TT_IPV4,
 387         MLX5E_TT_IPV6,
 388         MLX5E_TT_ANY,
 389         MLX5E_NUM_TT,
 390         MLX5E_NUM_INDIR_TIRS = MLX5E_TT_ANY,
 391 };
 392
 393 enum {
 394         MLX5E_STATE_ASYNC_EVENTS_ENABLE,
 395         MLX5E_STATE_OPENED,
 396         MLX5E_STATE_DESTROYING,
 397 };
 398
 399 struct mlx5e_vxlan_db {
 400         spinlock_t                      lock; /* protect vxlan table */
 401         struct radix_tree_root          tree;
 402 };
 403
 404 struct mlx5e_l2_rule {
 405         u8  addr[ETH_ALEN + 2];
 406         struct mlx5_flow_rule *rule;
 407 };
 408
 409 struct mlx5e_flow_table {
 410         int num_groups;
 411         struct mlx5_flow_table *t;
 412         struct mlx5_flow_group **g;
 413 };
 414
 415 #define MLX5E_L2_ADDR_HASH_SIZE BIT(BITS_PER_BYTE)
 416
 417 struct mlx5e_tc_table {
 418         struct mlx5_flow_table          *t;
 419
 420         struct rhashtable_params        ht_params;
 421         struct rhashtable               ht;
 422 };
 423
 424 struct mlx5e_vlan_table {
 425         struct mlx5e_flow_table         ft;
 426         unsigned long active_vlans[BITS_TO_LONGS(VLAN_N_VID)];
 427         struct mlx5_flow_rule   *active_vlans_rule[VLAN_N_VID];
 428         struct mlx5_flow_rule   *untagged_rule;
 429         struct mlx5_flow_rule   *any_vlan_rule;
 430         bool          filter_disabled;
 431 };
 432
 433 struct mlx5e_l2_table {
 434         struct mlx5e_flow_table    ft;
 435         struct hlist_head          netdev_uc[MLX5E_L2_ADDR_HASH_SIZE];
 436         struct hlist_head          netdev_mc[MLX5E_L2_ADDR_HASH_SIZE];
 437         struct mlx5e_l2_rule       broadcast;
 438         struct mlx5e_l2_rule       allmulti;
 439         struct mlx5e_l2_rule       promisc;
 440         bool                       broadcast_enabled;
 441         bool                       allmulti_enabled;
 442         bool                       promisc_enabled;
 443 };
 444
 445 /* L3/L4 traffic type classifier */
 446 struct mlx5e_ttc_table {
 447         struct mlx5e_flow_table  ft;
 448         struct mlx5_flow_rule    *rules[MLX5E_NUM_TT];
 449 };
 450
 451 #define ARFS_HASH_SHIFT BITS_PER_BYTE
 452 #define ARFS_HASH_SIZE BIT(BITS_PER_BYTE)
 453 struct arfs_table {
 454         struct mlx5e_flow_table  ft;
 455         struct mlx5_flow_rule    *default_rule;
 456         struct hlist_head        rules_hash[ARFS_HASH_SIZE];
 457 };
 458
 459 enum  arfs_type {
 460         ARFS_IPV4_TCP,
 461         ARFS_IPV6_TCP,
 462         ARFS_IPV4_UDP,
 463         ARFS_IPV6_UDP,
 464         ARFS_NUM_TYPES,
 465 };
 466
 467 struct mlx5e_arfs_tables {
 468         struct arfs_table arfs_tables[ARFS_NUM_TYPES];
 469         /* Protect aRFS rules list */
 470         spinlock_t                     arfs_lock;
 471         struct list_head               rules;
 472         int                            last_filter_id;
 473         struct workqueue_struct        *wq;
 474 };
 475
 476 /* NIC prio FTS */
 477 enum {
 478         MLX5E_VLAN_FT_LEVEL = 0,
 479         MLX5E_L2_FT_LEVEL,
 480         MLX5E_TTC_FT_LEVEL,
 481         MLX5E_ARFS_FT_LEVEL
 482 };
 483
 484 struct mlx5e_flow_steering {
 485         struct mlx5_flow_namespace      *ns;
 486         struct mlx5e_tc_table           tc;
 487         struct mlx5e_vlan_table         vlan;
 488         struct mlx5e_l2_table           l2;
 489         struct mlx5e_ttc_table          ttc;
 490         struct mlx5e_arfs_tables        arfs;
 491 };
 492
 493 struct mlx5e_direct_tir {
 494         u32              tirn;
 495         u32              rqtn;
 496 };
 497
 498 enum {
 499         MLX5E_TC_PRIO = 0,
 500         MLX5E_NIC_PRIO
 501 };
 502
 503 struct mlx5e_priv {
 504         /* priv data path fields - start */
 505         struct mlx5e_sq            **txq_to_sq_map;
 506         int channeltc_to_txq_map[MLX5E_MAX_NUM_CHANNELS][MLX5E_MAX_NUM_TC];
 507         /* priv data path fields - end */
 508
 509         unsigned long              state;
 510         struct mutex               state_lock; /* Protects Interface state */
 511         struct mlx5_uar            cq_uar;
 512         u32                        pdn;
 513         u32                        tdn;
 514         struct mlx5_core_mkey      mkey;
 515         struct mlx5_core_mkey      umr_mkey;
 516         struct mlx5e_rq            drop_rq;
 517
 518         struct mlx5e_channel     **channel;
 519         u32                        tisn[MLX5E_MAX_NUM_TC];
 520         u32                        indir_rqtn;
 521         u32                        indir_tirn[MLX5E_NUM_INDIR_TIRS];
 522         struct mlx5e_direct_tir    direct_tir[MLX5E_MAX_NUM_CHANNELS];
 523
 524         struct mlx5e_flow_steering fs;
 525         struct mlx5e_vxlan_db      vxlan;
 526
 527         struct mlx5e_params        params;
 528         struct work_struct         update_carrier_work;
 529         struct work_struct         set_rx_mode_work;
 530         struct delayed_work        update_stats_work;
 531
 532         struct mlx5_core_dev      *mdev;
 533         struct net_device         *netdev;
 534         struct mlx5e_stats         stats;
 535         struct mlx5e_tstamp        tstamp;
 536         u16 q_counter;
 537 };
 538
 539 enum mlx5e_link_mode {
 540         MLX5E_1000BASE_CX_SGMII  = 0,
 541         MLX5E_1000BASE_KX        = 1,
 542         MLX5E_10GBASE_CX4        = 2,
 543         MLX5E_10GBASE_KX4        = 3,
 544         MLX5E_10GBASE_KR         = 4,
 545         MLX5E_20GBASE_KR2        = 5,
 546         MLX5E_40GBASE_CR4        = 6,
 547         MLX5E_40GBASE_KR4        = 7,
 548         MLX5E_56GBASE_R4         = 8,
 549         MLX5E_10GBASE_CR         = 12,
 550         MLX5E_10GBASE_SR         = 13,
 551         MLX5E_10GBASE_ER         = 14,
 552         MLX5E_40GBASE_SR4        = 15,
 553         MLX5E_40GBASE_LR4        = 16,
 554         MLX5E_100GBASE_CR4       = 20,
 555         MLX5E_100GBASE_SR4       = 21,
 556         MLX5E_100GBASE_KR4       = 22,
 557         MLX5E_100GBASE_LR4       = 23,
 558         MLX5E_100BASE_TX         = 24,
 559         MLX5E_1000BASE_T         = 25,
 560         MLX5E_10GBASE_T          = 26,
 561         MLX5E_25GBASE_CR         = 27,
 562         MLX5E_25GBASE_KR         = 28,
 563         MLX5E_25GBASE_SR         = 29,
 564         MLX5E_50GBASE_CR2        = 30,
 565         MLX5E_50GBASE_KR2        = 31,
 566         MLX5E_LINK_MODES_NUMBER,
 567 };
 568
 569 #define MLX5E_PROT_MASK(link_mode) (1 << link_mode)
 570
 571 void mlx5e_send_nop(struct mlx5e_sq *sq, bool notify_hw);
 572 u16 mlx5e_select_queue(struct net_device *dev, struct sk_buff *skb,
 573                        void *accel_priv, select_queue_fallback_t fallback);
 574 netdev_tx_t mlx5e_xmit(struct sk_buff *skb, struct net_device *dev);
 575
 576 void mlx5e_completion_event(struct mlx5_core_cq *mcq);
 577 void mlx5e_cq_error_event(struct mlx5_core_cq *mcq, enum mlx5_event event);
 578 int mlx5e_napi_poll(struct napi_struct *napi, int budget);
 579 bool mlx5e_poll_tx_cq(struct mlx5e_cq *cq, int napi_budget);
 580 int mlx5e_poll_rx_cq(struct mlx5e_cq *cq, int budget);
 581
 582 void mlx5e_handle_rx_cqe(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 583 void mlx5e_handle_rx_cqe_mpwrq(struct mlx5e_rq *rq, struct mlx5_cqe64 *cqe);
 584 bool mlx5e_post_rx_wqes(struct mlx5e_rq *rq);
 585 int mlx5e_alloc_rx_wqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
 586 int mlx5e_alloc_rx_mpwqe(struct mlx5e_rq *rq, struct mlx5e_rx_wqe *wqe, u16 ix);
 587 void mlx5e_post_rx_fragmented_mpwqe(struct mlx5e_rq *rq);
 588 void mlx5e_complete_rx_linear_mpwqe(struct mlx5e_rq *rq,
 589                                     struct mlx5_cqe64 *cqe,
 590                                     u16 byte_cnt,
 591                                     struct mlx5e_mpw_info *wi,
 592                                     struct sk_buff *skb);
 593 void mlx5e_complete_rx_fragmented_mpwqe(struct mlx5e_rq *rq,
 594                                         struct mlx5_cqe64 *cqe,
 595                                         u16 byte_cnt,
 596                                         struct mlx5e_mpw_info *wi,
 597                                         struct sk_buff *skb);
 598 void mlx5e_free_rx_linear_mpwqe(struct mlx5e_rq *rq,
 599                                 struct mlx5e_mpw_info *wi);
 600 void mlx5e_free_rx_fragmented_mpwqe(struct mlx5e_rq *rq,
 601                                     struct mlx5e_mpw_info *wi);
 602 struct mlx5_cqe64 *mlx5e_get_cqe(struct mlx5e_cq *cq);
 603
 604 void mlx5e_update_stats(struct mlx5e_priv *priv);
 605
 606 int mlx5e_create_flow_steering(struct mlx5e_priv *priv);
 607 void mlx5e_destroy_flow_steering(struct mlx5e_priv *priv);
 608 void mlx5e_init_l2_addr(struct mlx5e_priv *priv);
 609 void mlx5e_destroy_flow_table(struct mlx5e_flow_table *ft);
 610 void mlx5e_set_rx_mode_work(struct work_struct *work);
 611
 612 void mlx5e_fill_hwstamp(struct mlx5e_tstamp *clock, u64 timestamp,
 613                         struct skb_shared_hwtstamps *hwts);
 614 void mlx5e_timestamp_init(struct mlx5e_priv *priv);
 615 void mlx5e_timestamp_cleanup(struct mlx5e_priv *priv);
 616 int mlx5e_hwstamp_set(struct net_device *dev, struct ifreq *ifr);
 617 int mlx5e_hwstamp_get(struct net_device *dev, struct ifreq *ifr);
 618
 619 int mlx5e_vlan_rx_add_vid(struct net_device *dev, __always_unused __be16 proto,
 620                           u16 vid);
 621 int mlx5e_vlan_rx_kill_vid(struct net_device *dev, __always_unused __be16 proto,
 622                            u16 vid);
 623 void mlx5e_enable_vlan_filter(struct mlx5e_priv *priv);
 624 void mlx5e_disable_vlan_filter(struct mlx5e_priv *priv);
 625
 626 int mlx5e_modify_rqs_vsd(struct mlx5e_priv *priv, bool vsd);
 627
 628 int mlx5e_redirect_rqt(struct mlx5e_priv *priv, u32 rqtn, int sz, int ix);
 629 void mlx5e_build_tir_ctx_hash(void *tirc, struct mlx5e_priv *priv);
 630
 631 int mlx5e_open_locked(struct net_device *netdev);
 632 int mlx5e_close_locked(struct net_device *netdev);
 633 void mlx5e_build_default_indir_rqt(struct mlx5_core_dev *mdev,
 634                                    u32 *indirection_rqt, int len,
 635                                    int num_channels);
 636
 637 static inline void mlx5e_tx_notify_hw(struct mlx5e_sq *sq,
 638                                       struct mlx5_wqe_ctrl_seg *ctrl, int bf_sz)
 639 {
 640         u16 ofst = MLX5_BF_OFFSET + sq->bf_offset;
 641
 642         /* ensure wqe is visible to device before updating doorbell record */
 643         dma_wmb();
 644
 645         *sq->wq.db = cpu_to_be32(sq->pc);
 646
 647         /* ensure doorbell record is visible to device before ringing the
 648          * doorbell
 649          */
 650         wmb();
 651         if (bf_sz)
 652                 __iowrite64_copy(sq->uar_map + ofst, ctrl, bf_sz);
 653         else
 654                 mlx5_write64((__be32 *)ctrl, sq->uar_map + ofst, NULL);
 655         /* flush the write-combining mapped buffer */
 656         wmb();
 657
 658         sq->bf_offset ^= sq->bf_buf_size;
 659 }
 660
 661 static inline void mlx5e_cq_arm(struct mlx5e_cq *cq)
 662 {
 663         struct mlx5_core_cq *mcq;
 664
 665         mcq = &cq->mcq;
 666         mlx5_cq_arm(mcq, MLX5_CQ_DB_REQ_NOT, mcq->uar->map, NULL, cq->wq.cc);
 667 }
 668
 669 static inline int mlx5e_get_max_num_channels(struct mlx5_core_dev *mdev)
 670 {
 671         return min_t(int, mdev->priv.eq_table.num_comp_vectors,
 672                      MLX5E_MAX_NUM_CHANNELS);
 673 }
 674
 675 static inline int mlx5e_get_mtt_octw(int npages)
 676 {
 677         return ALIGN(npages, 8) / 2;
 678 }
 679
 680 extern const struct ethtool_ops mlx5e_ethtool_ops;
 681 #ifdef CONFIG_MLX5_CORE_EN_DCB
 682 extern const struct dcbnl_rtnl_ops mlx5e_dcbnl_ops;
 683 int mlx5e_dcbnl_ieee_setets_core(struct mlx5e_priv *priv, struct ieee_ets *ets);
 684 #endif
 685
 686 #ifndef CONFIG_RFS_ACCEL
 687 static inline int mlx5e_arfs_create_tables(struct mlx5e_priv *priv)
 688 {
 689         return 0;
 690 }
 691
 692 static inline void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv) {}
 693 #else
 694 int mlx5e_arfs_create_tables(struct mlx5e_priv *priv);
 695 void mlx5e_arfs_destroy_tables(struct mlx5e_priv *priv);
 696 int mlx5e_rx_flow_steer(struct net_device *dev, const struct sk_buff *skb,
 697                         u16 rxq_index, u32 flow_id);
 698 #endif
 699
 700 u16 mlx5e_get_max_inline_cap(struct mlx5_core_dev *mdev);
 701
 702 #endif /* __MLX5_EN_H__ */