packages/devs/ipu/arm/imx/v1_0/include/tve_reg_def.h

   1 /***************************************************************************
   2 *
   3 *                                                     TVE_REG_DEF.H
   4 *
   5 *     registers defination for TVE.
   6 *
   7 ***************************************************************************
   8 *
   9 * Author(s)             :               Ray Sun-B17777 <Yanfei.Sun@freescale.com>
  10 * Create Date   :               2009-01-16
  11 * Description   :               TV Display Test Case For Elvis TO2 3stack Board.
  12 *
  13 ***************************************************************************/
  14
  15 #ifndef _TVE_REG_DEF_
  16 #define _TVE_REG_DEF_
  17
  18 #include <cyg/hal/hal_soc.h>
  19
  20 #define CCM_CDCDR                   (CCM_BASE_ADDR + CCM_CDCDR_OFFSET)
  21 #define CCM_CDCDR_TVE_CLK_PRED      0x70000000  //the relevant mask for the tve_clk_pred[2:0] field
  22
  23 //#define TVE_BASE_ADDR               0x83FF000
  24 #define TVE_REG_TVE_EN                          (TVE_BASE_ADDR + 0x1000),0x00000001
  25 #define TVE_REG_TVDAC_SAMP_RATE         (TVE_BASE_ADDR + 0x1000),0x00000006
  26 #define TVE_REG_IPU_CLK_EN                      (TVE_BASE_ADDR + 0x1000),0x00000008
  27 #define TVE_REG_DATA_SOURCE_SEL         (TVE_BASE_ADDR + 0x1000),0x00000030
  28 #define TVE_REG_INP_VIDEO_FORM          (TVE_BASE_ADDR + 0x1000),0x00000040
  29 #define TVE_REG_P2I_CONV_EN             (TVE_BASE_ADDR + 0x1000),0x00000080
  30 #define TVE_REG_TV_STAND                        (TVE_BASE_ADDR + 0x1000),0x00000f00
  31 #define TVE_REG_TV_OUT_MODE             (TVE_BASE_ADDR + 0x1000),0x00007000
  32 #define TVE_REG_SD_PED_AMP_CONT         (TVE_BASE_ADDR + 0x1000),0x00030000
  33 #define TVE_REG_SYNC_CH_0_EN            (TVE_BASE_ADDR + 0x1000),0x00100000
  34 #define TVE_REG_SYNC_CH_1_EN            (TVE_BASE_ADDR + 0x1000),0x00200000
  35 #define TVE_REG_SYNC_CH_2_EN            (TVE_BASE_ADDR + 0x1000),0x00400000
  36 #define TVE_REG_ACT_LINE_OFFSET         (TVE_BASE_ADDR + 0x1000),0x07000000
  37 #define TVE_REG_COM_CONF_REG            (TVE_BASE_ADDR + 0x1000),0x07737fff
  38 #define TVE_REG_DEFLICK_EN                      (TVE_BASE_ADDR + 0x1004),0x00000001
  39 #define TVE_REG_DEFLICK_MEAS_WIN        (TVE_BASE_ADDR + 0x1004),0x00000002
  40 #define TVE_REG_DEFLICK_COEF            (TVE_BASE_ADDR + 0x1004),0x00000070
  41 #define TVE_REG_DEFLICK_LOW_THRESH      (TVE_BASE_ADDR + 0x1004),0x0000ff00
  42 #define TVE_REG_DEFLICK_MID_THRESH      (TVE_BASE_ADDR + 0x1004),0x00ff0000
  43 #define TVE_REG_DEFLICK_HIGH_THRESH (TVE_BASE_ADDR + 0x1004),0xff000000
  44 #define TVE_REG_LUMA_FILT_CONT_REG_0 (TVE_BASE_ADDR + 0x1004),0xffffff73
  45 #define TVE_REG_V_SHARP_EN                      (TVE_BASE_ADDR + 0x1008),0x00000001
  46 #define TVE_REG_V_SHARP_COEF            (TVE_BASE_ADDR + 0x1008),0x00000070
  47 #define TVE_REG_V_SHARP_LOW_THRESH      (TVE_BASE_ADDR + 0x1008),0x0000ff00
  48 #define TVE_REG_V_SHARP_HIGH_THRESH (TVE_BASE_ADDR + 0x1008),0xff000000
  49 #define TVE_REG_LUMA_FILT_CONT_REG_1 (TVE_BASE_ADDR + 0x1008),0xff00ff71
  50 #define TVE_REG_H_SHARP_EN                      (TVE_BASE_ADDR + 0x100c),0x00000001
  51 #define TVE_REG_H_SHARP_COEF            (TVE_BASE_ADDR + 0x100c),0x00000070
  52 #define TVE_REG_H_SHARP_LOW_THRESH      (TVE_BASE_ADDR + 0x100c),0x0000ff00
  53 #define TVE_REG_H_SHARP_HIGH_THRESH (TVE_BASE_ADDR + 0x100c),0xff000000
  54 #define TVE_REG_LUMA_FILT_CONT_REG_2 (TVE_BASE_ADDR + 0x100c),0xff00ff71
  55 #define TVE_REG_DERING_EN                       (TVE_BASE_ADDR + 0x1010),0x00000001
  56 #define TVE_REG_SUPP_FILTER_TYPE        (TVE_BASE_ADDR + 0x1010),0x00000006
  57 #define TVE_REG_DERING_COEF             (TVE_BASE_ADDR + 0x1010),0x00000070
  58 #define TVE_REG_DERING_LOW_THRESH       (TVE_BASE_ADDR + 0x1010),0x0000ff00
  59 #define TVE_REG_DERING_MID_THRESH       (TVE_BASE_ADDR + 0x1010),0x00ff0000
  60 #define TVE_REG_DERING_HIGH_THRESH      (TVE_BASE_ADDR + 0x1010),0xff000000
  61 #define TVE_REG_LUMA_FILT_CONT_REG_3 (TVE_BASE_ADDR + 0x1010),0xffffff77
  62 #define TVE_REG_LUMA_SA_EN                      (TVE_BASE_ADDR + 0x1014),0x00000001
  63 #define TVE_REG_SA_H_POINTS_NUM         (TVE_BASE_ADDR + 0x1014),0x00000030
  64 #define TVE_REG_SA_V_POINTS_NUM         (TVE_BASE_ADDR + 0x1014),0x00000300
  65 #define TVE_REG_LUMA_SA_CONT_REG_0      (TVE_BASE_ADDR + 0x1014),0x00000331
  66 #define TVE_REG_SA_WIN_WIDTH            (TVE_BASE_ADDR + 0x1018),0x000000ff
  67 #define TVE_REG_SA_WIN_HEIGHT  (TVE_BASE_ADDR + 0x1018),0x0000ff00
  68 #define TVE_REG_SA_WIN_H_OFFSET  (TVE_BASE_ADDR + 0x1018),0x00ff0000
  69 #define TVE_REG_SA_WIN_V_OFFSET  (TVE_BASE_ADDR + 0x1018),0xff000000
  70 #define TVE_REG_LUMA_SA_CONT_REG_1 (TVE_BASE_ADDR + 0x1018),0xffffffff
  71 #define TVE_REG_LPU_DEFLICK_MEAS_MEAN (TVE_BASE_ADDR + 0x101c),0x000000ff
  72 #define TVE_REG_LPU_V_SHARP_MEAS_MEAN (TVE_BASE_ADDR + 0x101c),0x0000ff00
  73 #define TVE_REG_LPU_H_SHARP_MEAS_MEAN (TVE_BASE_ADDR + 0x101c),0x00ff0000
  74 #define TVE_REG_LPU_DERING_MEAS_MEAN (TVE_BASE_ADDR + 0x101c),0xff000000
  75 #define TVE_REG_LUMA_SA_STAT_REG_0 (TVE_BASE_ADDR + 0x101c),0xffffffff
  76 #define TVE_REG_LPU_LUMA_MEAN (TVE_BASE_ADDR + 0x1020),0x000000ff
  77 #define TVE_REG_LUMA_SA_STAT_REG_1 (TVE_BASE_ADDR + 0x1020),0x000000ff
  78 #define TVE_REG_CHROMA_V_FILT_EN (TVE_BASE_ADDR + 0x1024),0x00000001
  79 #define TVE_REG_CHROMA_BW (TVE_BASE_ADDR + 0x1024),0x00000070
  80 #define TVE_REG_SCH_PHASE (TVE_BASE_ADDR + 0x1024),0x0000ff00
  81 #define TVE_REG_CHROMA_CONT_REG (TVE_BASE_ADDR + 0x1024),0x0000ff71
  82 #define TVE_REG_TVDAC_0_GAIN (TVE_BASE_ADDR + 0x1028),0x0000003f
  83 #define TVE_REG_TVDAC_0_OFFSET (TVE_BASE_ADDR + 0x1028),0x0000ff00
  84 #define TVE_REG_BG_RDY_TIME (TVE_BASE_ADDR + 0x1028),0x00ff0000
  85 #define TVE_REG_TVDAC_0_CONT_REG (TVE_BASE_ADDR + 0x1028),0x00ffff3f
  86 #define TVE_REG_TVDAC_1_GAIN (TVE_BASE_ADDR + 0x102c),0x0000003f
  87 #define TVE_REG_TVDAC_1_OFFSET (TVE_BASE_ADDR + 0x102c),0x0000ff00
  88 #define TVE_REG_TVDAC_1_CONT_REG (TVE_BASE_ADDR + 0x102c),0x0000ff3f
  89 #define TVE_REG_TVDAC_2_GAIN (TVE_BASE_ADDR + 0x1030),0x0000003f
  90 #define TVE_REG_TVDAC_2_OFFSET (TVE_BASE_ADDR + 0x1030),0x0000ff00
  91 #define TVE_REG_TVDAC_2_CONT_REG (TVE_BASE_ADDR + 0x1030),0x0000ff3f
  92 #define TVE_REG_CD_EN (TVE_BASE_ADDR + 0x1034),0x00000001
  93 #define TVE_REG_CD_TRIG_MODE (TVE_BASE_ADDR + 0x1034),0x00000002
  94 #define TVE_REG_CD_STBY_MON_PER (TVE_BASE_ADDR + 0x1034),0x000000f0
  95 #define TVE_REG_CD_CH_0_REF_LVL (TVE_BASE_ADDR + 0x1034),0x00000100
  96 #define TVE_REG_CD_CH_1_REF_LVL (TVE_BASE_ADDR + 0x1034),0x00000200
  97 #define TVE_REG_CD_CH_2_REF_LVL (TVE_BASE_ADDR + 0x1034),0x00000400
  98 #define TVE_REG_CD_REF_MODE (TVE_BASE_ADDR + 0x1034),0x00000800
  99 #define TVE_REG_CD_CH_0_LM_EN (TVE_BASE_ADDR + 0x1034),0x00010000
 100 #define TVE_REG_CD_CH_1_LM_EN (TVE_BASE_ADDR + 0x1034),0x00020000
 101 #define TVE_REG_CD_CH_2_LM_EN (TVE_BASE_ADDR + 0x1034),0x00040000
 102 #define TVE_REG_CD_CH_0_SM_EN (TVE_BASE_ADDR + 0x1034),0x00100000
 103 #define TVE_REG_CD_CH_1_SM_EN (TVE_BASE_ADDR + 0x1034),0x00200000
 104 #define TVE_REG_CD_CH_2_SM_EN (TVE_BASE_ADDR + 0x1034),0x00400000
 105 #define TVE_REG_CD_CONT_REG (TVE_BASE_ADDR + 0x1034),0x00770ff3
 106 #define TVE_REG_CC_SD_F1_EN (TVE_BASE_ADDR + 0x1038),0x00000001
 107 #define TVE_REG_CC_SD_F2_EN (TVE_BASE_ADDR + 0x1038),0x00000002
 108 #define TVE_REG_CC_SD_BOOST_EN (TVE_BASE_ADDR + 0x1038),0x00000004
 109 #define TVE_REG_CGMS_SD_F1_EN (TVE_BASE_ADDR + 0x1038),0x00000010
 110 #define TVE_REG_CGMS_SD_F2_EN (TVE_BASE_ADDR + 0x1038),0x00000020
 111 #define TVE_REG_CGMS_SD_SW_CRC_EN (TVE_BASE_ADDR + 0x1038),0x00000040
 112 #define TVE_REG_WSS_SD_EN (TVE_BASE_ADDR + 0x1038),0x00000080
 113 #define TVE_REG_CGMS_HD_A_F1_EN (TVE_BASE_ADDR + 0x1038),0x00000100
 114 #define TVE_REG_CGMS_HD_A_F2_EN (TVE_BASE_ADDR + 0x1038),0x00000200
 115 #define TVE_REG_CGMS_HD_A_SW_CRC_EN (TVE_BASE_ADDR + 0x1038),0x00000400
 116 #define TVE_REG_CGMS_HD_B_F1_EN (TVE_BASE_ADDR + 0x1038),0x00001000
 117 #define TVE_REG_CGMS_HD_B_F2_EN (TVE_BASE_ADDR + 0x1038),0x00002000
 118 #define TVE_REG_CGMS_HD_B_SW_CRC_EN (TVE_BASE_ADDR + 0x1038),0x00004000
 119 #define TVE_REG_CGMS_HD_B_F1_HEADER (TVE_BASE_ADDR + 0x1038),0x003f0000
 120 #define TVE_REG_CGMS_HD_B_F2_HEADER (TVE_BASE_ADDR + 0x1038),0x3f000000
 121 #define TVE_REG_VBI_DATA_CONT_REG (TVE_BASE_ADDR + 0x1038),0x3f3f77f7
 122 #define TVE_REG_CGMS_SD_HD_A_F1_DATA (TVE_BASE_ADDR + 0x103c),0x000fffff
 123 #define TVE_REG_VBI_DATA_REG_0 (TVE_BASE_ADDR + 0x103c),0x000fffff
 124 #define TVE_REG_CGMS_SD_HD_A_F2_DATA (TVE_BASE_ADDR + 0x1040),0x000fffff
 125 #define TVE_REG_VBI_DATA_REG_1 (TVE_BASE_ADDR + 0x1040),0x000fffff
 126 #define TVE_REG_CC_SD_CGMS_HD_B_F1_DATA_0 (TVE_BASE_ADDR + 0x1044),0xffffffff
 127 #define TVE_REG_VBI_DATA_REG_2 (TVE_BASE_ADDR + 0x1044),0xffffffff
 128 #define TVE_REG_WSS_SD_CGMS_HD_B_F1_DATA_1 (TVE_BASE_ADDR + 0x1048),0xffffffff
 129 #define TVE_REG_VBI_DATA_REG_3 (TVE_BASE_ADDR + 0x1048),0xffffffff
 130 #define TVE_REG_CGMS_HD_B_F1_DATA_2 (TVE_BASE_ADDR + 0x104c),0xffffffff
 131 #define TVE_REG_VBI_DATA_REG_4 (TVE_BASE_ADDR + 0x104c),0xffffffff
 132 #define TVE_REG_CGMS_HD_B_F1_DATA_3 (TVE_BASE_ADDR + 0x1050),0xffffffff
 133 #define TVE_REG_VBI_DATA_REG_5 (TVE_BASE_ADDR + 0x1050),0xffffffff
 134 #define TVE_REG_CC_SD_CGMS_HD_B_F2_DATA_0 (TVE_BASE_ADDR + 0x1054),0xffffffff
 135 #define TVE_REG_VBI_DATA_REG_6 (TVE_BASE_ADDR + 0x1054),0xffffffff
 136 #define TVE_REG_CGMS_HD_B_F2_DATA_1 (TVE_BASE_ADDR + 0x1058),0xffffffff
 137 #define TVE_REG_VBI_DATA_REG_7 (TVE_BASE_ADDR + 0x1058),0xffffffff
 138 #define TVE_REG_CGMS_HD_B_F2_DATA_2 (TVE_BASE_ADDR + 0x105c),0xffffffff
 139 #define TVE_REG_VBI_DATA_REG_8 (TVE_BASE_ADDR + 0x105c),0xffffffff
 140 #define TVE_REG_CGMS_HD_B_F2_DATA_3 (TVE_BASE_ADDR + 0x1060),0xffffffff
 141 #define TVE_REG_VBI_DATA_REG_9 (TVE_BASE_ADDR + 0x1060),0xffffffff
 142 #define TVE_REG_CD_LM_IEN (TVE_BASE_ADDR + 0x1064),0x00000001
 143 #define TVE_REG_CD_SM_IEN (TVE_BASE_ADDR + 0x1064),0x00000002
 144 #define TVE_REG_CD_MON_END_IEN (TVE_BASE_ADDR + 0x1064),0x00000004
 145 #define TVE_REG_CC_SD_F1_DONE_IEN (TVE_BASE_ADDR + 0x1064),0x00000008
 146 #define TVE_REG_CC_SD_F2_DONE_IEN (TVE_BASE_ADDR + 0x1064),0x00000010
 147 #define TVE_REG_CGMS_SD_F1_DONE_IEN (TVE_BASE_ADDR + 0x1064),0x00000020
 148 #define TVE_REG_CGMS_SD_F2_DONE_IEN (TVE_BASE_ADDR + 0x1064),0x00000040
 149 #define TVE_REG_WSS_SD_DONE_IEN (TVE_BASE_ADDR + 0x1064),0x00000080
 150 #define TVE_REG_CGMS_HD_A_F1_DONE_IEN (TVE_BASE_ADDR + 0x1064),0x00000100
 151 #define TVE_REG_CGMS_HD_A_F2_DONE_IEN (TVE_BASE_ADDR + 0x1064),0x00000200
 152 #define TVE_REG_CGMS_HD_B_F1_DONE_IEN (TVE_BASE_ADDR + 0x1064),0x00000400
 153 #define TVE_REG_CGMS_HD_B_F2_DONE_IEN (TVE_BASE_ADDR + 0x1064),0x00000800
 154 #define TVE_REG_TVE_FIELD_END_IEN (TVE_BASE_ADDR + 0x1064),0x00001000
 155 #define TVE_REG_TVE_FRAME_END_IEN (TVE_BASE_ADDR + 0x1064),0x00002000
 156 #define TVE_REG_SA_MEAS_END_IEN (TVE_BASE_ADDR + 0x1064),0x00004000
 157 #define TVE_REG_INT_CONT_REG (TVE_BASE_ADDR + 0x1064),0x00007fff
 158 #define TVE_REG_CDCU_CD_LM_INT (TVE_BASE_ADDR + 0x1068),0x00000001
 159 #define TVE_REG_CDCU_CD_SM_INT (TVE_BASE_ADDR + 0x1068),0x00000002
 160 #define TVE_REG_CDCU_CD_MON_END_INT (TVE_BASE_ADDR + 0x1068),0x00000004
 161 #define TVE_REG_VDG_CC_SD_F1_DONE_INT (TVE_BASE_ADDR + 0x1068),0x00000008
 162 #define TVE_REG_VDG_CC_SD_F2_DONE_INT (TVE_BASE_ADDR + 0x1068),0x00000010
 163 #define TVE_REG_VDG_CGMS_SD_F1_DONE_INT (TVE_BASE_ADDR + 0x1068),0x00000020
 164 #define TVE_REG_VDG_CGMS_SD_F2_DONE_INT (TVE_BASE_ADDR + 0x1068),0x00000040
 165 #define TVE_REG_VDG_WSS_SD_DONE_INT (TVE_BASE_ADDR + 0x1068),0x00000080
 166 #define TVE_REG_VDG_CGMS_HD_A_F1_DONE_INT (TVE_BASE_ADDR + 0x1068),0x00000100
 167 #define TVE_REG_VDG_CGMS_HD_A_F2_DONE_INT (TVE_BASE_ADDR + 0x1068),0x00000200
 168 #define TVE_REG_VDG_CGMS_HD_B_F1_DONE_INT (TVE_BASE_ADDR + 0x1068),0x00000400
 169 #define TVE_REG_VDG_CGMS_HD_B_F2_DONE_INT (TVE_BASE_ADDR + 0x1068),0x00000800
 170 #define TVE_REG_TSC_TVE_FIELD_END_INT (TVE_BASE_ADDR + 0x1068),0x00001000
 171 #define TVE_REG_TSC_TVE_FRAME_END_INT (TVE_BASE_ADDR + 0x1068),0x00002000
 172 #define TVE_REG_LPU_SA_MEAS_END_INT (TVE_BASE_ADDR + 0x1068),0x00004000
 173 #define TVE_REG_CD_CH_0_LM_ST (TVE_BASE_ADDR + 0x1068),0x00010000
 174 #define TVE_REG_CD_CH_1_LM_ST (TVE_BASE_ADDR + 0x1068),0x00020000
 175 #define TVE_REG_CD_CH_2_LM_ST (TVE_BASE_ADDR + 0x1068),0x00040000
 176 #define TVE_REG_CD_CH_0_SM_ST (TVE_BASE_ADDR + 0x1068),0x00100000
 177 #define TVE_REG_CD_CH_1_SM_ST (TVE_BASE_ADDR + 0x1068),0x00200000
 178 #define TVE_REG_CD_CH_2_SM_ST (TVE_BASE_ADDR + 0x1068),0x00400000
 179 #define TVE_REG_CD_MAN_TRIG (TVE_BASE_ADDR + 0x1068),0x01000000
 180 #define TVE_REG_BG_READY (TVE_BASE_ADDR + 0x1068),0x02000000
 181 #define TVE_REG_STAT_REG (TVE_BASE_ADDR + 0x1068),0x03777fff
 182 #define TVE_REG_TVDAC_TEST_MODE (TVE_BASE_ADDR + 0x106c),0x00000007
 183 #define TVE_REG_TVDAC_0_DATA_FORCE (TVE_BASE_ADDR + 0x106c),0x00000010
 184 #define TVE_REG_TVDAC_1_DATA_FORCE (TVE_BASE_ADDR + 0x106c),0x00000020
 185 #define TVE_REG_TVDAC_2_DATA_FORCE (TVE_BASE_ADDR + 0x106c),0x00000040
 186 #define TVE_REG_TVDAC_TEST_SINE_FREQ (TVE_BASE_ADDR + 0x106c),0x00000700
 187 #define TVE_REG_TVDAC_TEST_SINE_LEVEL (TVE_BASE_ADDR + 0x106c),0x00003000
 188 #define TVE_REG_COLORBAR_TYPE (TVE_BASE_ADDR + 0x106c),0x00010000
 189 #define TVE_REG_TST_MODE_REG (TVE_BASE_ADDR + 0x106c),0x00013777
 190 #define TVE_REG_H_TIMING_USR_MODE_EN (TVE_BASE_ADDR + 0x1070),0x00000001
 191 #define TVE_REG_LUMA_FILT_USR_MODE_EN (TVE_BASE_ADDR + 0x1070),0x00000002
 192 #define TVE_REG_SC_FREQ_USR_MODE_EN (TVE_BASE_ADDR + 0x1070),0x00000004
 193 #define TVE_REG_CSCM_COEF_USR_MODE_EN (TVE_BASE_ADDR + 0x1070),0x00000008
 194 #define TVE_REG_BLANK_LEVEL_USR_MODE_EN (TVE_BASE_ADDR + 0x1070),0x00000010
 195 #define TVE_REG_VBI_DATA_USR_MODE_EN (TVE_BASE_ADDR + 0x1070),0x00000020
 196 #define TVE_REG_TVDAC_DROP_COMP_USR_MODE_EN (TVE_BASE_ADDR + 0x1070),0x00000040
 197 #define TVE_REG_USER_MODE_CONT_REG (TVE_BASE_ADDR + 0x1070),0x0000007f
 198 #define TVE_REG_SD_VBI_T0_USR (TVE_BASE_ADDR + 0x1074),0x0000003f
 199 #define TVE_REG_SD_VBI_T1_USR (TVE_BASE_ADDR + 0x1074),0x0003ff00
 200 #define TVE_REG_SD_VBI_T2_USR (TVE_BASE_ADDR + 0x1074),0x3ff00000
 201 #define TVE_REG_SD_TIMING_USR_CONT_REG_0 (TVE_BASE_ADDR + 0x1074),0x3ff3ff3f
 202 #define TVE_REG_SD_ACT_T0_USR (TVE_BASE_ADDR + 0x1078),0x0000007f
 203 #define TVE_REG_SD_ACT_T1_USR (TVE_BASE_ADDR + 0x1078),0x00001f00
 204 #define TVE_REG_SD_ACT_T2_USR (TVE_BASE_ADDR + 0x1078),0x007f0000
 205 #define TVE_REG_SD_ACT_T3_USR (TVE_BASE_ADDR + 0x1078),0x7f000000
 206 #define TVE_REG_SD_TIMING_USR_CONT_REG_1 (TVE_BASE_ADDR + 0x1078),0x7f7f1f7f
 207 #define TVE_REG_SD_ACT_T4_USR (TVE_BASE_ADDR + 0x107c),0x000007ff
 208 #define TVE_REG_SD_ACT_T5_USR (TVE_BASE_ADDR + 0x107c),0x003ff000
 209 #define TVE_REG_SD_ACT_T6_USR (TVE_BASE_ADDR + 0x107c),0x3f000000
 210 #define TVE_REG_SD_TIMING_USR_CONT_REG_2 (TVE_BASE_ADDR + 0x107c),0x3f3ff7ff
 211 #define TVE_REG_HD_VBI_ACT_T0_USR (TVE_BASE_ADDR + 0x1080),0x0000007f
 212 #define TVE_REG_HD_VBI_T1_USR (TVE_BASE_ADDR + 0x1080),0x0001ff00
 213 #define TVE_REG_HD_VBI_T2_USR (TVE_BASE_ADDR + 0x1080),0x7ff00000
 214 #define TVE_REG_HD_TIMING_USR_CONT_REG_0 (TVE_BASE_ADDR + 0x1080),0x7ff1ff7f
 215 #define TVE_REG_HD_VBI_T3_USR (TVE_BASE_ADDR + 0x1084),0x00001fff
 216 #define TVE_REG_HD_ACT_T1_USR (TVE_BASE_ADDR + 0x1084),0x01ff0000
 217 #define TVE_REG_HD_TIMING_USR_CONT_REG_1 (TVE_BASE_ADDR + 0x1084),0x01ff1fff
 218 #define TVE_REG_HD_ACT_T2_USR (TVE_BASE_ADDR + 0x1088),0x00000fff
 219 #define TVE_REG_HD_ACT_T3_USR (TVE_BASE_ADDR + 0x1088),0x1fff0000
 220 #define TVE_REG_HD_TIMING_USR_CONT_REG_2 (TVE_BASE_ADDR + 0x1088),0x1fff0fff
 221 #define TVE_REG_DEFLICK_MASK_MATRIX_USR (TVE_BASE_ADDR + 0x108c),0x00ffffff
 222 #define TVE_REG_LUMA_USR_CONT_REG_0 (TVE_BASE_ADDR + 0x108c),0x00ffffff
 223 #define TVE_REG_V_SHARP_MASK_MATRIX_USR (TVE_BASE_ADDR + 0x1090),0x00ffffff
 224 #define TVE_REG_LUMA_USR_CONT_REG_1 (TVE_BASE_ADDR + 0x1090),0x00ffffff
 225 #define TVE_REG_H_SHARP_MASK_MATRIX_USR (TVE_BASE_ADDR + 0x1094),0x00ffffff
 226 #define TVE_REG_LUMA_USR_CONT_REG_2 (TVE_BASE_ADDR + 0x1094),0x00ffffff
 227 #define TVE_REG_DERING_MASK_MATRIX_USR (TVE_BASE_ADDR + 0x1098),0x00ffffff
 228 #define TVE_REG_LUMA_USR_CONT_REG_3 (TVE_BASE_ADDR + 0x1098),0x00ffffff
 229 #define TVE_REG_DATA_CLIP_USR (TVE_BASE_ADDR + 0x109c),0x00000001
 230 #define TVE_REG_BRIGHT_CORR_USR (TVE_BASE_ADDR + 0x109c),0x00003f00
 231 #define TVE_REG_CSCM_A_COEF_USR (TVE_BASE_ADDR + 0x109c),0x07ff0000
 232 #define TVE_REG_CSC_USR_CONT_REG_0 (TVE_BASE_ADDR + 0x109c),0x07ff3f01
 233 #define TVE_REG_CSCM_B_COEF_USR (TVE_BASE_ADDR + 0x10a0),0x00000fff
 234 #define TVE_REG_CSCM_C_COEF_USR (TVE_BASE_ADDR + 0x10a0),0x07ff0000
 235 #define TVE_REG_CSC_USR_CONT_REG_1 (TVE_BASE_ADDR + 0x10a0),0x07ff0fff
 236 #define TVE_REG_CSCM_D_COEF_USR (TVE_BASE_ADDR + 0x10a4),0x00000fff
 237 #define TVE_REG_CSCM_E_COEF_USR (TVE_BASE_ADDR + 0x10a4),0x1fff0000
 238 #define TVE_REG_CSC_USR_CONT_REG_2 (TVE_BASE_ADDR + 0x10a4),0x1fff0fff
 239 #define TVE_REG_BLANKING_CH_0_USR (TVE_BASE_ADDR + 0x10a8),0x000003ff
 240 #define TVE_REG_BLANKING_CH_1_USR (TVE_BASE_ADDR + 0x10a8),0x000ffc00
 241 #define TVE_REG_BLANKING_CH_2_USR (TVE_BASE_ADDR + 0x10a8),0x3ff00000
 242 #define TVE_REG_BLANK_USR_CONT_REG (TVE_BASE_ADDR + 0x10a8),0x3fffffff
 243 #define TVE_REG_SC_FREQ_USR (TVE_BASE_ADDR + 0x10ac),0x3fffffff
 244 #define TVE_REG_SD_MOD_USR_CONT_REG (TVE_BASE_ADDR + 0x10ac),0x3fffffff
 245 #define TVE_REG_VBI_DATA_START_TIME_USR (TVE_BASE_ADDR + 0x10b0),0x00000fff
 246 #define TVE_REG_VBI_DATA_STOP_TIME_USR (TVE_BASE_ADDR + 0x10b0),0x0fff0000
 247 #define TVE_REG_VBI_DATA_USR_CONT_REG_0 (TVE_BASE_ADDR + 0x10b0),0x0fff0fff
 248 #define TVE_REG_VBI_PACKET_START_TIME_USR (TVE_BASE_ADDR + 0x10b4),0x00000fff
 249 #define TVE_REG_VBI_DATA_USR_CONT_REG_1 (TVE_BASE_ADDR + 0x10b4),0x00000fff
 250 #define TVE_REG_CC_SD_RUNIN_START_TIME_USR (TVE_BASE_ADDR + 0x10b8),0x00000fff
 251 #define TVE_REG_CC_SD_RUNIN_DIV_NUM_USR (TVE_BASE_ADDR + 0x10b8),0x07ff0000
 252 #define TVE_REG_VBI_DATA_USR_CONT_REG_2 (TVE_BASE_ADDR + 0x10b8),0x07ff0fff
 253 #define TVE_REG_CC_SD_CGMS_HD_B_DIV_NUM_USR (TVE_BASE_ADDR + 0x10bc),0x0000007f
 254 #define TVE_REG_CC_SD_CGMS_HD_B_DIV_DENOM_USR (TVE_BASE_ADDR + 0x10bc),0x1fff0000
 255 #define TVE_REG_VBI_DATA_USR_CONT_REG_3 (TVE_BASE_ADDR + 0x10bc),0x1fff007f
 256 #define TVE_REG_WSS_CGMS_SD_CGMS_HD_A_DIV_NUM_USR (TVE_BASE_ADDR + 0x10c0),0x0000007f
 257 #define TVE_REG_WSS_CGMS_SD_CGMS_HD_A_DIV_DENOM_USR (TVE_BASE_ADDR + 0x10c0),0x1fff0000
 258 #define TVE_REG_VBI_DATA_USR_CONT_REG_4 (TVE_BASE_ADDR + 0x10c0),0x1fff007f
 259 #define TVE_REG_TVDAC_0_DROP_COMP (TVE_BASE_ADDR + 0x10c4),0x0000000f
 260 #define TVE_REG_TVDAC_1_DROP_COMP (TVE_BASE_ADDR + 0x10c4),0x000000f0
 261 #define TVE_REG_TVDAC_2_DROP_COMP (TVE_BASE_ADDR + 0x10c4),0x00000f00
 262 #define TVE_REG_DROP_COMP_USR_CONT_REG (TVE_BASE_ADDR + 0x10c4),0x00000fff
 263 #define TVE_REG_MV_WORD_0 (TVE_BASE_ADDR + 0x10c8),0xffffffff
 264 #define TVE_REG_MAC_WORD_REG_0 (TVE_BASE_ADDR + 0x10c8),0xffffffff
 265 #define TVE_REG_MV_WORD_1 (TVE_BASE_ADDR + 0x10cc),0xffffffff
 266 #define TVE_REG_MAC_WORD_REG_1 (TVE_BASE_ADDR + 0x10cc),0xffffffff
 267 #define TVE_REG_MV_WORD_2 (TVE_BASE_ADDR + 0x10d0),0xffffffff
 268 #define TVE_REG_MAC_WORD_REG_2 (TVE_BASE_ADDR + 0x10d0),0xffffffff
 269 #define TVE_REG_MV_WORD_3 (TVE_BASE_ADDR + 0x10d4),0xffffffff
 270 #define TVE_REG_MAC_WORD_REG_3 (TVE_BASE_ADDR + 0x10d4),0xffffffff
 271 #define TVE_REG_MV_WORD_4 (TVE_BASE_ADDR + 0x10d8),0xffffffff
 272 #define TVE_REG_MAC_WORD_REG_4 (TVE_BASE_ADDR + 0x10d8),0xffffffff
 273 #define TVE_REG_MV_DATA_READY (TVE_BASE_ADDR + 0x10dc),0x00000001
 274 #define TVE_REG_MAC_CONT_REG (TVE_BASE_ADDR + 0x10dc),0x00000001
 275
 276 //TVEV2 - registers defines without masking :
 277 #define TVEV2_REG_COM_CONF_REG (TVE_BASE_ADDR + 0x1000)
 278 #define TVEV2_REG_LUMA_FILT_CONT_REG_0 (TVE_BASE_ADDR + 0x1004)
 279 #define TVEV2_REG_LUMA_FILT_CONT_REG_1 (TVE_BASE_ADDR + 0x1008)
 280 #define TVEV2_REG_LUMA_FILT_CONT_REG_2 (TVE_BASE_ADDR + 0x100c)
 281 #define TVEV2_REG_LUMA_FILT_CONT_REG_3 (TVE_BASE_ADDR + 0x1010)
 282 #define TVEV2_REG_LUMA_SA_CONT_REG_0 (TVE_BASE_ADDR + 0x1014)
 283 #define TVEV2_REG_LUMA_SA_CONT_REG_1 (TVE_BASE_ADDR + 0x1018)
 284 #define TVEV2_REG_LUMA_SA_STAT_REG_0 (TVE_BASE_ADDR + 0x101c)
 285 #define TVEV2_REG_LUMA_SA_STAT_REG_1 (TVE_BASE_ADDR + 0x1020)
 286 #define TVEV2_REG_CHROMA_CONT_REG (TVE_BASE_ADDR + 0x1024)
 287 #define TVEV2_REG_TVDAC_0_CONT_REG (TVE_BASE_ADDR + 0x1028)
 288 #define TVEV2_REG_TVDAC_1_CONT_REG (TVE_BASE_ADDR + 0x102c)
 289 #define TVEV2_REG_TVDAC_2_CONT_REG (TVE_BASE_ADDR + 0x1030)
 290 #define TVEV2_REG_CD_CONT_REG (TVE_BASE_ADDR + 0x1034)
 291 #define TVEV2_REG_VBI_DATA_CONT_REG (TVE_BASE_ADDR + 0x1038)
 292 #define TVEV2_REG_VBI_DATA_REG_0 (TVE_BASE_ADDR + 0x103c)
 293 #define TVEV2_REG_VBI_DATA_REG_1 (TVE_BASE_ADDR + 0x1040)
 294 #define TVEV2_REG_VBI_DATA_REG_2 (TVE_BASE_ADDR + 0x1044)
 295 #define TVEV2_REG_VBI_DATA_REG_3 (TVE_BASE_ADDR + 0x1048)
 296 #define TVEV2_REG_VBI_DATA_REG_4 (TVE_BASE_ADDR + 0x104c)
 297 #define TVEV2_REG_VBI_DATA_REG_5 (TVE_BASE_ADDR + 0x1050)
 298 #define TVEV2_REG_VBI_DATA_REG_6 (TVE_BASE_ADDR + 0x1054)
 299 #define TVEV2_REG_VBI_DATA_REG_7 (TVE_BASE_ADDR + 0x1058)
 300 #define TVEV2_REG_VBI_DATA_REG_8 (TVE_BASE_ADDR + 0x105c)
 301 #define TVEV2_REG_VBI_DATA_REG_9 (TVE_BASE_ADDR + 0x1060)
 302 #define TVEV2_REG_INT_CONT_REG (TVE_BASE_ADDR + 0x1064)
 303 #define TVEV2_REG_STAT_REG (TVE_BASE_ADDR + 0x1068)
 304 #define TVEV2_REG_TST_MODE_REG (TVE_BASE_ADDR + 0x106c)
 305 #define TVEV2_REG_USER_MODE_CONT_REG (TVE_BASE_ADDR + 0x1070)
 306 #define TVEV2_REG_SD_TIMING_USR_CONT_REG_0 (TVE_BASE_ADDR + 0x1074)
 307 #define TVEV2_REG_SD_TIMING_USR_CONT_REG_1 (TVE_BASE_ADDR + 0x1078)
 308 #define TVEV2_REG_SD_TIMING_USR_CONT_REG_2 (TVE_BASE_ADDR + 0x107c)
 309 #define TVEV2_REG_HD_TIMING_USR_CONT_REG_0 (TVE_BASE_ADDR + 0x1080)
 310 #define TVEV2_REG_HD_TIMING_USR_CONT_REG_1 (TVE_BASE_ADDR + 0x1084)
 311 #define TVEV2_REG_HD_TIMING_USR_CONT_REG_2 (TVE_BASE_ADDR + 0x1088)
 312 #define TVEV2_REG_LUMA_USR_CONT_REG_0 (TVE_BASE_ADDR + 0x108c)
 313 #define TVEV2_REG_LUMA_USR_CONT_REG_1 (TVE_BASE_ADDR + 0x1090)
 314 #define TVEV2_REG_LUMA_USR_CONT_REG_2 (TVE_BASE_ADDR + 0x1094)
 315 #define TVEV2_REG_LUMA_USR_CONT_REG_3 (TVE_BASE_ADDR + 0x1098)
 316 #define TVEV2_REG_CSC_USR_CONT_REG_0 (TVE_BASE_ADDR + 0x109c)
 317 #define TVEV2_REG_CSC_USR_CONT_REG_1 (TVE_BASE_ADDR + 0x10a0)
 318 #define TVEV2_REG_CSC_USR_CONT_REG_2 (TVE_BASE_ADDR + 0x10a4)
 319 #define TVEV2_REG_BLANK_USR_CONT_REG (TVE_BASE_ADDR + 0x10a8)
 320 #define TVEV2_REG_SD_MOD_USR_CONT_REG (TVE_BASE_ADDR + 0x10ac)
 321 #define TVEV2_REG_VBI_DATA_USR_CONT_REG_0 (TVE_BASE_ADDR + 0x10b0)
 322 #define TVEV2_REG_VBI_DATA_USR_CONT_REG_1 (TVE_BASE_ADDR + 0x10b4)
 323 #define TVEV2_REG_VBI_DATA_USR_CONT_REG_2 (TVE_BASE_ADDR + 0x10b8)
 324 #define TVEV2_REG_VBI_DATA_USR_CONT_REG_3 (TVE_BASE_ADDR + 0x10bc)
 325 #define TVEV2_REG_VBI_DATA_USR_CONT_REG_4 (TVE_BASE_ADDR + 0x10c0)
 326 #define TVEV2_REG_DROP_COMP_USR_CONT_REG (TVE_BASE_ADDR + 0x10c4)
 327 #define TVEV2_REG_MAC_WORD_REG_0 (TVE_BASE_ADDR + 0x10c8)
 328 #define TVEV2_REG_MAC_WORD_REG_1 (TVE_BASE_ADDR + 0x10cc)
 329 #define TVEV2_REG_MAC_WORD_REG_2 (TVE_BASE_ADDR + 0x10d0)
 330 #define TVEV2_REG_MAC_WORD_REG_3 (TVE_BASE_ADDR + 0x10d4)
 331 #define TVEV2_REG_MAC_WORD_REG_4 (TVE_BASE_ADDR + 0x10d8)
 332 #define TVEV2_REG_MAC_CONT_REG (TVE_BASE_ADDR + 0x10dc)
 333
 334 #endif