packages/hal/arm/aim711/v2_0/include/plf_io.h

   1 #ifndef CYGONCE_HAL_PLF_IO_H
   2 #define CYGONCE_HAL_PLF_IO_H
   3 //=============================================================================
   4 //
   5 //      plf_io.h
   6 //
   7 //      Platform specific registers
   8 //
   9 //=============================================================================
  10 //####ECOSGPLCOPYRIGHTBEGIN####
  11 // -------------------------------------------
  12 // This file is part of eCos, the Embedded Configurable Operating System.
  13 // Copyright (C) 1998, 1999, 2000, 2001, 2002 Red Hat, Inc.
  14 //
  15 // eCos is free software; you can redistribute it and/or modify it under
  16 // the terms of the GNU General Public License as published by the Free
  17 // Software Foundation; either version 2 or (at your option) any later version.
  18 //
  19 // eCos is distributed in the hope that it will be useful, but WITHOUT ANY
  20 // WARRANTY; without even the implied warranty of MERCHANTABILITY or
  21 // FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  22 // for more details.
  23 //
  24 // You should have received a copy of the GNU General Public License along
  25 // with eCos; if not, write to the Free Software Foundation, Inc.,
  26 // 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  27 //
  28 // As a special exception, if other files instantiate templates or use macros
  29 // or inline functions from this file, or you compile this file and link it
  30 // with other works to produce a work based on this file, this file does not
  31 // by itself cause the resulting work to be covered by the GNU General Public
  32 // License. However the source code for this file must still be made available
  33 // in accordance with section (3) of the GNU General Public License.
  34 //
  35 // This exception does not invalidate any other reasons why a work based on
  36 // this file might be covered by the GNU General Public License.
  37 //
  38 // Alternative licenses for eCos may be arranged by contacting Red Hat, Inc.
  39 // at http://sources.redhat.com/ecos/ecos-license/
  40 // -------------------------------------------
  41 //####ECOSGPLCOPYRIGHTEND####
  42 //=============================================================================
  43 //#####DESCRIPTIONBEGIN####
  44 //
  45 // Author(s):   jskov
  46 // Contributors:jskov
  47 // Date:        2001-03-16
  48 // Purpose:     ARM/KS32C platform specific registers
  49 // Description:
  50 // Usage:       #include <cyg/hal/plf_io.h>
  51 //
  52 //####DESCRIPTIONEND####
  53 //
  54 //=============================================================================
  55
  56 // Platform doesn't need address munging even if configures as big-endian
  57
  58 #define HAL_IO_MACROS_NO_ADDRESS_MUNGING
  59
  60 // non-caching by accessing addr|0x04000000
  61
  62 #define KS32C_REG_BASE              0x07ff0000
  63
  64 // -----------------------------------------------------------------------------
  65 // System config (register bases and caching)
  66 #define KS32C_SYSCFG                (KS32C_REG_BASE + 0x0000)
  67
  68 #define KS32C_SYSCFG_SDM            0x80000000
  69 #define KS32C_SYSCFG_PD_ID_MASK     0x3c000000
  70 #define KS32C_SYSCFG_SRBBP_MASK     0x03ff0000 // address/64k
  71 #define KS32C_SYSCFG_ISBBP_MASK     0x0000ffc0 // a25-a16
  72 #define KS32C_SYSCFG_CM_MASK        0x00000030
  73 #define KS32C_SYSCFG_CM_4R_4C       0x00000000
  74 #define KS32C_SYSCFG_CM_0R_8C       0x00000010
  75 #define KS32C_SYSCFG_CM_8R_0C       0x00000020
  76 #define KS32C_SYSCFG_WE             0x00000004 // only KS32C50100?
  77 #define KS32C_SYSCFG_CE             0x00000002
  78 #define KS32C_SYSCFG_SE             0x00000001
  79
  80 #define KS32C_CLKCON                (KS32C_REG_BASE + 0x3000)
  81
  82 #define KS32C_EXTACON0              (KS32C_REG_BASE + 0x3008)
  83 #define KS32C_EXTACON1              (KS32C_REG_BASE + 0x300c)
  84
  85 #define KS32C_EXTACON0_EXT0_shift   0
  86 #define KS32C_EXTACON0_EXT1_shift   16
  87 #define KS32C_EXTACON1_EXT2_shift   0
  88 #define KS32C_EXTACON1_EXT3_shift   16
  89
  90 #define KS32C_EXTACON_TCOS_shift    0
  91 #define KS32C_EXTACON_TACS_shift    3
  92 #define KS32C_EXTACON_TCOH_shift    6
  93 #define KS32C_EXTACON_TACC_shift    9
  94
  95 #define KS32C_EXTACON_INIT(_tacs_,_tcos_,_tacc_,_tcoh_) \
  96     ( ((_tacs_)<<KS32C_EXTACON_TACS_shift) \
  97     | ((_tcos_)<<KS32C_EXTACON_TCOS_shift) \
  98     | ((_tacc_)<<KS32C_EXTACON_TACC_shift) \
  99     | ((_tcoh_)<<KS32C_EXTACON_TCOH_shift) )
 100
 101 // Memory banks data width
 102 #define KS32C_EXTDBWTH              (KS32C_REG_BASE + 0x3010)
 103
 104 #define KS32C_EXTDBWTH_MASK         3
 105 #define KS32C_EXTDBWTH_8BIT         1
 106 #define KS32C_EXTDBWTH_16BIT        2
 107 #define KS32C_EXTDBWTH_32BIT        3
 108
 109 #define KS32C_EXTDBWTH_DSR0_shift   0
 110 #define KS32C_EXTDBWTH_DSR1_shift   2
 111 #define KS32C_EXTDBWTH_DSR2_shift   4
 112 #define KS32C_EXTDBWTH_DSR3_shift   6
 113 #define KS32C_EXTDBWTH_DSR4_shift   8
 114 #define KS32C_EXTDBWTH_DSR5_shift   10
 115 #define KS32C_EXTDBWTH_DSD0_shift   12
 116 #define KS32C_EXTDBWTH_DSD1_shift   14
 117 #define KS32C_EXTDBWTH_DSD2_shift   16
 118 #define KS32C_EXTDBWTH_DSD3_shift   18
 119 #define KS32C_EXTDBWTH_DSX0_shift   20
 120 #define KS32C_EXTDBWTH_DSX1_shift   22
 121 #define KS32C_EXTDBWTH_DSX2_shift   24
 122 #define KS32C_EXTDBWTH_DSX3_shift   26
 123
 124 // -----------------------------------------------------------------------------
 125 // Bank locations and timing
 126 #define KS32C_ROMCON0               (KS32C_REG_BASE + 0x3014)
 127 #define KS32C_ROMCON1               (KS32C_REG_BASE + 0x3018)
 128 #define KS32C_ROMCON2               (KS32C_REG_BASE + 0x301c)
 129 #define KS32C_ROMCON3               (KS32C_REG_BASE + 0x3020)
 130 #define KS32C_ROMCON4               (KS32C_REG_BASE + 0x3024)
 131 #define KS32C_ROMCON5               (KS32C_REG_BASE + 0x3028)
 132
 133 #define KS32C_ROMCON_PMC_MASK       0x00000003
 134 #define KS32C_ROMCON_PMC_ROM        0x00000000
 135 #define KS32C_ROMCON_PMC_4W_PAGE    0x00000001
 136 #define KS32C_ROMCON_PMC_8W_PAGE    0x00000002
 137 #define KS32C_ROMCON_PMC_16W_PAGE   0x00000003
 138
 139 #define KS32C_ROMCON_TPA_MASK       0x0000000c
 140 #define KS32C_ROMCON_TPA_5C         0x00000000
 141 #define KS32C_ROMCON_TPA_2C         0x00000004
 142 #define KS32C_ROMCON_TPA_3C         0x00000008
 143 #define KS32C_ROMCON_TPA_4C         0x0000000c
 144
 145 #define KS32C_ROMCON_TACC_MASK      0x00000070
 146 #define KS32C_ROMCON_TACC_DISABLE   0x00000000
 147 #define KS32C_ROMCON_TACC_2C        0x00000010
 148 #define KS32C_ROMCON_TACC_3C        0x00000020
 149 #define KS32C_ROMCON_TACC_4C        0x00000030
 150 #define KS32C_ROMCON_TACC_5C        0x00000040
 151 #define KS32C_ROMCON_TACC_6C        0x00000050
 152 #define KS32C_ROMCON_TACC_7C        0x00000060
 153
 154 #define KS32C_ROMCON_BASE_MASK      0x000ffc00
 155 #define KS32C_ROMCON_BASE_shift     10
 156
 157 #define KS32C_ROMCON_NEXT_MASK      0x3ff00000
 158 #define KS32C_ROMCON_NEXT_shift     20
 159
 160
 161
 162 #define KS32C_DRAMCON0              (KS32C_REG_BASE + 0x302c)
 163 #define KS32C_DRAMCON1              (KS32C_REG_BASE + 0x3030)
 164 #define KS32C_DRAMCON2              (KS32C_REG_BASE + 0x3034)
 165 #define KS32C_DRAMCON3              (KS32C_REG_BASE + 0x3038)
 166
 167 #define KS32C_DRAMCON_CAN_8         0x00000000
 168 #define KS32C_DRAMCON_CAN_9         0x40000000
 169 #define KS32C_DRAMCON_CAN_10        0x80000000
 170 #define KS32C_DRAMCON_CAN_11        0xc0000000
 171 #define KS32C_DRAMCON_TRP_1C        0x00000000
 172 #define KS32C_DRAMCON_TRP_2C        0x00000100
 173 #define KS32C_DRAMCON_TRP_3C        0x00000200
 174 #define KS32C_DRAMCON_TRP_4C        0x00000300
 175 #define KS32C_DRAMCON_TRC_1C        0x00000000
 176 #define KS32C_DRAMCON_TRC_2C        0x00000080
 177 #define KS32C_DRAMCON_RESERVED      0x00000010
 178 #define KS32C_DRAMCON_TCP_1C        0x00000000
 179 #define KS32C_DRAMCON_TCP_2C        0x00000008
 180 #define KS32C_DRAMCON_TCS_1C        0x00000000
 181 #define KS32C_DRAMCON_TCS_2C        0x00000002
 182 #define KS32C_DRAMCON_TCS_3C        0x00000004
 183 #define KS32C_DRAMCON_TCS_4C        0x00000006
 184 #define KS32C_DRAMCON_EDO           0x00000001
 185
 186 #define KS32C_DRAMCON_BASE_MASK      0x000ffc00
 187 #define KS32C_DRAMCON_BASE_shift     10
 188
 189 #define KS32C_DRAMCON_NEXT_MASK      0x3ff00000
 190 #define KS32C_DRAMCON_NEXT_shift     20
 191
 192
 193 #define KS32C_REFEXTCON             (KS32C_REG_BASE + 0x303c)
 194
 195 // DRAM
 196 #define KS32C_REFEXTCON_TCSR_1C     0x00000000
 197 #define KS32C_REFEXTCON_TCHR_1C     0x00000000
 198 // SDRAM
 199 #define KS32C_REFEXTCON_TRC_4C      0x00060000
 200 // DRAM+SDRAM
 201 #define KS32C_REFEXTCON_REN         0x00010000
 202 #define KS32C_REFEXTCON_VSF         0x00008000
 203 #define KS32C_REFEXTCON_BASE        0x00000360
 204
 205 #define KS32C_REFEXTCON_RCV_shift   21
 206
 207 //-----------------------------------------------------------------------------
 208 // INTC
 209
 210 #define KS32C_INTMOD                (KS32C_REG_BASE + 0x4000)
 211 #define KS32C_INTPND                (KS32C_REG_BASE + 0x4004)
 212 #define KS32C_INTMSK                (KS32C_REG_BASE + 0x4008)
 213 #define KS32C_INTPRI0               (KS32C_REG_BASE + 0x400c)
 214 #define KS32C_INTPRI1               (KS32C_REG_BASE + 0x4010)
 215 #define KS32C_INTPRI2               (KS32C_REG_BASE + 0x4014)
 216 #define KS32C_INTPRI3               (KS32C_REG_BASE + 0x4018)
 217 #define KS32C_INTPRI4               (KS32C_REG_BASE + 0x401c)
 218 #define KS32C_INTPRI5               (KS32C_REG_BASE + 0x4020)
 219 #define KS32C_INTOFFSET             (KS32C_REG_BASE + 0x4024)
 220 #define KS32C_PNDPRI                (KS32C_REG_BASE + 0x4028)
 221 #define KS32C_PNDTEST               (KS32C_REG_BASE + 0x402c)
 222 #define KS32C_INTOFFSET_FIQ         (KS32C_REG_BASE + 0x4030)
 223 #define KS32C_INTOFFSET_IRQ         (KS32C_REG_BASE + 0x4034)
 224
 225 #define KS32C_INTMSK_GLOBAL         (1<<21)
 226
 227 //-----------------------------------------------------------------------------
 228 // PIO
 229
 230 #define KS32C_IOPMOD                (KS32C_REG_BASE + 0x5000)
 231 #define KS32C_IOPCON                (KS32C_REG_BASE + 0x5004)
 232
 233 #define KS32C_IOPCON_XIRQ_MASK      0x1f
 234 #define KS32C_IOPCON_XIRQ_LEVEL     0x00
 235 #define KS32C_IOPCON_XIRQ_RISING    0x01
 236 #define KS32C_IOPCON_XIRQ_FALLING   0x02
 237 #define KS32C_IOPCON_XIRQ_BOTH_EDGE 0x03
 238 #define KS32C_IOPCON_XIRQ_FILTERING 0x04
 239 #define KS32C_IOPCON_XIRQ_AKTIV_LOW 0x00
 240 #define KS32C_IOPCON_XIRQ_AKTIV_HI  0x08
 241 #define KS32C_IOPCON_XIRQ_ENABLE    0x10
 242
 243 #define KS32C_IOPCON_XIRQ0_shift     0
 244 #define KS32C_IOPCON_XIRQ1_shift     5
 245 #define KS32C_IOPCON_XIRQ2_shift    10
 246 #define KS32C_IOPCON_XIRQ3_shift    15
 247
 248 #define KS32C_IOPCON_DRQ_MASK       0x07
 249 #define KS32C_IOPCON_DRQ_AKTIV_LOW  0x00
 250 #define KS32C_IOPCON_DRQ_AKTIV_HI   0x01
 251 #define KS32C_IOPCON_DRQ_FILTERING  0x02
 252 #define KS32C_IOPCON_DRQ_ENABLE     0x04
 253
 254 #define KS32C_IOPCON_DRQ0_shift     20
 255 #define KS32C_IOPCON_DRQ1_shift     23
 256
 257 #define KS32C_IOPCON_DAK_MASK       0x03
 258 #define KS32C_IOPCON_DAK_AKTIV_LOW  0x00
 259 #define KS32C_IOPCON_DAK_AKTIV_HI   0x01
 260 #define KS32C_IOPCON_DAK_ENABLE     0x02
 261
 262 #define KS32C_IOPCON_DAK0_shift     26
 263 #define KS32C_IOPCON_DAK1_shift     28
 264
 265 #define KS32C_IOPCON_TOEN_ENABLE    0x01
 266
 267 #define KS32C_IOPCON_TO0_shift      30
 268 #define KS32C_IOPCON_TO1_shift      31
 269
 270 #define KS32C_IOPDATA               (KS32C_REG_BASE + 0x5008)
 271
 272 #define KS32C_IOPDATA_P0            (1<<0)
 273 #define KS32C_IOPDATA_P1            (1<<1)
 274 #define KS32C_IOPDATA_P2            (1<<2)
 275 #define KS32C_IOPDATA_P3            (1<<3)
 276 #define KS32C_IOPDATA_P4            (1<<4)
 277 #define KS32C_IOPDATA_P5            (1<<5)
 278 #define KS32C_IOPDATA_P6            (1<<6)
 279 #define KS32C_IOPDATA_P7            (1<<7)
 280 #define KS32C_IOPDATA_P8_XIRQ0      (1<<8)
 281 #define KS32C_IOPDATA_P9_XIRQ1      (1<<9)
 282 #define KS32C_IOPDATA_P10_XIRQ2     (1<<10)
 283 #define KS32C_IOPDATA_P11_XIRQ3     (1<<11)
 284 #define KS32C_IOPDATA_P12_DRQ0      (1<<12)
 285 #define KS32C_IOPDATA_P13_DRQ1      (1<<13)
 286 #define KS32C_IOPDATA_P14_DAK0      (1<<14)
 287 #define KS32C_IOPDATA_P15_DAK1      (1<<15)
 288 #define KS32C_IOPDATA_P16_TO0       (1<<16)
 289 #define KS32C_IOPDATA_P17_TO1       (1<<17)
 290
 291 //-----------------------------------------------------------------------------
 292 // Timers
 293
 294 #define KS32C_TMOD                  (KS32C_REG_BASE + 0x6000)
 295 #define KS32C_TDATA0                (KS32C_REG_BASE + 0x6004)
 296 #define KS32C_TDATA1                (KS32C_REG_BASE + 0x6008)
 297 #define KS32C_TCNT0                 (KS32C_REG_BASE + 0x600c)
 298 #define KS32C_TCNT1                 (KS32C_REG_BASE + 0x6010)
 299
 300 #define KS32C_TMOD_TE0              0x00000001
 301 #define KS32C_TMOD_TMD0             0x00000002
 302 #define KS32C_TMOD_TCLR0            0x00000004
 303 #define KS32C_TMOD_TE1              0x00000008
 304 #define KS32C_TMOD_TMD1             0x00000010
 305 #define KS32C_TMOD_TCLR1            0x00000020
 306
 307
 308 //-----------------------------------------------------------------------------
 309 // UART
 310
 311 #define KS32C_UART0_BASE            (KS32C_REG_BASE + 0xd000)
 312 #define KS32C_UART1_BASE            (KS32C_REG_BASE + 0xe000)
 313
 314 #define KS32C_UART_LCON             0x0000
 315 #define KS32C_UART_CON              0x0004
 316 #define KS32C_UART_STAT             0x0008
 317 #define KS32C_UART_TXBUF            0x000c
 318 #define KS32C_UART_RXBUF            0x0010
 319 #define KS32C_UART_BRDIV            0x0014
 320 #define KS32C_UART_BRDCNT           0x0018
 321 #define KS32C_UART_BRDCLK           0x001c
 322
 323 #define KS32C_UART_LCON_5_DBITS     0x00
 324 #define KS32C_UART_LCON_6_DBITS     0x01
 325 #define KS32C_UART_LCON_7_DBITS     0x02
 326 #define KS32C_UART_LCON_8_DBITS     0x03
 327 #define KS32C_UART_LCON_1_SBITS     0x00
 328 #define KS32C_UART_LCON_2_SBITS     0x04
 329 #define KS32C_UART_LCON_NO_PARITY   0x00
 330 #define KS32C_UART_LCON_EVEN_PARITY 0x00
 331 #define KS32C_UART_LCON_ODD_PARITY  0x28
 332 #define KS32C_UART_LCON_1_PARITY    0x30
 333 #define KS32C_UART_LCON_0_PARITY    0x38
 334 #define KS32C_UART_LCON_SCS         0x40
 335 #define KS32C_UART_LCON_IR          0x80
 336
 337 #define KS32C_UART_CON_RXM_MASK     0x03
 338 #define KS32C_UART_CON_RXM_INT      0x01
 339 #define KS32C_UART_CON_TXM_MASK     0x0c
 340 #define KS32C_UART_CON_TXM_INT      0x08
 341 #define KS32C_UART_CON_RX_ERR_INT   0x04
 342
 343
 344 #define KS32C_UART_STAT_DTR         0x10
 345 #define KS32C_UART_STAT_RDR         0x20
 346 #define KS32C_UART_STAT_TXE         0x40  // tx empty
 347 #define KS32C_UART_STAT_TC          0x80  // tx complete
 348
 349 //-----------------------------------------------------------------------------
 350 // Cache
 351 #define KS32C_CACHE_SET0_ADDR       0x10000000
 352 #define KS32C_CACHE_SET1_ADDR       0x10800000
 353 #define KS32C_CACHE_TAG_ADDR        0x11000000
 354
 355 //-----------------------------------------------------------------------------
 356 // GDMA
 357 #define KS32C_GDMA_CON0             (KS32C_REG_BASE + 0xb000)
 358 #define KS32C_GDMA_SRC0             (KS32C_REG_BASE + 0xb004)
 359 #define KS32C_GDMA_DST0             (KS32C_REG_BASE + 0xb008)
 360 #define KS32C_GDMA_CNT0             (KS32C_REG_BASE + 0xb00c)
 361 #define KS32C_GDMA_CON1             (KS32C_REG_BASE + 0xc000)
 362 #define KS32C_GDMA_SRC1             (KS32C_REG_BASE + 0xc004)
 363 #define KS32C_GDMA_DST1             (KS32C_REG_BASE + 0xc008)
 364 #define KS32C_GDMA_CNT1             (KS32C_REG_BASE + 0xc00c)
 365
 366 //-----------------------------------------------------------------------------
 367 // I2C
 368 #define KS32C_I2CCON                (KS32C_REG_BASE + 0xf000)
 369 #define KS32C_I2C_CON_BF            (1<<0)
 370 #define KS32C_I2C_CON_IEN           (1<<1)
 371 #define KS32C_I2C_CON_LRB           (1<<2)
 372 #define KS32C_I2C_CON_ACK           (1<<3)
 373 #define KS32C_I2C_CON_START         (1<<4)
 374 #define KS32C_I2C_CON_STOP          (2<<4)
 375 #define KS32C_I2C_CON_RESTART       (3<<4)
 376 #define KS32C_I2C_CON_BUSY          (1<<6)
 377 #define KS32C_I2C_CON_RESET         (1<<7)
 378 #define KS32C_I2CBUF                (KS32C_REG_BASE +0xf004)
 379 #define KS32C_I2CPS                 (KS32C_REG_BASE +0xf008)
 380
 381 #define KS32C_I2C_FREQ(freq)        ((CYGNUM_HAL_CPUCLOCK/(freq) - 3)/16)
 382 #define KS32C_I2C_RD                (0x01)
 383 #define KS32C_I2C_WR                (0x00)
 384
 385 #ifndef __ASSEMBLER__
 386 typedef struct hal_ks32c_i2c_msg_s
 387 {
 388     cyg_uint8   devaddr;
 389     cyg_int8    status;
 390     cyg_uint8*  pbuf;
 391     cyg_uint32  bufsize;
 392 } hal_ks32c_i2c_msg_t;
 393
 394 //  Transfer the I2C messages.
 395 externC int
 396 hal_ks32c_i2c_transfer(cyg_uint32 nmsg, hal_ks32c_i2c_msg_t* pmsgs);
 397 #endif
 398
 399 //-----------------------------------------------------------------------------
 400 // Memory map is 1-1
 401
 402 #define CYGARC_PHYSICAL_ADDRESS(_x_) (_x_)
 403
 404 //-----------------------------------------------------------------------------
 405 // AIM 711 specific
 406
 407 // Mamory maping
 408 #define AIM711_ROM0_LA_START    0x02000000
 409 #define AIM711_ROM0_LA_END      0x02200000
 410 #define AIM711_DRAM_LA_START    0x00000000
 411 #define AIM711_DRAM_LA_END      0x00800000
 412 #define AIM711_EXT0_LA_START    0x03fd0000
 413 #define AIM711_EXT0_LA_END      0x03fd4000
 414 #define AIM711_EXT1_LA_START    0x03fd4000
 415 #define AIM711_EXT1_LA_END      0x03fd8000
 416 #define AIM711_EXT2_LA_START    0x03fd8000
 417 #define AIM711_EXT2_LA_END      0x03fdc000
 418 #define AIM711_EXT3_LA_START    0x03fdc000
 419 #define AIM711_EXT3_LA_END      0x03fc0000
 420
 421 #define AIM711_COM0_DEBUG_BASE  KS32C_UART0_BASE
 422 #define AIM711_COM1_BASE        (AIM711_EXT0_LA_START|0x04000000 + 8)
 423 #define AIM711_COM2_BASE        KS32C_UART1_BASE
 424 #define AIM711_EXTBUS_BASE      (AIM711_EXT2_LA_START|0x04000000)
 425
 426 // I2C address of RTC (wallclock)
 427 #define AIM711_RTC_ADDR        0xd0
 428
 429 // I2C address and size of EEPROM
 430 #define AIM711_EEPROM_ADDR     0xa0
 431 #define AIM711_EEPROM_SIZE     256
 432 #define AIM711_EEPROM_PAGESIZE 8
 433
 434 // Interrupt vectors with AIM 711 naming
 435 #define AIM711_INTERRUPT_COM1    CYGNUM_HAL_INTERRUPT_EXT0
 436 #define AIM711_INTERRUPT_RTC     CYGNUM_HAL_INTERRUPT_EXT1
 437 #define AIM711_INTERRUPT_IRQ0    CYGNUM_HAL_INTERRUPT_EXT2
 438 #define AIM711_INTERRUPT_IRQ1    CYGNUM_HAL_INTERRUPT_EXT3
 439
 440 // GPIO bits with AIM 711 naming
 441 #define AIM711_GPIO_LED0         KS32C_IOPDATA_P0
 442 #define AIM711_GPIO_LED1         KS32C_IOPDATA_P1
 443 #define AIM711_GPIO_LED2         KS32C_IOPDATA_P2
 444 #define AIM711_GPIO_RESET        KS32C_IOPDATA_P3
 445 #define AIM711_GPIO_POWERLED     KS32C_IOPDATA_P4
 446 #define AIM711_GPIO_UARTIRQ      KS32C_IOPDATA_P8_XIRQ0
 447 #define AIM711_GPIO_RTCIRQ       KS32C_IOPDATA_P9_XIRQ1
 448 #define AIM711_GPIO_DIN0_DRQ0    KS32C_IOPDATA_P12_DRQ0
 449 #define AIM711_GPIO_DIN1_DRQ1    KS32C_IOPDATA_P13_DRQ1
 450 #define AIM711_GPIO_DIN2_IRQ0    KS32C_IOPDATA_P10_XIRQ2
 451 #define AIM711_GPIO_DIN3_IRQ1    KS32C_IOPDATA_P11_XIRQ3
 452 #define AIM711_GPIO_DOUT0_DAK0   KS32C_IOPDATA_P14_DAK0
 453 #define AIM711_GPIO_DOUT1_DAK1   KS32C_IOPDATA_P15_DAK1
 454 #define AIM711_GPIO_DOUT2_TO0    KS32C_IOPDATA_P16_TO0
 455 #define AIM711_GPIO_DOUT3_TO1    KS32C_IOPDATA_P17_TO1
 456
 457 // Macros for usage of GPIO
 458 #define AIM711_GPIO(_which_,_value_) \
 459 do { \
 460     cyg_uint32 val; \
 461     HAL_READ_UINT32(KS32C_IOPDATA, val); \
 462     val &= ~(_which_); \
 463     val |= (_which_)&(_value_); \
 464     HAL_WRITE_UINT32(KS32C_IOPDATA, val); \
 465 } while (0)
 466
 467 #define AIM711_GPIO_SET(_x_) \
 468 do { \
 469     cyg_uint32 val; \
 470     HAL_READ_UINT32(KS32C_IOPDATA, val); \
 471     val |= (_x_); \
 472     HAL_WRITE_UINT32(KS32C_IOPDATA, val); \
 473 } while (0)
 474
 475 #define AIM711_GPIO_CLR(_x_) \
 476 do { \
 477     cyg_uint32 val; \
 478     HAL_READ_UINT32(KS32C_IOPDATA, val); \
 479     val &= ~(_x_); \
 480     HAL_WRITE_UINT32(KS32C_IOPDATA, val); \
 481 } while (0)
 482
 483 #define AIM711_GPIO_GET(_x_) \
 484 do { \
 485     cyg_uint32 _val; \
 486     HAL_READ_UINT32(KS32C_IOPDATA, _val); \
 487     (_x_) = _val; \
 488 } while (0)
 489
 490 //-----------------------------------------------------------------------------
 491 // AIM 711 specific EEPROM support
 492
 493 #ifndef __ASSEMBLER__
 494 externC int
 495 hal_aim711_eeprom_read(cyg_uint8 *buf, int offset, int len);
 496
 497 externC int
 498 hal_aim711_eeprom_write(cyg_uint8 *buf, int offset, int len);
 499 #endif
 500
 501 //-----------------------------------------------------------------------------
 502 // end of plf_io.h
 503 #endif // CYGONCE_HAL_PLF_IO_H