packages/hal/arm/mx53/karo/v1_0/include/hal_platform_setup.h

   1 #ifndef CYGONCE_HAL_PLATFORM_SETUP_H
   2 #define CYGONCE_HAL_PLATFORM_SETUP_H
   3
   4 //=============================================================================
   5 //
   6 //      hal_platform_setup.h
   7 //
   8 //      Platform specific support for HAL (assembly code)
   9 //
  10 //=============================================================================
  11 //####ECOSGPLCOPYRIGHTBEGIN####
  12 // -------------------------------------------
  13 // This file is part of eCos, the Embedded Configurable Operating System.
  14 // Copyright (C) 1998, 1999, 2000, 2001, 2002 Red Hat, Inc.
  15 //
  16 // eCos is free software; you can redistribute it and/or modify it under
  17 // the terms of the GNU General Public License as published by the Free
  18 // Software Foundation; either version 2 or (at your option) any later version.
  19 //
  20 // eCos is distributed in the hope that it will be useful, but WITHOUT ANY
  21 // WARRANTY; without even the implied warranty of MERCHANTABILITY or
  22 // FITNESS FOR A PARTICULAR PURPOSE.  See the GNU General Public License
  23 // for more details.
  24 //
  25 // You should have received a copy of the GNU General Public License along
  26 // with eCos; if not, write to the Free Software Foundation, Inc.,
  27 // 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  28 //
  29 // As a special exception, if other files instantiate templates or use macros
  30 // or inline functions from this file, or you compile this file and link it
  31 // with other works to produce a work based on this file, this file does not
  32 // by itself cause the resulting work to be covered by the GNU General Public
  33 // License. However the source code for this file must still be made available
  34 // in accordance with section (3) of the GNU General Public License.
  35 //
  36 // This exception does not invalidate any other reasons why a work based on
  37 // this file might be covered by the GNU General Public License.
  38 //
  39 // Alternative licenses for eCos may be arranged by contacting Red Hat, Inc.
  40 // at http://sources.redhat.com/ecos/ecos-license/
  41 // -------------------------------------------
  42 //####ECOSGPLCOPYRIGHTEND####
  43 //===========================================================================
  44
  45 #include <pkgconf/system.h>             // System-wide configuration info
  46 #include CYGBLD_HAL_VARIANT_H           // Variant specific configuration
  47 #include CYGBLD_HAL_PLATFORM_H          // Platform specific configuration
  48 #include <cyg/hal/hal_soc.h>            // Variant specific hardware definitions
  49 #include <cyg/hal/hal_mmu.h>            // MMU definitions
  50 #include CYGBLD_HAL_PLF_DEFS_H          // Platform specific hardware definitions
  51 #include CYGHWR_MEMORY_LAYOUT_H
  52
  53 #define CPU_CLK                         CYGNUM_HAL_ARM_TX53_CPU_CLK
  54
  55 #define SDRAM_CLK                       400
  56
  57 #define DEBUG_LED_BIT                   20
  58 #define LED_GPIO_BASE                   GPIO2_BASE_ADDR
  59 #define LED_MUX_OFFSET                  0x174
  60 #define LED_MUX_MODE                    0x11
  61
  62 #ifdef CYGOPT_HAL_ARM_TX53_DEBUG
  63 #define LED_ON                          bl      led_on
  64 #define LED_OFF                         bl      led_off
  65 #else
  66 #define LED_ON
  67 #define LED_OFF
  68 #endif
  69
  70 #if defined(CYG_HAL_STARTUP_ROM) || defined(CYG_HAL_STARTUP_ROMRAM)
  71 #define PLATFORM_SETUP1 _platform_setup1
  72 #define CYGHWR_HAL_ARM_HAS_MMU
  73
  74 #ifdef CYG_HAL_STARTUP_ROMRAM
  75 #define CYGSEM_HAL_ROM_RESET_USES_JUMP
  76 #endif
  77
  78 #define TX53_NAND_PAGE_SIZE             2048
  79 #define TX53_NAND_BLKS_PER_PAGE         64
  80
  81 #define PLATFORM_PREAMBLE flash_header
  82
  83 #ifdef RAM_BANK1_SIZE
  84 #define REDBOOT_RAM_START       (RAM_BANK1_BASE + RAM_BANK1_SIZE - REDBOOT_OFFSET)
  85 #else
  86 #define REDBOOT_RAM_START       (RAM_BANK0_BASE + RAM_BANK0_SIZE - REDBOOT_OFFSET)
  87 #endif
  88
  89 #define redboot_v2p(v)  ((v) - __text_start + REDBOOT_RAM_START)
  90
  91 // This macro represents the initial startup code for the platform
  92         .macro  _platform_setup1
  93 KARO_TX53_SETUP_START:
  94         mrs     r0, CPSR
  95         bic     r0, r0, #0x1f
  96         orr     r0, r0, #0xd3
  97         msr     CPSR_fc, r0
  98
  99         /*
 100          * Invalidate L1 I/D
 101          */
 102         mov     r0, #0                  @ set up for MCR
 103         mcr     p15, 0, r0, c8, c7, 0   @ invalidate TLBs
 104         mcr     p15, 0, r0, c7, c5, 0   @ invalidate icache
 105
 106         /*
 107          * disable MMU stuff and caches
 108          */
 109         mrc     p15, 0, r0, c1, c0, 0
 110         bic     r0, r0, #0x00002000     @ clear bits 13 (--V-)
 111         bic     r0, r0, #0x00000007     @ clear bits 2:0 (-CAM)
 112         orr     r0, r0, #0x00000002     @ set bit 1 (--A-) Align
 113         orr     r0, r0, #0x00000800     @ set bit 12 (Z---) BTB
 114         mcr     p15, 0, r0, c1, c0, 0
 115
 116         /* ARM errata ID #468414 */
 117         mrc     15, 0, r1, c1, c0, 1
 118         orr     r1, r1, #(1 << 5)    /* enable L1NEON bit */
 119         mcr     15, 0, r1, c1, c0, 1
 120
 121         // Explicitly disable L2 cache
 122         mrc     15, 0, r0, c1, c0, 1
 123         bic     r0, r0, #0x2
 124         mcr     15, 0, r0, c1, c0, 1
 125
 126         // reconfigure L2 cache aux control reg
 127         mov     r0, #0xC0               // tag RAM
 128         add     r0, r0, #0x4            // data RAM
 129         orr     r0, r0, #(1 << 24)      // disable write allocate delay
 130         orr     r0, r0, #(1 << 23)      // disable write allocate combine
 131         orr     r0, r0, #(1 << 22)      // disable write allocate
 132
 133         mcr     15, 1, r0, c9, c0, 2
 134
 135 init_aips_start:
 136         init_aips
 137         /* switch off LCD backlight */
 138         ldr     r10, =GPIO1_BASE_ADDR
 139
 140         ldr     r9, [r10, #GPIO_DR]
 141         orr     r9, r9, #(1 << 1)
 142         str     r9, [r10, #GPIO_DR]
 143
 144         ldr     r9, [r10, #GPIO_GDIR]
 145         orr     r9, r9, #(1 << 1)
 146         str     r9, [r10, #GPIO_GDIR]
 147
 148         LED_INIT
 149
 150 init_clock_start:
 151         init_clock
 152         LED_BLINK #1
 153
 154 /*
 155  * Note:
 156  *      IOMUX/PBC setup is done in C function plf_hardware_init() for simplicity
 157  */
 158 STACK_Setup:
 159         @ Set up a stack [for calling C code]
 160         /* stack is always in the first memory bank, so there is no
 161          * need to fixup the address
 162          */
 163         ldr     sp, .__startup_stack
 164
 165         @ Create MMU tables
 166
 167         LED_BLINK #2
 168         bl      hal_mmu_init
 169         LED_BLINK #3
 170
 171         /* Workaround for arm erratum #709718 */
 172         @ Setup PRRR so device is always mapped to non-shared
 173         mrc     MMU_CP, 0, r1, c10, c2, 0 // Read Primary Region Remap Register
 174         bic     r1, #(3 << 16)
 175         mcr     MMU_CP, 0, r1, c10, c2, 0 // Write Primary Region Remap Register
 176
 177         @ Enable MMU
 178         adr     r2, mmu_switched
 179 #ifdef RAM_BANK1_SIZE
 180         ldr     r1, =(__text_start - REDBOOT_RAM_START)
 181         sub     r2, r2, r1
 182 #endif
 183         mrc     MMU_CP, 0, r1, MMU_Control, c0
 184         orr     r1, r1, #7                      @ enable MMU bit
 185         orr     r1, r1, #0x800                  @ enable z bit
 186         orr     r1, r1, #(1 << 28)              @ Enable TEX remap, workaround for L1 cache issue
 187         mcr     MMU_CP, 0, r1, MMU_Control, c0
 188
 189         /* Workaround for arm errata #621766 */
 190         mrc     MMU_CP, 0, r1, MMU_Control, c0, 1
 191         orr     r1, r1, #(1 << 5)               @ enable L1NEON bit
 192         mcr     MMU_CP, 0, r1, MMU_Control, c0, 1
 193
 194         mov     pc, r2                          @ Change address spaces
 195         .ltorg
 196         .align  5
 197 mmu_switched:
 198         LED_BLINK #4
 199         .endm   @ _platform_setup1
 200
 201         /* AIPS setup - Only setup MPROTx registers. The PACR default values are good.*/
 202         .macro  init_aips
 203         /*
 204         * Set all MPROTx to be non-bufferable, trusted for R/W,
 205         * not forced to user-mode.
 206         */
 207         ldr     r0, =AIPS1_CTRL_BASE_ADDR
 208         ldr     r1, =0x77777777
 209         str     r1, [r0, #0x00]
 210         str     r1, [r0, #0x04]
 211         ldr     r0, =AIPS2_CTRL_BASE_ADDR
 212         str     r1, [r0, #0x00]
 213         str     r1, [r0, #0x04]
 214         .endm   /* init_aips */
 215
 216         .macro  init_clock
 217         ldr     r0, =CCM_BASE_ADDR
 218         ldr     r1, [r0, #CLKCTL_CCR]
 219         tst     r1, #(1 << 12)
 220         bne     osc_ok
 221
 222         orr     r1, r1, #(1 << 12)
 223         str     r1, [r0, #CLKCTL_CCR]
 224 osc_ok:
 225         /* Switch ARM to step clock */
 226         mov     r1, #0x4
 227         str     r1, [r0, #CLKCTL_CCSR]
 228
 229 #if CPU_CLK == 1000
 230         setup_pll PLL1_BASE_ADDR, 1000
 231 #elif CPU_CLK == 800
 232         setup_pll PLL1_BASE_ADDR, 800
 233 #else
 234 #error Bad CPU clock
 235 #endif
 236         setup_pll PLL3_BASE_ADDR, 400
 237
 238         /* Switch peripherals to PLL3 */
 239         ldr     r1, [r0, #CLKCTL_CBCMR]
 240         bic     r1, #(3 << 12)
 241         orr     r1, #(1 << 12)
 242         str     r1, [r0, #CLKCTL_CBCMR]
 243
 244         ldr     r1, [r0, #CLKCTL_CBCDR]
 245         orr     r1, r1, #(1 << 25)
 246         str     r1, [r0, #CLKCTL_CBCDR]
 247 1:
 248         /* make sure change is effective */
 249         ldr     r1, [r0, #CLKCTL_CDHIPR]
 250         cmp     r1, #0x0
 251         bne     1b
 252
 253 #if SDRAM_CLK == 400
 254         setup_pll PLL2_BASE_ADDR, 400
 255 #elif SDRAM_CLK == 333
 256         setup_pll PLL2_BASE_ADDR, 333
 257 #elif SDRAM_CLK == 266
 258         setup_pll PLL2_BASE_ADDR, 266
 259 #elif SDRAM_CLK == 216
 260         setup_pll PLL2_BASE_ADDR, 216
 261 #elif SDRAM_CLK == 666
 262         setup_pll PLL2_BASE_ADDR, 666
 263 #else
 264 #error Bad SDRAM_CLK
 265 #endif
 266         /* Switch peripheral to PLL2 */
 267         ldr     r1, [r0, #CLKCTL_CBCDR]
 268         bic     r1, #(1 << 25)
 269         str     r1, [r0, #CLKCTL_CBCDR]
 270
 271         ldr     r1, [r0, #CLKCTL_CBCMR]
 272         bic     r1, #(3 << 12)
 273         orr     r1, #(2 << 12)
 274         str     r1, [r0, #CLKCTL_CBCMR]
 275
 276         /* make sure change is effective */
 277 1:
 278         ldr     r1, [r0, #CLKCTL_CDHIPR]
 279         cmp     r1, #0x0
 280         bne     1b
 281
 282         setup_pll PLL3_BASE_ADDR, 216
 283
 284         /* Set the platform clock dividers */
 285         ldr     r2, =PLATFORM_BASE_ADDR
 286         ldr     r1, PLATFORM_CLOCK_DIV
 287         str     r1, [r2, #PLATFORM_ICGC]
 288
 289         mov     r1, #0
 290         str     r1, [r0, #CLKCTL_CACRR] /* ARM podf */
 291
 292         /* Switch ARM back to PLL 1. */
 293         mov     r1, #0
 294         str     r1, [r0, #CLKCTL_CCSR]
 295
 296         /* setup the rest */
 297         ldr     r1, W_CSCDR1_VAL
 298         str     r1, [r0, #CLKCTL_CSCDR1]
 299         ldr     r1, W_CSCMR1_VAL
 300         str     r1, [r0, #CLKCTL_CSCMR1]
 301
 302         mov     r1, #0x00000
 303         str     r1, [r0, #CLKCTL_CCDR]
 304
 305         /* for cko - for ARM div by 8 */
 306         mov     r1, #0x000A0000
 307         orr     r1, r1, #0x00000F0
 308         str     r1, [r0, #CLKCTL_CCOSR]
 309 end_clk_init:
 310         .endm   @ init_clock
 311
 312         .macro  setup_pll pll, mhz
 313         ldr     r2, =\pll
 314         ldr     r1, =0x1232
 315         str     r1, [r2, #PLL_DP_CTL]           @ Set DPLL ON (set UPEN bit); BRMO=1
 316         mov     r1, #0x2
 317         str     r1, [r2, #PLL_DP_CONFIG]        @ Enable auto-restart AREN bit
 318
 319         ldr     r1, W_DP_OP_\mhz
 320         str     r1, [r2, #PLL_DP_OP]
 321         str     r1, [r2, #PLL_DP_HFS_OP]
 322
 323         ldr     r1, W_DP_MFD_\mhz
 324         str     r1, [r2, #PLL_DP_MFD]
 325         str     r1, [r2, #PLL_DP_HFS_MFD]
 326
 327         ldr     r1, W_DP_MFN_\mhz
 328         str     r1, [r2, #PLL_DP_MFN]
 329         str     r1, [r2, #PLL_DP_HFS_MFN]
 330
 331         /* Now restart PLL */
 332         ldr     r1, =0x1232
 333         str     r1, [r2, #PLL_DP_CTL]
 334 101:
 335         ldr     r1, [r2, #PLL_DP_CTL]
 336         ands    r1, r1, #0x1
 337         beq     101b
 338         .endm
 339 #else // defined(CYG_HAL_STARTUP_ROM) || defined(CYG_HAL_STARTUP_ROMRAM)
 340 #define PLATFORM_SETUP1
 341 #endif
 342 #ifndef CYGOPT_HAL_ARM_TX53_DEBUG
 343         .macro  LED_BLINK,val
 344         .endm
 345         .macro  DELAY,ms
 346         .endm
 347 #else
 348 #define CYGHWR_LED_MACRO        LED_BLINK #\x
 349
 350         .macro  DELAY,ms
 351         ldr     r10, =\ms
 352         bl      delay
 353         .endm
 354
 355         .macro  LED_BLINK,val
 356         mov     r8, \val
 357         bl      led_blink
 358         .endm
 359 #endif
 360
 361         .macro  LED_INIT
 362         // initialize GPIO4_10 (PAD CSI2_D13) for LED on STK5
 363         ldr     r10, =LED_GPIO_BASE
 364         // GPIO_DR
 365         ldr     r9, [r10, #GPIO_DR]
 366         bic     r9, #(1 << DEBUG_LED_BIT)       @ LED OFF
 367         str     r9, [r10, #GPIO_DR]
 368         // GPIO_GDIR
 369         ldr     r9, [r10, #GPIO_GDIR]
 370         orr     r9, r9, #(1 << DEBUG_LED_BIT)
 371         str     r9, [r10, #GPIO_GDIR]
 372         .endm
 373
 374 #ifdef CYGOPT_HAL_ARM_TX53_DEBUG
 375 led_on:
 376         ldr     r10, =LED_GPIO_BASE
 377         // GPIO_DR
 378         ldr     r9, [r10, #GPIO_DR]
 379         orr     r9, #(1 << DEBUG_LED_BIT)       @ LED ON
 380         str     r9, [r10, #GPIO_DR]
 381         mov     pc, lr
 382
 383 led_off:
 384         ldr     r10, =LED_GPIO_BASE
 385         // GPIO_DR
 386         ldr     r9, [r10, #GPIO_DR]
 387         bic     r9, #(1 << DEBUG_LED_BIT)       @ LED OFF
 388         str     r9, [r10, #GPIO_DR]
 389         mov     pc, lr
 390
 391 delay:
 392         subs    r10, r10, #1
 393         movmi   pc, lr
 394
 395         ldr     r9, =(36000 / 10)
 396 2:
 397         subs    r9, r9, #1
 398         bne     2b
 399         b       delay
 400
 401 led_blink:
 402         mov     r7, lr
 403 1:
 404         subs    r8, r8, #1
 405         bmi     2f
 406
 407         LED_ON
 408         DELAY   200
 409         LED_OFF
 410         DELAY   300
 411         b       1b
 412 2:
 413         DELAY   700
 414         mov     pc, r7
 415 #endif
 416
 417 #define PLATFORM_VECTORS         _platform_vectors
 418         .macro  _platform_vectors
 419         .globl  _KARO_MAGIC
 420 _KARO_MAGIC:
 421         .ascii  "KARO_CE6"
 422         .globl  _KARO_STRUCT_SIZE
 423 _KARO_STRUCT_SIZE:
 424         .word   0       // reserve space structure length
 425
 426         .globl  _KARO_CECFG_START
 427 _KARO_CECFG_START:
 428         .rept   1024 / 4
 429         .word   0       // reserve space for CE configuration
 430         .endr
 431
 432         .globl  _KARO_CECFG_END
 433 _KARO_CECFG_END:
 434         .endm
 435
 436         .ltorg
 437         .align  5
 438         .ascii  "KARO TX53 " __DATE__ " " __TIME__
 439         .align
 440
 441 #define CPU_2_BE_32(l)                  \
 442         ((((l) << 24) & 0xFF000000) |   \
 443         (((l) << 8) & 0x00FF0000) |     \
 444         (((l) >> 8) & 0x0000FF00) |     \
 445         (((l) >> 24) & 0x000000FF))
 446
 447 /*
 448 CCM register set                 0x53FD4000 0x53FD7FFF
 449 EIM register set                 0x63FDA000 0x63FDAFFF
 450 NANDFC register set              0xF7FF0000 0xF7FFFFFF
 451 IOMUX Control (IOMUXC) registers 0x53FA8000 0x53FABFFF
 452 DPLLC1 register                  0x63F80000 0x63F83FFF
 453 DPLLC2 register                  0x63F84000 0x63F87FFF
 454 DPLLC3 register                  0x63F88000 0x63F8BFFF
 455 DPLLC4 register                  0x63F8C000 0x63F8FFFF
 456 ESD RAM controller register      0x63FD9000 0x63FD9FFF
 457 M4IF register                    0x63FD8000 0x63FD8FFF
 458 DDR                              0x70000000 0xEFFFFFFF
 459 EIM                              0xF0000000 0xF7FEFFFF
 460 NANDFC Buffers                   0xF7FF0000 0xF7FFFFFF
 461 IRAM Free Space                  0xF8006000 0xF8017FF0
 462 GPU Memory                       0xF8020000 0xF805FFFF
 463 */
 464 #define CHECK_DCD_ADDR(a)       (                                       \
 465         ((a) >= 0x53fd4000 && (a) <= 0x53fd7fff) /* CCM */ ||           \
 466         ((a) >= 0x63fda000 && (a) <= 0x63fdafff) /* EIM (CS0) */ ||     \
 467         ((a) >= 0x53fa8000 && (a) <= 0x53fabfff) /* IOMUXC */ ||        \
 468         ((a) >= 0x63f80000 && (a) <= 0x63f8ffff) /* DPLLC1..4 */ ||             \
 469         ((a) >= 0x63fd8000 && (a) <= 0x63fd9fff) /* M4IF & SDRAM Contr. */ || \
 470         ((a) >= 0x70000000 && (a) <= 0xefffffff) /* SDRAM */ ||         \
 471         ((a) >= 0xf0000000 && (a) <= 0xf7ffffff) /* EIM & NANDFC buffers */ || \
 472         ((a) >= 0xf8006000 && (a) <= 0xf8017ff0) /* IRAM free space */ || \
 473         ((a) >= 0xf8020000 && (a) <= 0xf805ffff) /* GPU RAM */)
 474
 475         .macro  mxc_dcd_item    addr, val
 476         .ifne   CHECK_DCD_ADDR(\addr)
 477         .word   CPU_2_BE_32(\addr), CPU_2_BE_32(\val)
 478         .else
 479         .error  "Address \addr not accessible from DCD"
 480         .endif
 481         .endm
 482
 483 #define MXC_DCD_ITEM(addr, val)         mxc_dcd_item    (addr), (val)
 484
 485 #define MXC_DCD_CMD_SZ_BYTE             1
 486 #define MXC_DCD_CMD_SZ_SHORT            2
 487 #define MXC_DCD_CMD_SZ_WORD             4
 488 #define MXC_DCD_CMD_FLAG_WRITE          0x0
 489 #define MXC_DCD_CMD_FLAG_CLR            0x1
 490 #define MXC_DCD_CMD_FLAG_SET            0x3
 491 #define MXC_DCD_CMD_FLAG_CHK_CLR        ((0 << 0) | (0 << 1))
 492 #define MXC_DCD_CMD_FLAG_CHK_SET        ((0 << 0) | (1 << 1))
 493 #define MXC_DCD_CMD_FLAG_CHK_ANY_CLR    ((1 << 0) | (0 << 1))
 494 #define MXC_DCD_CMD_FLAG_CHK_ANY_SET    ((1 << 0) | (1 << 1))
 495
 496 #define MXC_DCD_START                                                   \
 497         .word   CPU_2_BE_32((0xd2 << 24) | ((dcd_end - .) << 8) | DCD_VERSION) ; \
 498 dcd_start:
 499
 500         .macro  MXC_DCD_END
 501 1:
 502         .ifgt   . - dcd_start - 1768
 503         .error  "DCD too large!"
 504         .endif
 505 dcd_end:
 506         .endm
 507
 508 #define MXC_DCD_CMD_WRT(type, flags)                                    \
 509 1:      .word   CPU_2_BE_32((0xcc << 24) | ((1f - .) << 8) | ((flags) << 3) | (type))
 510
 511 #define MXC_DCD_CMD_CHK(type, flags, addr, mask)                        \
 512 1:      .word   CPU_2_BE_32((0xcf << 24) | (12 << 8) | ((flags) << 3) | (type)), \
 513                 CPU_2_BE_32(addr), CPU_2_BE_32(mask)
 514
 515 #define MXC_DCD_CMD_CHK_CNT(type, flags, addr, mask, count)             \
 516 1:      .word   CPU_2_BE_32((0xcf << 24) | (16 << 8) | ((flags) << 3) | (type)), \
 517                 CPU_2_BE_32(addr), CPU_2_BE_32(mask), CPU_2_BE_32(count)
 518
 519 #define MXC_DCD_CMD_NOP()                               \
 520 1:      .word   CPU_2_BE_32((0xc0 << 24) | (4 << 8))
 521
 522
 523 #define CK_TO_NS(ck)    (((ck) * 1000 + SDRAM_CLK / 2) / SDRAM_CLK)
 524 #define NS_TO_CK(ns)    (((ns) * SDRAM_CLK + 999) / 1000)
 525 #define NS_TO_CK10(ns)  DIV_ROUND_UP(NS_TO_CK(ns), 10)
 526
 527         .macro          CK_VAL, name, clks, offs, max
 528         .iflt           \clks - \offs
 529         .set            \name, 0
 530         .else
 531         .ifle           \clks - \offs - \max
 532         .set            \name, \clks - \offs
 533         .else
 534         .error          "Value \clks out of range for parameter \name"
 535         .endif
 536         .endif
 537         .endm
 538
 539         .macro          NS_VAL, name, ns, offs, max
 540         .iflt           \ns - \offs
 541         .set            \name, 0
 542         .else
 543         CK_VAL          \name, NS_TO_CK(\ns), \offs, \max
 544         .endif
 545         .endm
 546
 547         .macro          CK_MAX, name, ck1, ck2, offs, max
 548         .ifgt           \ck1 - \ck2
 549         CK_VAL          \name, \ck1, \offs, \max
 550         .else
 551         CK_VAL          \name, \ck2, \offs, \max
 552         .endif
 553         .endm
 554
 555 #define ESDMISC_DDR_TYPE_DDR3           0
 556 #define ESDMISC_DDR_TYPE_LPDDR2         1
 557 #define ESDMISC_DDR_TYPE_DDR2           2
 558
 559 #define DIV_ROUND_UP(m,d)               (((m) + (d) - 1) / (d))
 560
 561 #define CKIL_FREQ_Hz                    32768
 562 #define ESDOR_CLK_PERIOD_ns             (1000000000 / CKIL_FREQ_Hz / 2) /* base clock for ESDOR values */
 563
 564 /* DDR3 SDRAM */
 565 #if SDRAM_SIZE > RAM_BANK0_SIZE
 566 #define BANK_ADDR_BITS                  2
 567 #else
 568 #define BANK_ADDR_BITS                  1
 569 #endif
 570 #define SDRAM_BURST_LENGTH              8
 571 #define RALAT                           5
 572 #define WALAT                           0
 573 #define BI_ON                           0
 574 #define ADDR_MIRROR                     0
 575 #define DDR_TYPE                        ESDMISC_DDR_TYPE_DDR3
 576
 577 /* 512/1024MiB SDRAM: NT5CB128M16FP-DII */
 578 #if SDRAM_CLK > 666 && SDRAM_CLK <= 800
 579 #define CL_VAL  11
 580 #define CWL_VAL 8
 581 #elif SDRAM_CLK > 533 && SDRAM_CLK <= 666
 582 #define CL_VAL  9 // or 10
 583 #define CWL_VAL 7
 584 #elif SDRAM_CLK > 400 && SDRAM_CLK <= 533
 585 #define CL_VAL  7 // or 8
 586 #define CWL_VAL 6
 587 #elif SDRAM_CLK > 333 && SDRAM_CLK <= 400
 588 #define CL_VAL  6
 589 #define CWL_VAL 5
 590 #elif SDRAM_CLK >= 303 && SDRAM_CLK <= 333
 591 #define CL_VAL  5
 592 #define CWL_VAL 5
 593 #else
 594 #error SDRAM clock out of range: 303 .. 800
 595 #endif
 596
 597 /* ESDCFG0 0x0c */
 598 NS_VAL  tRFC,   160, 1, 255             /* clks - 1 (0..255) */
 599 CK_MAX  tXS,    NS_TO_CK(CK_TO_NS(tRFC + 1) + 10), 5, 1, 255 /* clks - 1 (0..255) tRFC + 10 */
 600 CK_MAX  tXP,    NS_TO_CK10(75), 3, 1, 7 /* clks - 1 (0..7) */ /* max(3tCK, 7.5ns) */
 601 CK_MAX  tXPDLL, NS_TO_CK(24), 2, 1, 15  /* clks - 1 (0..15) */
 602 NS_VAL  tFAW,   50, 1, 31               /* clks - 1 (0..31) */
 603 CK_VAL  tCL,    CL_VAL, 3, 8            /* clks - 3 (0..8) CAS Latency */
 604
 605 /* ESDCFG1 0x10 */
 606 CK_VAL  tRCD,   NS_TO_CK10(125), 1, 7   /* clks - 1 (0..7) */ /* 12.5 */
 607 CK_VAL  tRP,    NS_TO_CK10(125), 1, 7   /* clks - 1 (0..7) */ /* 12.5 */
 608 NS_VAL  tRC,    50, 1, 31               /* clks - 1 (0..31) */
 609 CK_VAL  tRAS,   NS_TO_CK10(375), 1, 31  /* clks - 1 (0..31) */ /* 37.5 */
 610 CK_VAL  tRPA,   1, 0, 1                 /* clks     (0..1) */
 611 NS_VAL  tWR,    15, 1, 15               /* clks - 1 (0..15) */
 612 CK_VAL  tMRD,   4, 1, 15                /* clks - 1 (0..15) */
 613 CK_VAL  tCWL,   CWL_VAL, 2, 6           /* clks - 2 (0..6) */
 614
 615 /* ESDCFG2 0x14 */
 616 CK_VAL  tDLLK,  512, 1, 511             /* clks - 1 (0..511) */
 617 CK_MAX  tRTP,   NS_TO_CK10(75), 4, 1, 7 /* clks - 1 (0..7) */ /* max(4tCK, 7.5ns) */
 618 CK_MAX  tWTR,   NS_TO_CK10(75), 4, 1, 7 /* clks - 1 (0..7) */ /* max(4tCK, 7.5ns) */
 619 CK_MAX  tRRD,   NS_TO_CK(10), 4, 1, 7   /* clks - 1 (0..7) */
 620
 621 /* ESDOR 0x30 */
 622 CK_MAX  tXPR,   NS_TO_CK(CK_TO_NS(tRFC + 1) + 10), 5, 1, 255 /* clks - 1 (0..255) max(tRFC + 10, 5CK) */
 623 #define tSDE_RST                        (DIV_ROUND_UP(200000, ESDOR_CLK_PERIOD_ns) + 1)
 624                                         /* Add an extra (or two?) ESDOR_CLK_PERIOD_ns according to
 625                                          * erroneous Erratum Engcm12377
 626                                          */
 627 #define tRST_CKE                        (DIV_ROUND_UP(500000 + 2 * ESDOR_CLK_PERIOD_ns, ESDOR_CLK_PERIOD_ns) + 1)
 628
 629
 630 /* ESDOTC 0x08 */
 631 CK_VAL  tAOFPD, NS_TO_CK10(85), 1, 7    /* clks - 1 (0..7) */ /* 8.5ns */
 632 CK_VAL  tAONPD, NS_TO_CK10(85), 1, 7    /* clks - 1 (0..7) */ /* 8.5ns */
 633 CK_VAL  tANPD,  tCWL + 1, 1, 15         /* clks - 1 (0..15) */
 634 CK_VAL  tAXPD,  tCWL + 1, 1, 15         /* clks - 1 (0..15) */
 635 CK_VAL  tODTLon tCWL, 0, 7              /* clks - 1 (0..7) */ /* CWL+AL-2 */
 636 CK_VAL  tODTLoff tCWL, 0, 31            /* clks - 1 (0..31) */ /* CWL+AL-2 */
 637
 638 /* ESDPDC 0x04 */
 639 CK_MAX  tCKE,   NS_TO_CK(5), 3, 1, 7
 640 CK_MAX  tCKSRX, NS_TO_CK(10), 5, 0, 7
 641 CK_MAX  tCKSRE, NS_TO_CK(10), 5, 0, 7
 642
 643 #define PRCT            0
 644 #define PWDT            5
 645 #define SLOW_PD         0
 646 #define BOTH_CS_PD      1
 647
 648 #define ESDPDC_VAL_0    (       \
 649         (PRCT << 28) |          \
 650         (PRCT << 24) |          \
 651         (tCKE << 16) |          \
 652         (SLOW_PD << 7) |        \
 653         (BOTH_CS_PD << 6) |     \
 654         (tCKSRX << 3) |         \
 655         (tCKSRE << 0)           \
 656         )
 657
 658 #define ESDPDC_VAL_1    (ESDPDC_VAL_0 |         \
 659         (PWDT << 12) |                          \
 660         (PWDT << 8)                             \
 661         )
 662
 663 #define ROW_ADDR_BITS                   14
 664 #define COL_ADDR_BITS                   10
 665
 666 #define Rtt_Nom                         1 /* ODT: 0: off 1: RZQ/4 2: RZQ/2 3: RZQ/6 4: RZQ/12 5: RZQ/8 */
 667 #define Rtt_WR                          0 /* Dynamic ODT: 0: off 1: RZQ/4 2: RZQ/2 */
 668 #define DLL_DISABLE                     0
 669
 670         .iflt   tWR - 7
 671         .set    mr0_val, (((1 - DLL_DISABLE) << 8) /* DLL Reset */ |    \
 672                         (SLOW_PD << 12) /* PD exit: 0: fast 1: slow */ |\
 673                         ((tWR + 1 - 4) << 9) |                          \
 674                         ((((tCL + 3) - 4) & 0x7) << 4) |                \
 675                         ((((tCL + 3) - 4) & 0x8) >> 1))
 676         .else
 677         .set    mr0_val, ((1 << 8) /* DLL Reset */ |                    \
 678                         (SLOW_PD << 12) /* PD exit: 0: fast 1: slow */ |\
 679                         (((tWR + 1) / 2) << 9) |        \
 680                         ((((tCL + 3) - 4) & 0x7) << 4) | \
 681                         ((((tCL + 3) - 4) & 0x8) >> 1))
 682         .endif
 683
 684 #define mr1_val                         (                                       \
 685                                          ((Rtt_Nom & 1) << 2) |                 \
 686                                          (((Rtt_Nom >> 1) & 1) << 6) |          \
 687                                          (((Rtt_Nom >> 2) & 1) << 9) |          \
 688                                          (DLL_DISABLE << 0) |                   \
 689                                         0)
 690 #define mr2_val                         (                                       \
 691                                          (Rtt_WR << 9) /* dynamic ODT */ |      \
 692                                          (0 << 7) /* SRT: Ext. temp. (mutually exclusive with ASR!) */ | \
 693                                          (1 << 6) | /* ASR: Automatic Self Refresh */\
 694                                          (((tCWL + 2) - 5) << 3) |              \
 695                                         0)
 696 #define mr3_val                         0
 697
 698 #define ESDSCR_MRS_VAL(cs, mr, val)     (((val) << 16) |                        \
 699                                         (1 << 15) /* CON_REQ */ |               \
 700                                         0x80 |                                  \
 701                                         (3 << 4) /* MRS command */ |            \
 702                                         ((cs) << 3) |                           \
 703                                         ((mr) << 0) |                           \
 704                                         0)
 705
 706 #define ESDCFG0_VAL     (               \
 707         (tRFC << 24) |                  \
 708         (tXS << 16) |                   \
 709         (tXP << 13) |                   \
 710         (tXPDLL << 9) |                 \
 711         (tFAW << 4) |                   \
 712         (tCL << 0))                     \
 713
 714 #define ESDCFG1_VAL     (               \
 715         (tRCD << 29) |                  \
 716         (tRP << 26) |                   \
 717         (tRC << 21) |                   \
 718         (tRAS << 16) |                  \
 719         (tRPA << 15) |                  \
 720         (tWR << 9) |                    \
 721         (tMRD << 5) |                   \
 722         (tCWL << 0))                    \
 723
 724 #define ESDCFG2_VAL     (               \
 725         (tDLLK << 16) |                 \
 726         (tRTP << 6) |                   \
 727         (tWTR << 3) |                   \
 728         (tRRD << 0))
 729
 730 #define BL                              (SDRAM_BURST_LENGTH / 8) /* 0: 4 byte 1: 8 byte */
 731 #define ESDCTL_VAL                      (((ROW_ADDR_BITS - 11) << 24) | \
 732                                         ((COL_ADDR_BITS - 9) << 20) | \
 733                                         (BL << 19) | \
 734                                         (1 << 16) | /* SDRAM bus width */ \
 735                                         ((-1) << (32 - BANK_ADDR_BITS)))
 736
 737 #define ESDMISC_VAL                     ((1 << 12) | \
 738                                         (0x3 << 9) | \
 739                                         (RALAT << 6) | \
 740                                         (WALAT << 16) | \
 741                                         (ADDR_MIRROR << 19) | \
 742                                         (DDR_TYPE << 3))
 743
 744 #define ESDOR_VAL               ((tXPR << 16) | (tSDE_RST << 8) | (tRST_CKE << 0))
 745
 746 #define ESDOTC_VAL              ((tAOFPD << 27) |       \
 747                                 (tAONPD << 24) |        \
 748                                 (tANPD << 20) |         \
 749                                 (tAXPD << 16) |         \
 750                                 (tODTLon << 12) |       \
 751                                 (tODTLoff << 4))
 752
 753         .macro  flash_header
 754 __text_start:
 755 fcb_start:
 756         b       reset_vector
 757         .word   0x20424346      /* "FCB " marker */
 758         .word   0x01    /* FCB version number */
 759         .org    0x68
 760         .word   0x0     /* primary image starting page number */
 761         .word   0x0     /* secondary image starting page number */
 762         .org    0x78
 763         .word   0x0     /* DBBT start page (0 == NO DBBT) */
 764         .word   0       /* Bad block marker offset in main area (unused) */
 765         .org    0xac
 766         .word   0       /* BI Swap disabled */
 767         .word   0       /* Bad Block marker offset in spare area */
 768 fcb_end:
 769
 770         .org    0x400
 771 ivt_header:
 772         .word   CPU_2_BE_32((0xd1 << 24) | (32 << 8) | 0x40)
 773 app_start_addr:
 774         .long   redboot_v2p(reset_vector)
 775         .long   0x0
 776 dcd_ptr:
 777         .long   redboot_v2p(dcd_hdr)
 778 boot_data_ptr:
 779         .word   redboot_v2p(boot_data)
 780 self_ptr:
 781         .word   redboot_v2p(ivt_header)
 782 app_code_csf:
 783         .word   0x0
 784         .word   0x0
 785 boot_data:
 786         .long   redboot_v2p(__text_start)
 787 image_len:
 788         .long   REDBOOT_IMAGE_SIZE
 789 plugin:
 790         .word   0
 791 ivt_end:
 792 #define DCD_VERSION     0x40
 793
 794 dcd_hdr:
 795         MXC_DCD_START
 796         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 797
 798         MXC_DCD_ITEM(0x53fa8004, 0x00194005)    @ set LDO to 1.3V
 799
 800         /* disable all irrelevant clocks */
 801         MXC_DCD_ITEM(CCM_BASE_ADDR + CLKCTL_CCGR0, 0xffcc0fff)
 802         MXC_DCD_ITEM(CCM_BASE_ADDR + CLKCTL_CCGR1, 0x000fffc3)
 803         MXC_DCD_ITEM(CCM_BASE_ADDR + CLKCTL_CCGR2, 0x033c0000)
 804         MXC_DCD_ITEM(CCM_BASE_ADDR + CLKCTL_CCGR3, 0x00000000)
 805         MXC_DCD_ITEM(CCM_BASE_ADDR + CLKCTL_CCGR4, 0x00000000)
 806         MXC_DCD_ITEM(CCM_BASE_ADDR + CLKCTL_CCGR5, 0x00fff033)
 807         MXC_DCD_ITEM(CCM_BASE_ADDR + CLKCTL_CCGR6, 0x0f00030f)
 808         MXC_DCD_ITEM(CCM_BASE_ADDR + CLKCTL_CCGR7, 0xfff00000)
 809         MXC_DCD_ITEM(CCM_BASE_ADDR + CLKCTL_CMEOR, 0x00000000)
 810
 811         MXC_DCD_ITEM(IOMUXC_BASE_ADDR + LED_MUX_OFFSET, LED_MUX_MODE)   /* EIM_D18 => GPIO2[20] STK5-LED */
 812         MXC_DCD_ITEM(IOMUXC_BASE_ADDR + 0x318, 0x11)    /* GPIO_1 => LCD Backlight */
 813
 814         MXC_DCD_ITEM(0x63fd800c, 0x00000000)    /* M4IF: MUX NFC signals on WEIM */
 815 #if SDRAM_CLK > 333
 816         MXC_DCD_ITEM(0x53fd4014, 0x00888944)    /* CBCDR */
 817 #else
 818         MXC_DCD_ITEM(0x53fd4014, 0x00888644)    /* CBCDR */
 819 #endif
 820         MXC_DCD_ITEM(0x53fd4018, 0x00016154)    /* CBCMR */
 821
 822 #define DDR_SEL_VAL     0
 823 #define DSE_VAL         6
 824 #define ODT_VAL         2
 825
 826 #define DDR_SEL_SHIFT   25
 827 #define ODT_SHIFT       22
 828 #define DSE_SHIFT       19
 829 #define DDR_INPUT_SHIFT 9
 830 #define HYS_SHIFT       8
 831 #define PKE_SHIFT       7
 832 #define PUE_SHIFT       6
 833 #define PUS_SHIFT       4
 834
 835 #define DDR_SEL_MASK    (DDR_SEL_VAL << DDR_SEL_SHIFT)
 836 #define DSE_MASK        (DSE_VAL << DSE_SHIFT)
 837 #define ODT_MASK        (ODT_VAL << ODT_SHIFT)
 838
 839 #define DQM_VAL         DSE_MASK
 840 #define SDQS_VAL        (ODT_MASK | DSE_MASK | (1 << PUE_SHIFT))
 841 #define SDODT_VAL       (DSE_MASK | (0 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
 842 #define SDCLK_VAL       DSE_MASK
 843 #define SDCKE_VAL       ((1 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
 844
 845         MXC_DCD_ITEM(0x53fa8724, DDR_SEL_MASK) /* DDR_TYPE: DDR3 */
 846         MXC_DCD_ITEM(0x53fa86f4, 0 << DDR_INPUT_SHIFT) /* DDRMODE_CTL */
 847         MXC_DCD_ITEM(0x53fa8714, 0 << DDR_INPUT_SHIFT) /* GRP_DDRMODE */
 848         MXC_DCD_ITEM(0x53fa86fc, 1 << PKE_SHIFT) /* GRP_DDRPKE */
 849         MXC_DCD_ITEM(0x53fa8710, 0 << HYS_SHIFT) /* GRP_DDRHYS */
 850         MXC_DCD_ITEM(0x53fa8708, 1 << PUE_SHIFT) /* GRP_DDRPK */
 851
 852         MXC_DCD_ITEM(0x53fa8584, DQM_VAL) /* DQM0 */
 853         MXC_DCD_ITEM(0x53fa8594, DQM_VAL) /* DQM1 */
 854         MXC_DCD_ITEM(0x53fa8560, DQM_VAL) /* DQM2 */
 855         MXC_DCD_ITEM(0x53fa8554, DQM_VAL) /* DQM3 */
 856
 857         MXC_DCD_ITEM(0x53fa857c, SDQS_VAL) /* SDQS0 */
 858         MXC_DCD_ITEM(0x53fa8590, SDQS_VAL) /* SDQS1 */
 859         MXC_DCD_ITEM(0x53fa8568, SDQS_VAL) /* SDQS2 */
 860         MXC_DCD_ITEM(0x53fa8558, SDQS_VAL) /* SDQS3 */
 861
 862         MXC_DCD_ITEM(0x53fa8580, SDODT_VAL) /* SDODT0 */
 863         MXC_DCD_ITEM(0x53fa8578, SDCLK_VAL) /* SDCLK0 */
 864
 865         MXC_DCD_ITEM(0x53fa8564, SDODT_VAL) /* SDODT1 */
 866         MXC_DCD_ITEM(0x53fa8570, SDCLK_VAL) /* SDCLK1 */
 867
 868         MXC_DCD_ITEM(0x53fa858c, SDCKE_VAL) /* SDCKE0 */
 869         MXC_DCD_ITEM(0x53fa855c, SDCKE_VAL) /* SDCKE1 */
 870
 871         MXC_DCD_ITEM(0x53fa8574, DSE_MASK) /* DRAM_CAS */
 872         MXC_DCD_ITEM(0x53fa8588, DSE_MASK) /* DRAM_RAS */
 873
 874         MXC_DCD_ITEM(0x53fa86f0, DSE_MASK) /* GRP_ADDDS */
 875         MXC_DCD_ITEM(0x53fa8720, DSE_MASK) /* GRP_CTLDS */
 876         MXC_DCD_ITEM(0x53fa8718, DSE_MASK) /* GRP_B0DS */
 877         MXC_DCD_ITEM(0x53fa871c, DSE_MASK) /* GRP_B1DS */
 878         MXC_DCD_ITEM(0x53fa8728, DSE_MASK) /* GRP_B2DS */
 879         MXC_DCD_ITEM(0x53fa872c, DSE_MASK) /* GRP_B3DS */
 880
 881         /* calibration defaults */
 882         MXC_DCD_ITEM(0x63fd904c, 0x001f001f)
 883         MXC_DCD_ITEM(0x63fd9050, 0x001f001f)
 884         MXC_DCD_ITEM(0x63fd907c, 0x011e011e)
 885         MXC_DCD_ITEM(0x63fd9080, 0x011f0120)
 886         MXC_DCD_ITEM(0x63fd9088, 0x3a393d3b)
 887         MXC_DCD_ITEM(0x63fd9090, 0x3f3f3f3f)
 888
 889         MXC_DCD_ITEM(0x63fd9018, ESDMISC_VAL)
 890         MXC_DCD_ITEM(0x63fd9000, ESDCTL_VAL)
 891         MXC_DCD_ITEM(0x63fd900c, ESDCFG0_VAL)
 892         MXC_DCD_ITEM(0x63fd9010, ESDCFG1_VAL)
 893         MXC_DCD_ITEM(0x63fd9014, ESDCFG2_VAL)
 894
 895         MXC_DCD_ITEM(0x63fd902c, 0x000026d2)
 896         MXC_DCD_ITEM(0x63fd9030, ESDOR_VAL)
 897         MXC_DCD_ITEM(0x63fd9008, ESDOTC_VAL)
 898         MXC_DCD_ITEM(0x63fd9004, ESDPDC_VAL_0)
 899
 900         /* MR0..3 - CS0 */
 901         MXC_DCD_ITEM(0x63fd901c, 0x00008000) /* CON_REQ */
 902         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_SET, 0x63fd901c, 0x00004000)
 903         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 904
 905         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 2, mr2_val)) /* MRS: MR2 */
 906         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, mr3_val)) /* MRS: MR3 */
 907         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 1, mr1_val)) /* MRS: MR1 */
 908         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 0, mr0_val)) /* MRS: MR0 */
 909 #if BANK_ADDR_BITS > 1
 910         /* MR0..3 - CS1 */
 911         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(1, 2, 0x0000)) /* MRS: MR2 */
 912         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(1, 3, 0x0000)) /* MRS: MR3 */
 913         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(1, 1, 0x0040)) /* MRS: MR1 */
 914         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(1, 0, mr0_val)) /* MRS: MR0 */
 915 #endif
 916         MXC_DCD_ITEM(0x63fd9020, 3 << 14) /* disable refresh during calibration */
 917         MXC_DCD_ITEM(0x63fd9058, 0x00022222)
 918
 919         MXC_DCD_ITEM(0x63fd90d0, 0x00000003) /* select default compare pattern for calibration */
 920
 921         /* ZQ calibration */
 922         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 923         MXC_DCD_ITEM(0x63fd901c, 0x00008040) /* MRS: ZQ calibration */
 924         MXC_DCD_ITEM(0x63fd9040, 0x0539002b) /* Force ZQ calibration */
 925         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x63fd9040, 0x00010000)
 926         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 927
 928         /* DQS calibration */
 929         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 930         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, (1 << 2))) /* MRS: select MPR */
 931         MXC_DCD_ITEM(0x63fd907c, 0x90000000) /* reset RD fifo and start DQS calib. */
 932
 933         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x63fd907c, 0x90000000)
 934         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 935         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, 0)) /* MRS: select normal data path */
 936
 937         /* WR DL calibration */
 938         MXC_DCD_ITEM(0x63fd901c, 0x00008000)
 939         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 940         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, (1 << 2))) /* MRS: select MPR */
 941         MXC_DCD_ITEM(0x63fd90a4, 0x00000010)
 942
 943         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x63fd90a4, 0x00000010)
 944         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 945         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, 0)) /* MRS: select normal data path */
 946
 947         /* RD DL calibration */
 948         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 949         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, (1 << 2))) /* MRS: select MPR */
 950         MXC_DCD_ITEM(0x63fd90a0, 0x00000010)
 951
 952         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x63fd90a0, 0x00000010)
 953         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 954         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, 0)) /* MRS: select normal data path */
 955         MXC_DCD_ITEM(0x63fd9020, (3 << 11) | (0 << 14)) /* refresh interval: 4 cycles every 64kHz period */
 956         MXC_DCD_ITEM(0x63fd9004, ESDPDC_VAL_1)
 957
 958         /* DDR calibration done */
 959         MXC_DCD_ITEM(0x63fd901c, 0x00000000)
 960
 961         /* setup NFC pads */
 962         /* MUX_SEL */
 963         MXC_DCD_ITEM(0x53fa819c, 0x00000000)    @ EIM_DA0
 964         MXC_DCD_ITEM(0x53fa81a0, 0x00000000)    @ EIM_DA1
 965         MXC_DCD_ITEM(0x53fa81a4, 0x00000000)    @ EIM_DA2
 966         MXC_DCD_ITEM(0x53fa81a8, 0x00000000)    @ EIM_DA3
 967         MXC_DCD_ITEM(0x53fa81ac, 0x00000000)    @ EIM_DA4
 968         MXC_DCD_ITEM(0x53fa81b0, 0x00000000)    @ EIM_DA5
 969         MXC_DCD_ITEM(0x53fa81b4, 0x00000000)    @ EIM_DA6
 970         MXC_DCD_ITEM(0x53fa81b8, 0x00000000)    @ EIM_DA7
 971         MXC_DCD_ITEM(0x53fa81dc, 0x00000000)    @ WE_B
 972         MXC_DCD_ITEM(0x53fa81e0, 0x00000000)    @ RE_B
 973         MXC_DCD_ITEM(0x53fa8228, 0x00000000)    @ CLE
 974         MXC_DCD_ITEM(0x53fa822c, 0x00000000)    @ ALE
 975         MXC_DCD_ITEM(0x53fa8230, 0x00000000)    @ WP_B
 976         MXC_DCD_ITEM(0x53fa8234, 0x00000000)    @ RB0
 977         MXC_DCD_ITEM(0x53fa8238, 0x00000000)    @ CS0
 978         /* PAD_CTL */
 979         MXC_DCD_ITEM(0x53fa84ec, 0x000000e4)    @ EIM_DA0
 980         MXC_DCD_ITEM(0x53fa84f0, 0x000000e4)    @ EIM_DA1
 981         MXC_DCD_ITEM(0x53fa84f4, 0x000000e4)    @ EIM_DA2
 982         MXC_DCD_ITEM(0x53fa84f8, 0x000000e4)    @ EIM_DA3
 983         MXC_DCD_ITEM(0x53fa84fc, 0x000000e4)    @ EIM_DA4
 984         MXC_DCD_ITEM(0x53fa8500, 0x000000e4)    @ EIM_DA5
 985         MXC_DCD_ITEM(0x53fa8504, 0x000000e4)    @ EIM_DA6
 986         MXC_DCD_ITEM(0x53fa8508, 0x000000e4)    @ EIM_DA7
 987         MXC_DCD_ITEM(0x53fa852c, 0x00000004)    @ NANDF_WE_B
 988         MXC_DCD_ITEM(0x53fa8530, 0x00000004)    @ NANDF_RE_B
 989         MXC_DCD_ITEM(0x53fa85a0, 0x00000004)    @ NANDF_CLE_B
 990         MXC_DCD_ITEM(0x53fa85a4, 0x00000004)    @ NANDF_ALE_B
 991         MXC_DCD_ITEM(0x53fa85a8, 0x000000e4)    @ NANDF_WE_B
 992         MXC_DCD_ITEM(0x53fa85ac, 0x000000e4)    @ NANDF_RB0
 993         MXC_DCD_ITEM(0x53fa85b0, 0x00000004)    @ NANDF_CS0
 994         MXC_DCD_END
 995         .endm
 996
 997 W_CSCMR1_VAL:           .word   0xa6a2a020
 998 W_CSCDR1_VAL:           .word   0x00080b18
 999 W_DP_OP_1000:           .word   DP_OP_1000
1000 W_DP_MFD_1000:          .word   DP_MFD_1000
1001 W_DP_MFN_1000:          .word   DP_MFN_1000
1002 W_DP_OP_800:            .word   DP_OP_800
1003 W_DP_MFD_800:           .word   DP_MFD_800
1004 W_DP_MFN_800:           .word   DP_MFN_800
1005 W_DP_OP_700:            .word   DP_OP_700
1006 W_DP_MFD_700:           .word   DP_MFD_700
1007 W_DP_MFN_700:           .word   DP_MFN_700
1008 W_DP_OP_400:            .word   DP_OP_400
1009 W_DP_MFD_400:           .word   DP_MFD_400
1010 W_DP_MFN_400:           .word   DP_MFN_400
1011 W_DP_OP_532:            .word   DP_OP_532
1012 W_DP_MFD_532:           .word   DP_MFD_532
1013 W_DP_MFN_532:           .word   DP_MFN_532
1014 W_DP_OP_666:            .word   DP_OP_666
1015 W_DP_MFD_666:           .word   DP_MFD_666
1016 W_DP_MFN_666:           .word   DP_MFN_666
1017 W_DP_OP_665:            .word   DP_OP_665
1018 W_DP_MFD_665:           .word   DP_MFD_665
1019 W_DP_MFN_665:           .word   DP_MFN_665
1020 W_DP_OP_216:            .word   DP_OP_216
1021 W_DP_MFD_216:           .word   DP_MFD_216
1022 W_DP_MFN_216:           .word   DP_MFN_216
1023 W_DP_OP_333:            .word   DP_OP_333
1024 W_DP_MFD_333:           .word   DP_MFD_333
1025 W_DP_MFN_333:           .word   DP_MFN_333
1026 W_DP_OP_266:            .word   DP_OP_266
1027 W_DP_MFD_266:           .word   DP_MFD_266
1028 W_DP_MFN_266:           .word   DP_MFN_266
1029 PLATFORM_CLOCK_DIV:     .word   0x00000124
1030
1031 /*----------------------------------------------------------------------*/
1032 /* end of hal_platform_setup.h                                          */
1033 #endif /* CYGONCE_HAL_PLATFORM_SETUP_H */