packages/hal/arm/xscale/grg/v2_0/include/hal_platform_setup.h

   1 #ifndef CYGONCE_HAL_PLATFORM_SETUP_H
   2 #define CYGONCE_HAL_PLATFORM_SETUP_H
   3
   4 /*=============================================================================
   5 //
   6 //      hal_platform_setup.h
   7 //
   8 //      Platform specific support for HAL (assembly code)
   9 //
  10 //=============================================================================
  11 //####ECOSGPLCOPYRIGHTBEGIN####
  12 // -------------------------------------------
  13 // This file is part of eCos, the Embedded Configurable Operating System.
  14 // Copyright (C) 1998, 1999, 2000, 2001, 2002, 2004 Red Hat, Inc.
  15 //
  16 // eCos is free software; you can redistribute it and/or modify it under
  17 // the terms of the GNU General Public License as published by the Free
  18 // Software Foundation; either version 2 or (at your option) any later version.
  19 //
  20 // eCos is distributed in the hope that it will be useful, but WITHOUT ANY
  21 // WARRANTY; without even the implied warranty of MERCHANTABILITY or
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  23 // for more details.
  24 //
  25 // You should have received a copy of the GNU General Public License along
  26 // with eCos; if not, write to the Free Software Foundation, Inc.,
  27 // 59 Temple Place, Suite 330, Boston, MA 02111-1307 USA.
  28 //
  29 // As a special exception, if other files instantiate templates or use macros
  30 // or inline functions from this file, or you compile this file and link it
  31 // with other works to produce a work based on this file, this file does not
  32 // by itself cause the resulting work to be covered by the GNU General Public
  33 // License. However the source code for this file must still be made available
  34 // in accordance with section (3) of the GNU General Public License.
  35 //
  36 // This exception does not invalidate any other reasons why a work based on
  37 // this file might be covered by the GNU General Public License.
  38 //
  39 // Alternative licenses for eCos may be arranged by contacting Red Hat, Inc.
  40 // at http://sources.redhat.com/ecos/ecos-license/
  41 // -------------------------------------------
  42 //####ECOSGPLCOPYRIGHTEND####
  43 //=============================================================================
  44 //#####DESCRIPTIONBEGIN####
  45 //
  46 // Author(s):    msalter
  47 // Contributors: msalter
  48 // Date:         2003-02-06
  49 // Purpose:      Intel XScale GRG specific support routines
  50 // Description:
  51 // Usage:        #include <cyg/hal/hal_platform_setup.h>
  52 //     Only used by "vectors.S"
  53 //
  54 //####DESCRIPTIONEND####
  55 //
  56 //===========================================================================*/
  57
  58 #include <pkgconf/system.h>             // System-wide configuration info
  59 #include CYGBLD_HAL_VARIANT_H           // Variant specific configuration
  60 #include CYGBLD_HAL_PLATFORM_H          // Platform specific configuration
  61 #include <cyg/hal/hal_ixp425.h>         // Variant specific hardware definitions
  62 #include <cyg/hal/hal_mmu.h>            // MMU definitions
  63 #include <cyg/hal/hal_mm.h>             // more MMU definitions
  64 #include <cyg/hal/grg.h>                // Platform specific hardware definitions
  65
  66 // ------------------------------------------------------------------------
  67 // Convenience macros for setting up page table
  68 //
  69 .macro IXP_MAP_SDRAM va, c, b, x, p
  70     XSCALE_MMU_SECTION SDRAM_PHYS_BASE>>20, \va>>20, SDRAM_SIZE>>20, \c, \b, 3, \x, \p
  71 .endm
  72
  73 .macro IXP_MAP_EXP_V n, va, sz, c, b, x, p
  74     XSCALE_MMU_SECTION (0x500 + ((IXP425_EXP_CS_SIZE * \n) >> 20)), \va>>20, \sz>>20, \c, \b, 3, \x, \p
  75 .endm
  76
  77 .macro IXP_MAP_EXP n, sz, c, b, x, p
  78     IXP_MAP_EXP_V \n, (0x50000000 + (IXP425_EXP_CS_SIZE * \n)), \sz, \c, \b, \x, \p
  79 .endm
  80
  81 .macro IXP_MAP_IO addr, sz
  82     XSCALE_MMU_SECTION \addr>>20, \addr>>20, \sz>>20, 0, 0, 3, 0, 0
  83 .endm
  84
  85 #if defined(CYG_HAL_STARTUP_ROM)
  86 #define PLATFORM_SETUP1  _platform_setup1
  87 #define CYGHWR_HAL_ARM_HAS_MMU
  88
  89 // ------------------------------------------------------------------------
  90 // Define macro used to diddle the LEDs during early initialization.
  91 // Can use r0+r1.  Argument in \x.
  92 #define CYGHWR_LED_MACRO
  93
  94 // Delay a bit
  95 .macro DELAY cycles, reg0
  96     ldr     \reg0, =\cycles
  97     subs    \reg0, \reg0, #1
  98     subne   pc,  pc, #0xc
  99 .endm
 100
 101 // ------------------------------------------------------------------------
 102 // This macro represents the initial startup code for the platform
 103         .macro _platform_setup1
 104
 105 #ifdef CYGHWR_HAL_ARM_BIGENDIAN
 106         // set big-endian
 107         mrc     p15, 0, r0, c1, c0, 0
 108         orr     r0, r0, #0x80
 109         mcr     p15, 0, r0, c1, c0, 0
 110         CPWAIT  r0
 111 #endif
 112
 113         ldr     r0,=(CPSR_IRQ_DISABLE|CPSR_FIQ_DISABLE|CPSR_SUPERVISOR_MODE)
 114         msr     cpsr, r0
 115
 116         // invalidate I & D caches & BTB
 117         mcr     p15, 0, r0, c7, c7, 0
 118         CPWAIT  r0
 119
 120         // invalidate I & Data TLB
 121         mcr     p15, 0, r0, c8, c7, 0
 122         CPWAIT r0
 123
 124         // drain write and fill buffers
 125         mcr     p15, 0, r0, c7, c10, 4
 126         CPWAIT  r0
 127
 128         // disable write buffer coalescing
 129         mrc     p15, 0, r0, c1, c0, 1
 130         orr     r0, r0, #1
 131         mcr     p15, 0, r0, c1, c0, 1
 132         CPWAIT  r0
 133
 134         // Setup chip selects
 135         ldr     r1, =IXP425_EXP_CFG_BASE
 136 #ifdef IXP425_EXP_CS0_INIT
 137         ldr     r0, =IXP425_EXP_CS0_INIT
 138         str     r0, [r1, #IXP425_EXP_CS0]
 139 #endif
 140 #ifdef IXP425_EXP_CS1_INIT
 141         ldr     r0, =IXP425_EXP_CS1_INIT
 142         str     r0, [r1, #IXP425_EXP_CS1]
 143 #endif
 144 #ifdef IXP425_EXP_CS2_INIT
 145         ldr     r0, =IXP425_EXP_CS2_INIT
 146         str     r0, [r1, #IXP425_EXP_CS2]
 147 #endif
 148 #ifdef IXP425_EXP_CS3_INIT
 149         ldr     r0, =IXP425_EXP_CS3_INIT
 150         str     r0, [r1, #IXP425_EXP_CS3]
 151 #endif
 152 #ifdef IXP425_EXP_CS4_INIT
 153         ldr     r0, =IXP425_EXP_CS4_INIT
 154         str     r0, [r1, #IXP425_EXP_CS4]
 155 #endif
 156 #ifdef IXP425_EXP_CS5_INIT
 157         ldr     r0, =IXP425_EXP_CS5_INIT
 158         str     r0, [r1, #IXP425_EXP_CS5]
 159 #endif
 160 #ifdef IXP425_EXP_CS6_INIT
 161         ldr     r0, =IXP425_EXP_CS6_INIT
 162         str     r0, [r1, #IXP425_EXP_CS6]
 163 #endif
 164 #ifdef IXP425_EXP_CS7_INIT
 165         ldr     r0, =IXP425_EXP_CS7_INIT
 166         str     r0, [r1, #IXP425_EXP_CS7]
 167 #endif
 168
 169         // Enable the Icache
 170         mrc     p15, 0, r0, c1, c0, 0
 171         orr     r0, r0, #MMU_Control_I
 172         mcr     p15, 0, r0, c1, c0, 0
 173         CPWAIT  r0
 174
 175         // Setup SDRAM controller
 176
 177         ldr     r0, =IXP425_SDRAM_CFG_BASE
 178
 179         ldr     r1, =IXP425_SDRAM_CONFIG_INIT
 180         str     r1, [r0, #IXP425_SDRAM_CONFIG]
 181
 182         // disable refresh cycles
 183         mov     r1, #0
 184         str     r1, [r0, #IXP425_SDRAM_REFRESH]
 185
 186         // send nop command
 187         mov     r1, #SDRAM_IR_NOP
 188         str     r1, [r0, #IXP425_SDRAM_IR]
 189         DELAY   0x10000, r1
 190
 191         // set SDRAM internal refresh val
 192         ldr     r1, =IXP425_SDRAM_REFRESH_CNT
 193         str     r1, [r0, #IXP425_SDRAM_REFRESH]
 194         DELAY   0x10000, r1
 195
 196         // send precharge-all command to close all open banks
 197         mov     r1, #SDRAM_IR_PRECHARGE
 198         str     r1, [r0, #IXP425_SDRAM_IR]
 199         DELAY   0x10000, r1
 200
 201         // provide 8 auto-refresh cycles
 202         mov     r1, #SDRAM_IR_AUTO_REFRESH
 203         mov     r2, #8
 204   1:
 205         str     r1, [r0, #IXP425_SDRAM_IR]
 206         DELAY   0x800, r3
 207         subs    r2, r2, #1
 208         bne     1b
 209
 210         // set mode register in sdram
 211         mov     r1, #IXP425_SDRAM_SET_MODE_CMD
 212         str     r1, [r0, #IXP425_SDRAM_IR]
 213         DELAY   0x10000, r1
 214
 215         // start normal operation
 216         mov     r1, #SDRAM_IR_NORMAL
 217         str     r1, [r0, #IXP425_SDRAM_IR]
 218         DELAY   0x10000, r1
 219
 220         // Enable byte swapping control via page table P bit.
 221         ldr     r2, =IXP425_EXP_CFG_BASE
 222         ldr     r1, [r2, #IXP425_EXP_CNFG1]
 223         orr     r1, r1, #EXP_CNFG1_BYTE_SWAP_EN
 224         str     r1, [r2, #IXP425_EXP_CNFG1]
 225
 226         // value to load into pc to jump to real runtime address
 227         ldr     r0, =1f
 228
 229         // Setup EXP_CNFG0 value to switch EXP bus out of low memory
 230         ldr     r2, =IXP425_EXP_CFG_BASE
 231         ldr     r1, [r2, #IXP425_EXP_CNFG0]
 232         bic     r1, r1, #EXP_CNFG0_MEM_MAP
 233
 234         b       icache_boundary
 235         .p2align 5
 236 icache_boundary:
 237         // Here is where we switch from boot address (0x000000000) to the
 238         // actual flash runtime address. We align to cache boundary so we
 239         // execute from cache during the switchover. Cachelines are 8 words.
 240         str     r1, [r2, #IXP425_EXP_CNFG0]    // make the EXP bus switch
 241         nop
 242         nop
 243         nop
 244         nop
 245         mov     pc, r0
 246         nop
 247                             // display FFFF and loop forever.
 248     0:  b       0b
 249     1:
 250
 251         // Build mmu tables into RAM so page table walks by the cpu
 252         // don't interfere with FLASH programming.
 253         mov     r1, #SDRAM_PHYS_BASE
 254         orr     r1, r1, #0x4000         // RAM tables
 255         add     r2, r1, #0x4000         // End of tables
 256
 257         // First clear table
 258         mov     r0, #0
 259     1:
 260         str     r0, [r1], #4
 261         cmp     r1, r2
 262         bne     1b
 263
 264         // Build section mappings
 265         IXP_MAP_SDRAM   SDRAM_BASE,           1, 0, 0, 0   // Cached SDRAM
 266         IXP_MAP_SDRAM   SDRAM_ALIAS_BASE,     1, 0, 0, 0   // Cached SDRAM alias
 267         IXP_MAP_SDRAM   SDRAM_UNCACHED_BASE,  0, 0, 0, 0   // Uncached SDRAM
 268         IXP_MAP_SDRAM   SDRAM_DC_BASE,        1, 0, 0, 1   // Cached data coherent SDRAM
 269
 270         IXP_MAP_EXP 0, IXDP_FLASH_SIZE,       1, 0, 0, 0   // Flash
 271         IXP_MAP_EXP 4, (1 << 20),             0, 0, 0, 0   // NPE use
 272         IXP_MAP_EXP 5, (1 << 20),             0, 0, 0, 0   // NPE use
 273
 274         IXP_MAP_EXP_V 0, IXDP_FLASH_DC_BASE, IXDP_FLASH_SIZE, 1, 0, 0, 1  // data coherent flash
 275
 276         IXP_MAP_IO      IXP425_PCI_WINDOW_BASE,  IXP425_PCI_WINDOW_SIZE
 277         IXP_MAP_IO      IXP425_QMGR_BASE,        IXP425_QMGR_SIZE
 278         IXP_MAP_IO      IXP425_PCI_CFG_BASE,     IXP425_PCI_CFG_SIZE
 279         IXP_MAP_IO      IXP425_EXP_CFG_BASE,     IXP425_EXP_CFG_SIZE
 280         IXP_MAP_IO      IXP425_MISC_CFG_BASE,    IXP425_MISC_CFG_SIZE
 281         IXP_MAP_IO      IXP425_SDRAM_CFG_BASE,   IXP425_SDRAM_CFG_SIZE
 282
 283         mcr     p15, 0, r0, c7, c10, 4  // drain the write & fill buffers
 284         CPWAIT  r0
 285
 286         // Set the TTB register to DRAM mmu_table
 287         ldr     r0, =(SDRAM_PHYS_BASE | 0x4000) // RAM tables
 288         mcr     p15, 0, r0, c2, c0, 0           // load page table pointer
 289         CPWAIT  r0
 290
 291         // enable permission checks in all domains
 292         ldr     r0, =0x55555555
 293         mcr     p15, 0, r0, c3, c0, 0
 294         CPWAIT  r0
 295
 296         // enable mmu
 297         mrc     p15, 0, r0, c1, c0, 0
 298         orr     r0, r0, #MMU_Control_M
 299         orr     r0, r0, #MMU_Control_R
 300         mcr     p15, 0, r0, c1, c0, 0
 301         CPWAIT  r0
 302
 303         // enable D cache
 304         mrc     p15, 0, r0, c1, c0, 0
 305         orr     r0, r0, #MMU_Control_C
 306         mcr     p15, 0, r0, c1, c0, 0
 307         CPWAIT  r0
 308
 309         // Enable branch target buffer
 310         mrc     p15, 0, r0, c1, c0, 0
 311         orr     r0, r0, #MMU_Control_BTB
 312         mcr     p15, 0, r0, c1, c0, 0
 313         CPWAIT  r0
 314
 315         mcr     p15, 0, r0, c7, c10, 4  // drain the write & fill buffers
 316         CPWAIT  r0
 317
 318         mcr     p15, 0, r0, c7, c7, 0   // flush Icache, Dcache and BTB
 319         CPWAIT  r0
 320
 321         mcr     p15, 0, r0, c8, c7, 0   // flush instuction and data TLBs
 322         CPWAIT  r0
 323
 324         mcr     p15, 0, r0, c7, c10, 4  // drain the write & fill buffers
 325         CPWAIT r0
 326
 327         // save SDRAM size
 328         ldr     r1, =hal_dram_size  /* [see hal_intr.h] */
 329         mov     r8, #SDRAM_SIZE
 330         str     r8, [r1]
 331
 332         .endm    // _platform_setup1
 333
 334 #else // defined(CYG_HAL_STARTUP_ROM)
 335 #define PLATFORM_SETUP1
 336 #endif
 337
 338 #define PLATFORM_VECTORS         _platform_vectors
 339         .macro  _platform_vectors
 340         .endm
 341
 342 /*---------------------------------------------------------------------------*/
 343 /* end of hal_platform_setup.h                                               */
 344 #endif /* CYGONCE_HAL_PLATFORM_SETUP_H */