arch/arm/cpu/arm926ejs/mx28/mx28.c

   1 /*
   2  * Freescale i.MX28 common code
   3  *
   4  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
   5  * on behalf of DENX Software Engineering GmbH
   6  *
   7  * Based on code from LTIB:
   8  * Copyright (C) 2010 Freescale Semiconductor, Inc.
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <asm/errno.h>
  31 #include <asm/io.h>
  32 #include <asm/arch/clock.h>
  33 #include <asm/arch/dma.h>
  34 #include <asm/arch/gpio.h>
  35 #include <asm/arch/iomux.h>
  36 #include <asm/arch/imx-regs.h>
  37 #include <asm/arch/sys_proto.h>
  38
  39 DECLARE_GLOBAL_DATA_PTR;
  40
  41 /* 1 second delay should be plenty of time for block reset. */
  42 #define RESET_MAX_TIMEOUT       1000000
  43
  44 #define MX28_BLOCK_SFTRST       (1 << 31)
  45 #define MX28_BLOCK_CLKGATE      (1 << 30)
  46
  47 /* Lowlevel init isn't used on i.MX28, so just have a dummy here */
  48 inline void lowlevel_init(void) {}
  49
  50 void reset_cpu(ulong ignored) __attribute__((noreturn));
  51
  52 void reset_cpu(ulong ignored)
  53 {
  54         struct mx28_rtc_regs *rtc_regs =
  55                 (struct mx28_rtc_regs *)MXS_RTC_BASE;
  56         struct mx28_lcdif_regs *lcdif_regs =
  57                 (struct mx28_lcdif_regs *)MXS_LCDIF_BASE;
  58
  59         /*
  60          * Shut down the LCD controller as it interferes with BootROM boot mode
  61          * pads sampling.
  62          */
  63         writel(LCDIF_CTRL_RUN, &lcdif_regs->hw_lcdif_ctrl_clr);
  64
  65         /* Wait 1 uS before doing the actual watchdog reset */
  66         writel(1, &rtc_regs->hw_rtc_watchdog);
  67         writel(RTC_CTRL_WATCHDOGEN, &rtc_regs->hw_rtc_ctrl_set);
  68
  69         /* Endless loop, reset will exit from here */
  70         for (;;)
  71                 ;
  72 }
  73
  74 void enable_caches(void)
  75 {
  76 #ifndef CONFIG_SYS_ICACHE_OFF
  77         icache_enable();
  78 #endif
  79 #ifndef CONFIG_SYS_DCACHE_OFF
  80         dcache_enable();
  81 #endif
  82 }
  83
  84 #define MX28_HW_DIGCTL_MICROSECONDS     (void *)0x8001c0c0
  85
  86 int mx28_wait_mask_set(struct mx28_register_32 *reg, uint32_t mask, int timeout)
  87 {
  88         uint32_t start = readl(MX28_HW_DIGCTL_MICROSECONDS);
  89
  90         /* Wait for at least one microsecond for the bit mask to be set */
  91         while (readl(MX28_HW_DIGCTL_MICROSECONDS) - start <= 1 || --timeout) {
  92                 if ((readl(&reg->reg) & mask) == mask) {
  93                         while (readl(MX28_HW_DIGCTL_MICROSECONDS) - start <= 1)
  94                                 ;
  95                         return 0;
  96                 }
  97                 udelay(1);
  98         }
  99
 100         return !timeout;
 101 }
 102
 103 int mx28_wait_mask_clr(struct mx28_register_32 *reg, uint32_t mask, int timeout)
 104 {
 105         uint32_t start = readl(MX28_HW_DIGCTL_MICROSECONDS);
 106
 107         /* Wait for at least one microsecond for the bit mask to be cleared */
 108         while (readl(MX28_HW_DIGCTL_MICROSECONDS) - start <= 1 || --timeout) {
 109                 if ((readl(&reg->reg) & mask) == 0) {
 110                         while (readl(MX28_HW_DIGCTL_MICROSECONDS) - start <= 1)
 111                                 ;
 112                         return 0;
 113                 }
 114                 udelay(1);
 115         }
 116
 117         return !timeout;
 118 }
 119
 120 int mx28_reset_block(struct mx28_register_32 *reg)
 121 {
 122         /* Clear SFTRST */
 123         writel(MX28_BLOCK_SFTRST, &reg->reg_clr);
 124
 125         if (mx28_wait_mask_clr(reg, MX28_BLOCK_SFTRST, RESET_MAX_TIMEOUT)) {
 126                 printf("TIMEOUT waiting for SFTRST[%p] to clear: %08x\n",
 127                         reg, readl(&reg->reg));
 128                 return 1;
 129         }
 130
 131         /* Clear CLKGATE */
 132         writel(MX28_BLOCK_CLKGATE, &reg->reg_clr);
 133
 134         /* Set SFTRST */
 135         writel(MX28_BLOCK_SFTRST, &reg->reg_set);
 136
 137         /* Wait for CLKGATE being set */
 138         if (mx28_wait_mask_set(reg, MX28_BLOCK_CLKGATE, RESET_MAX_TIMEOUT)) {
 139                 printf("TIMEOUT waiting for CLKGATE[%p] to set: %08x\n",
 140                         reg, readl(&reg->reg));
 141                 return 1;
 142         }
 143
 144         /* Clear SFTRST */
 145         writel(MX28_BLOCK_SFTRST, &reg->reg_clr);
 146
 147         if (mx28_wait_mask_clr(reg, MX28_BLOCK_SFTRST, RESET_MAX_TIMEOUT)) {
 148                 printf("TIMEOUT waiting for SFTRST[%p] to clear: %08x\n",
 149                         reg, readl(&reg->reg));
 150                 return 1;
 151         }
 152
 153         /* Clear CLKGATE */
 154         writel(MX28_BLOCK_CLKGATE, &reg->reg_clr);
 155
 156         if (mx28_wait_mask_clr(reg, MX28_BLOCK_CLKGATE, RESET_MAX_TIMEOUT)) {
 157                 printf("TIMEOUT waiting for CLKGATE[%p] to clear: %08x\n",
 158                         reg, readl(&reg->reg));
 159                 return 1;
 160         }
 161
 162         return 0;
 163 }
 164
 165 void mx28_fixup_vt(uint32_t start_addr)
 166 {
 167         uint32_t *vt = (uint32_t *)0x20;
 168         int i;
 169
 170         for (i = 0; i < 8; i++)
 171                 vt[i] = start_addr + (4 * i);
 172 }
 173
 174 #ifdef  CONFIG_ARCH_MISC_INIT
 175 int arch_misc_init(void)
 176 {
 177         mx28_fixup_vt(gd->relocaddr);
 178         return 0;
 179 }
 180 #endif
 181
 182 #ifdef  CONFIG_ARCH_CPU_INIT
 183 int arch_cpu_init(void)
 184 {
 185         struct mx28_clkctrl_regs *clkctrl_regs =
 186                 (struct mx28_clkctrl_regs *)MXS_CLKCTRL_BASE;
 187         extern uint32_t _start;
 188
 189         mx28_fixup_vt((uint32_t)&_start);
 190
 191         /*
 192          * Enable NAND clock
 193          */
 194         /* Clear bypass bit */
 195         writel(CLKCTRL_CLKSEQ_BYPASS_GPMI,
 196                 &clkctrl_regs->hw_clkctrl_clkseq_set);
 197
 198         /* Set GPMI clock to ref_gpmi / 12 */
 199         clrsetbits_le32(&clkctrl_regs->hw_clkctrl_gpmi,
 200                 CLKCTRL_GPMI_CLKGATE | CLKCTRL_GPMI_DIV_MASK, 1);
 201
 202         udelay(1000);
 203
 204         /*
 205          * Configure GPIO unit
 206          */
 207         mxs_gpio_init();
 208
 209 #ifdef  CONFIG_APBH_DMA
 210         /* Start APBH DMA */
 211         mxs_dma_init();
 212 #endif
 213
 214         return 0;
 215 }
 216 #endif
 217
 218 #if defined(CONFIG_DISPLAY_CPUINFO)
 219 int print_cpuinfo(void)
 220 {
 221         struct mx28_spl_data *data = (struct mx28_spl_data *)
 222                 ((CONFIG_SYS_TEXT_BASE - sizeof(struct mx28_spl_data)) & ~0xf);
 223
 224         printf("Freescale i.MX28 family at %d MHz\n",
 225                         mxc_get_clock(MXC_ARM_CLK) / 1000000);
 226         printf("BOOT:  %s\n", mx28_boot_modes[data->boot_mode_idx].mode);
 227         return 0;
 228 }
 229 #endif
 230
 231 int do_mx28_showclocks(cmd_tbl_t *cmdtp, int flag, int argc, char *const argv[])
 232 {
 233         printf("CPU:   %3d MHz\n", mxc_get_clock(MXC_ARM_CLK) / 1000000);
 234         printf("BUS:   %3d MHz\n", mxc_get_clock(MXC_AHB_CLK) / 1000000);
 235         printf("EMI:   %3d MHz\n", mxc_get_clock(MXC_EMI_CLK));
 236         printf("GPMI:  %3d MHz\n", mxc_get_clock(MXC_GPMI_CLK) / 1000000);
 237         return 0;
 238 }
 239
 240 /*
 241  * Initializes on-chip ethernet controllers.
 242  */
 243 #ifdef  CONFIG_CMD_NET
 244 int cpu_eth_init(bd_t *bis)
 245 {
 246         struct mx28_clkctrl_regs *clkctrl_regs =
 247                 (struct mx28_clkctrl_regs *)MXS_CLKCTRL_BASE;
 248
 249         /* Turn on ENET clocks */
 250         clrbits_le32(&clkctrl_regs->hw_clkctrl_enet,
 251                 CLKCTRL_ENET_SLEEP | CLKCTRL_ENET_DISABLE);
 252
 253         /* Set up ENET PLL for 50 MHz */
 254         /* Power on ENET PLL */
 255         writel(CLKCTRL_PLL2CTRL0_POWER,
 256                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_set);
 257
 258         udelay(10);
 259
 260         /*
 261          * Enable pad output; must be done BEFORE enabling PLL
 262          * according to i.MX28 Ref. Manual Rev. 1, 2010 p. 883
 263          */
 264         setbits_le32(&clkctrl_regs->hw_clkctrl_enet, CLKCTRL_ENET_CLK_OUT_EN);
 265
 266         /* Gate on ENET PLL */
 267         writel(CLKCTRL_PLL2CTRL0_CLKGATE,
 268                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_clr);
 269
 270         return 0;
 271 }
 272 #endif
 273
 274 static void __mx28_adjust_mac(int dev_id, unsigned char *mac)
 275 {
 276         mac[0] = 0x00;
 277         mac[1] = 0x04; /* Use FSL vendor MAC address by default */
 278
 279         if (dev_id == 1) /* Let MAC1 be MAC0 + 1 by default */
 280                 mac[5] += 1;
 281 }
 282
 283 void mx28_adjust_mac(int dev_id, unsigned char *mac)
 284         __attribute__((weak, alias("__mx28_adjust_mac")));
 285
 286 #ifdef  CONFIG_MX28_FEC_MAC_IN_OCOTP
 287
 288 #define MXS_OCOTP_MAX_TIMEOUT   1000000
 289 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 290 {
 291         struct mx28_ocotp_regs *ocotp_regs =
 292                 (struct mx28_ocotp_regs *)MXS_OCOTP_BASE;
 293         uint32_t data;
 294
 295         memset(mac, 0, 6);
 296
 297         writel(OCOTP_CTRL_RD_BANK_OPEN, &ocotp_regs->hw_ocotp_ctrl_set);
 298
 299         if (mx28_wait_mask_clr(&ocotp_regs->hw_ocotp_ctrl_reg, OCOTP_CTRL_BUSY,
 300                                 MXS_OCOTP_MAX_TIMEOUT)) {
 301                 printf("MXS FEC: Can't get MAC from OCOTP\n");
 302                 return;
 303         }
 304
 305         data = readl(&ocotp_regs->hw_ocotp_cust0);
 306
 307         mac[2] = (data >> 24) & 0xff;
 308         mac[3] = (data >> 16) & 0xff;
 309         mac[4] = (data >> 8) & 0xff;
 310         mac[5] = data & 0xff;
 311         mx28_adjust_mac(dev_id, mac);
 312 }
 313 #else
 314 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 315 {
 316         memset(mac, 0, 6);
 317 }
 318 #endif
 319
 320 int mx28_dram_init(void)
 321 {
 322         struct mx28_spl_data *data = (struct mx28_spl_data *)
 323                 ((CONFIG_SYS_TEXT_BASE - sizeof(struct mx28_spl_data)) & ~0xf);
 324
 325         if (data->mem_dram_size == 0) {
 326                 printf("MX28:\n"
 327                         "Error, the RAM size passed up from SPL is 0!\n");
 328                 hang();
 329         }
 330
 331         gd->ram_size = data->mem_dram_size;
 332         return 0;
 333 }
 334
 335 U_BOOT_CMD(
 336         clocks, CONFIG_SYS_MAXARGS, 1, do_mx28_showclocks,
 337         "display clocks",
 338         ""
 339 );