arch/arm/cpu/arm926ejs/mxs/mxs.c

   1 /*
   2  * Freescale i.MX28 common code
   3  *
   4  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
   5  * on behalf of DENX Software Engineering GmbH
   6  *
   7  * Based on code from LTIB:
   8  * Copyright (C) 2010 Freescale Semiconductor, Inc.
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <asm/errno.h>
  31 #include <asm/io.h>
  32 #include <asm/arch/clock.h>
  33 #include <asm/arch/dma.h>
  34 #include <asm/arch/gpio.h>
  35 #include <asm/arch/iomux.h>
  36 #include <asm/arch/imx-regs.h>
  37 #include <asm/arch/sys_proto.h>
  38
  39 DECLARE_GLOBAL_DATA_PTR;
  40
  41 /* 1 second delay should be plenty of time for block reset. */
  42 #define RESET_MAX_TIMEOUT       1000000
  43
  44 #define MXS_BLOCK_SFTRST        (1 << 31)
  45 #define MXS_BLOCK_CLKGATE       (1 << 30)
  46
  47 /* Lowlevel init isn't used on i.MX28, so just have a dummy here */
  48 inline void lowlevel_init(void) {}
  49
  50 #define BOOT_CAUSE_MASK         (RTC_PERSISTENT0_EXTERNAL_RESET |       \
  51                                 RTC_PERSISTENT0_ALARM_WAKE |            \
  52                                 RTC_PERSISTENT0_THERMAL_RESET)
  53
  54 static int wait_rtc_stat(u32 mask)
  55 {
  56         int timeout = 5000;
  57         u32 val;
  58         struct mxs_rtc_regs *rtc_regs = (void *)MXS_RTC_BASE;
  59         u32 old_val = readl(&rtc_regs->hw_rtc_stat);
  60
  61         debug("stat=%x\n", old_val);
  62
  63         while ((val = readl(&rtc_regs->hw_rtc_stat)) & mask) {
  64                 if (val != old_val) {
  65                         old_val = val;
  66                         debug("stat: %x -> %x\n", old_val, val);
  67                 }
  68                 udelay(1);
  69                 if (timeout-- < 0)
  70                         break;
  71         }
  72         return !!(readl(&rtc_regs->hw_rtc_stat) & mask);
  73 }
  74
  75 void reset_cpu(ulong ignored) __attribute__((noreturn));
  76
  77 void reset_cpu(ulong ignored)
  78 {
  79         struct mxs_rtc_regs *rtc_regs =
  80                 (struct mxs_rtc_regs *)MXS_RTC_BASE;
  81         struct mxs_lcdif_regs *lcdif_regs =
  82                 (struct mxs_lcdif_regs *)MXS_LCDIF_BASE;
  83         u32 reg;
  84
  85         /*
  86          * Shut down the LCD controller as it interferes with BootROM boot mode
  87          * pads sampling.
  88          */
  89         writel(LCDIF_CTRL_RUN, &lcdif_regs->hw_lcdif_ctrl_clr);
  90
  91         reg = readl(&rtc_regs->hw_rtc_persistent0);
  92         if (reg & BOOT_CAUSE_MASK) {
  93                 writel(reg & ~BOOT_CAUSE_MASK, &rtc_regs->hw_rtc_persistent0);
  94                 wait_rtc_stat(RTC_STAT_NEW_REGS_PERSISTENT0);
  95         }
  96
  97         /* Wait 1 mS before doing the actual watchdog reset */
  98         writel(1, &rtc_regs->hw_rtc_watchdog);
  99         writel(RTC_CTRL_WATCHDOGEN, &rtc_regs->hw_rtc_ctrl_set);
 100
 101         /* Endless loop, reset will exit from here */
 102         for (;;)
 103                 ;
 104 }
 105
 106 void enable_caches(void)
 107 {
 108 #ifndef CONFIG_SYS_ICACHE_OFF
 109         icache_enable();
 110 #endif
 111 #ifndef CONFIG_SYS_DCACHE_OFF
 112         dcache_enable();
 113 #endif
 114 }
 115
 116 #define MX28_HW_DIGCTL_MICROSECONDS     (void *)0x8001c0c0
 117
 118 int mxs_wait_mask_set(struct mxs_register_32 *reg, uint32_t mask, unsigned
 119                                                                 int timeout)
 120 {
 121         uint32_t start = readl(MX28_HW_DIGCTL_MICROSECONDS);
 122
 123         /* Wait for at least one microsecond for the bit mask to be set */
 124         while (readl(MX28_HW_DIGCTL_MICROSECONDS) - start <= 1 || --timeout) {
 125                 if ((readl(&reg->reg) & mask) == mask) {
 126                         while (readl(MX28_HW_DIGCTL_MICROSECONDS) - start <= 1)
 127                                 ;
 128                         return 0;
 129                 }
 130                 udelay(1);
 131         }
 132
 133         return !timeout;
 134 }
 135
 136 int mxs_wait_mask_clr(struct mxs_register_32 *reg, uint32_t mask, unsigned
 137                                                                 int timeout)
 138 {
 139         uint32_t start = readl(MX28_HW_DIGCTL_MICROSECONDS);
 140
 141         /* Wait for at least one microsecond for the bit mask to be cleared */
 142         while (readl(MX28_HW_DIGCTL_MICROSECONDS) - start <= 1 || --timeout) {
 143                 if ((readl(&reg->reg) & mask) == 0) {
 144                         while (readl(MX28_HW_DIGCTL_MICROSECONDS) - start <= 1)
 145                                 ;
 146                         return 0;
 147                 }
 148                 udelay(1);
 149         }
 150
 151         return !timeout;
 152 }
 153
 154 int mxs_reset_block(struct mxs_register_32 *reg)
 155 {
 156         /* Clear SFTRST */
 157         writel(MXS_BLOCK_SFTRST, &reg->reg_clr);
 158
 159         if (mxs_wait_mask_clr(reg, MXS_BLOCK_SFTRST, RESET_MAX_TIMEOUT)) {
 160                 printf("TIMEOUT waiting for SFTRST[%p] to clear: %08x\n",
 161                         reg, readl(&reg->reg));
 162                 return 1;
 163         }
 164
 165         /* Clear CLKGATE */
 166         writel(MXS_BLOCK_CLKGATE, &reg->reg_clr);
 167
 168         /* Set SFTRST */
 169         writel(MXS_BLOCK_SFTRST, &reg->reg_set);
 170
 171         /* Wait for CLKGATE being set */
 172         if (mxs_wait_mask_set(reg, MXS_BLOCK_CLKGATE, RESET_MAX_TIMEOUT)) {
 173                 printf("TIMEOUT waiting for CLKGATE[%p] to set: %08x\n",
 174                         reg, readl(&reg->reg));
 175                 return 1;
 176         }
 177
 178         /* Clear SFTRST */
 179         writel(MXS_BLOCK_SFTRST, &reg->reg_clr);
 180
 181         if (mxs_wait_mask_clr(reg, MXS_BLOCK_SFTRST, RESET_MAX_TIMEOUT)) {
 182                 printf("TIMEOUT waiting for SFTRST[%p] to clear: %08x\n",
 183                         reg, readl(&reg->reg));
 184                 return 1;
 185         }
 186
 187         /* Clear CLKGATE */
 188         writel(MXS_BLOCK_CLKGATE, &reg->reg_clr);
 189
 190         if (mxs_wait_mask_clr(reg, MXS_BLOCK_CLKGATE, RESET_MAX_TIMEOUT)) {
 191                 printf("TIMEOUT waiting for CLKGATE[%p] to clear: %08x\n",
 192                         reg, readl(&reg->reg));
 193                 return 1;
 194         }
 195
 196         return 0;
 197 }
 198
 199 void mx28_fixup_vt(uint32_t start_addr)
 200 {
 201         uint32_t *vt = (uint32_t *)0x20;
 202         int i;
 203
 204         for (i = 0; i < 8; i++)
 205                 vt[i] = start_addr + (4 * i);
 206 }
 207
 208 #ifdef  CONFIG_ARCH_MISC_INIT
 209 int arch_misc_init(void)
 210 {
 211         mx28_fixup_vt(gd->relocaddr);
 212         return 0;
 213 }
 214 #endif
 215
 216 #ifdef  CONFIG_ARCH_CPU_INIT
 217 int arch_cpu_init(void)
 218 {
 219         struct mxs_clkctrl_regs *clkctrl_regs =
 220                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 221         extern uint32_t _start;
 222
 223         mx28_fixup_vt((uint32_t)&_start);
 224
 225         /*
 226          * Enable NAND clock
 227          */
 228         /* Clear bypass bit */
 229         writel(CLKCTRL_CLKSEQ_BYPASS_GPMI,
 230                 &clkctrl_regs->hw_clkctrl_clkseq_set);
 231
 232         /* Set GPMI clock to ref_gpmi / 12 */
 233         clrsetbits_le32(&clkctrl_regs->hw_clkctrl_gpmi,
 234                 CLKCTRL_GPMI_CLKGATE | CLKCTRL_GPMI_DIV_MASK, 1);
 235
 236         udelay(1000);
 237
 238         /*
 239          * Configure GPIO unit
 240          */
 241         mxs_gpio_init();
 242
 243 #ifdef  CONFIG_APBH_DMA
 244         /* Start APBH DMA */
 245         mxs_dma_init();
 246 #endif
 247
 248         return 0;
 249 }
 250 #endif
 251
 252 #if defined(CONFIG_DISPLAY_CPUINFO)
 253 static const char *get_cpu_type(void)
 254 {
 255         struct mxs_digctl_regs *digctl_regs =
 256                 (struct mxs_digctl_regs *)MXS_DIGCTL_BASE;
 257
 258         switch (readl(&digctl_regs->hw_digctl_chipid) & HW_DIGCTL_CHIPID_MASK) {
 259         case HW_DIGCTL_CHIPID_MX28:
 260                 return "28";
 261         default:
 262                 return "??";
 263         }
 264 }
 265
 266 static const char *get_cpu_rev(void)
 267 {
 268         struct mxs_digctl_regs *digctl_regs =
 269                 (struct mxs_digctl_regs *)MXS_DIGCTL_BASE;
 270         uint8_t rev = readl(&digctl_regs->hw_digctl_chipid) & 0x000000FF;
 271
 272         switch (readl(&digctl_regs->hw_digctl_chipid) & HW_DIGCTL_CHIPID_MASK) {
 273         case HW_DIGCTL_CHIPID_MX28:
 274                 switch (rev) {
 275                 case 0x1:
 276                         return "1.2";
 277                 default:
 278                         return "??";
 279                 }
 280         default:
 281                 return "??";
 282         }
 283 }
 284
 285 int print_cpuinfo(void)
 286 {
 287         struct mxs_spl_data *data = (struct mxs_spl_data *)
 288                 ((CONFIG_SYS_TEXT_BASE - sizeof(struct mxs_spl_data)) & ~0xf);
 289
 290         printf("CPU:   Freescale i.MX%s rev%s at %d MHz\n",
 291                 get_cpu_type(),
 292                 get_cpu_rev(),
 293                 mxc_get_clock(MXC_ARM_CLK) / 1000000);
 294         printf("BOOT:  %s\n", mxs_boot_modes[data->boot_mode_idx].mode);
 295         return 0;
 296 }
 297 #endif
 298
 299 int do_mx28_showclocks(cmd_tbl_t *cmdtp, int flag, int argc, char *const argv[])
 300 {
 301         printf("CPU:   %3d MHz\n", mxc_get_clock(MXC_ARM_CLK) / 1000000);
 302         printf("BUS:   %3d MHz\n", mxc_get_clock(MXC_AHB_CLK) / 1000000);
 303         printf("EMI:   %3d MHz\n", mxc_get_clock(MXC_EMI_CLK));
 304         printf("GPMI:  %3d MHz\n", mxc_get_clock(MXC_GPMI_CLK) / 1000000);
 305         return 0;
 306 }
 307
 308 /*
 309  * Initializes on-chip ethernet controllers.
 310  */
 311 #if defined(CONFIG_MX28) && defined(CONFIG_CMD_NET)
 312 int cpu_eth_init(bd_t *bis)
 313 {
 314         struct mxs_clkctrl_regs *clkctrl_regs =
 315                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 316
 317         /* Turn on ENET clocks */
 318         clrbits_le32(&clkctrl_regs->hw_clkctrl_enet,
 319                 CLKCTRL_ENET_SLEEP | CLKCTRL_ENET_DISABLE);
 320
 321         /* Set up ENET PLL for 50 MHz */
 322         /* Power on ENET PLL */
 323         writel(CLKCTRL_PLL2CTRL0_POWER,
 324                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_set);
 325
 326         udelay(10);
 327
 328         /*
 329          * Enable pad output; must be done BEFORE enabling PLL
 330          * according to i.MX28 Ref. Manual Rev. 1, 2010 p. 883
 331          */
 332         setbits_le32(&clkctrl_regs->hw_clkctrl_enet, CLKCTRL_ENET_CLK_OUT_EN);
 333
 334         /* Gate on ENET PLL */
 335         writel(CLKCTRL_PLL2CTRL0_CLKGATE,
 336                 &clkctrl_regs->hw_clkctrl_pll2ctrl0_clr);
 337
 338         return 0;
 339 }
 340 #endif
 341
 342 static void __mx28_adjust_mac(int dev_id, unsigned char *mac)
 343 {
 344         mac[0] = 0x00;
 345         mac[1] = 0x04; /* Use FSL vendor MAC address by default */
 346
 347         if (dev_id == 1) /* Let MAC1 be MAC0 + 1 by default */
 348                 mac[5] += 1;
 349 }
 350
 351 void mx28_adjust_mac(int dev_id, unsigned char *mac)
 352         __attribute__((weak, alias("__mx28_adjust_mac")));
 353
 354 #ifdef  CONFIG_MX28_FEC_MAC_IN_OCOTP
 355
 356 #define MXS_OCOTP_MAX_TIMEOUT   1000000
 357 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 358 {
 359         struct mxs_ocotp_regs *ocotp_regs =
 360                 (struct mxs_ocotp_regs *)MXS_OCOTP_BASE;
 361         uint32_t data;
 362
 363         memset(mac, 0, 6);
 364
 365         writel(OCOTP_CTRL_RD_BANK_OPEN, &ocotp_regs->hw_ocotp_ctrl_set);
 366
 367         if (mxs_wait_mask_clr(&ocotp_regs->hw_ocotp_ctrl_reg, OCOTP_CTRL_BUSY,
 368                                 MXS_OCOTP_MAX_TIMEOUT)) {
 369                 printf("MXS FEC: Can't get MAC from OCOTP\n");
 370                 return;
 371         }
 372
 373         data = readl(&ocotp_regs->hw_ocotp_cust0);
 374
 375         mac[2] = (data >> 24) & 0xff;
 376         mac[3] = (data >> 16) & 0xff;
 377         mac[4] = (data >> 8) & 0xff;
 378         mac[5] = data & 0xff;
 379         mx28_adjust_mac(dev_id, mac);
 380 }
 381 #else
 382 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
 383 {
 384         memset(mac, 0, 6);
 385 }
 386 #endif
 387
 388 int mxs_dram_init(void)
 389 {
 390         struct mxs_spl_data *data = (struct mxs_spl_data *)
 391                 ((CONFIG_SYS_TEXT_BASE - sizeof(struct mxs_spl_data)) & ~0xf);
 392
 393         if (data->mem_dram_size == 0) {
 394                 printf("MXS:\n"
 395                         "Error, the RAM size passed up from SPL is 0!\n");
 396                 hang();
 397         }
 398
 399         gd->ram_size = data->mem_dram_size;
 400         return 0;
 401 }
 402
 403 U_BOOT_CMD(
 404         clocks, CONFIG_SYS_MAXARGS, 1, do_mx28_showclocks,
 405         "display clocks",
 406         ""
 407 );