arch/arm/cpu/arm926ejs/mxs/spl_mem_init.c

   1 /*
   2  * Freescale i.MX28 RAM init
   3  *
   4  * Copyright (C) 2011 Marek Vasut <marek.vasut@gmail.com>
   5  * on behalf of DENX Software Engineering GmbH
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <common.h>
  27 #include <config.h>
  28 #include <asm/io.h>
  29 #include <asm/arch/imx-regs.h>
  30 #include <asm/arch/sys_proto.h>
  31 #include <linux/compiler.h>
  32
  33 #include "mxs_init.h"
  34
  35 static uint32_t dram_vals[] = {
  36 /*
  37  * i.MX28 DDR2 at 200MHz
  38  */
  39 #if defined(CONFIG_MX28)
  40         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  41         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  42         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  43         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  44         0x00000000, 0x00000100, 0x00000000, 0x00000000,
  45         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  46         0x00000000, 0x00000000, 0x00010101, 0x01010101,
  47         0x000f0f01, 0x0f02020a, 0x00000000, 0x00010101,
  48         0x00000100, 0x00000100, 0x00000000, 0x00000002,
  49         0x01010000, 0x05060302, 0x06005003, 0x0a0000c8,
  50         0x02009c40, 0x0000030c, 0x0036a609, 0x031a0612,
  51         0x02030202, 0x00c8001c, 0x00000000, 0x00000000,
  52         0x00012100, 0xffff0303, 0x00012100, 0xffff0303,
  53         0x00012100, 0xffff0303, 0x00012100, 0xffff0303,
  54         0x00000003, 0x00000000, 0x00000000, 0x00000000,
  55         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  56         0x00000000, 0x00000000, 0x00000612, 0x01000F02,
  57         0x06120612, 0x00000200, 0x00020007, 0xf5014b27,
  58         0xf5014b27, 0xf5014b27, 0xf5014b27, 0x07000300,
  59         0x07000300, 0x07000300, 0x07000300, 0x00000006,
  60         0x00000000, 0x00000000, 0x01000000, 0x01020408,
  61         0x08040201, 0x000f1133, 0x00000000, 0x00001f04,
  62         0x00001f04, 0x00001f04, 0x00001f04, 0x00001f04,
  63         0x00001f04, 0x00001f04, 0x00001f04, 0x00000000,
  64         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  65         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  66         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  67         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  68         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  69         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  70         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  71         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  72         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  73         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  74         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  75         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  76         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  77         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  78         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  79         0x00000000, 0x00000000, 0x00000000, 0x00000000,
  80         0x00000000, 0x00000000, 0x00010000, 0x00020304,
  81         0x00000004, 0x00000000, 0x00000000, 0x00000000,
  82         0x00000000, 0x00000000, 0x00000000, 0x01010000,
  83         0x01000000, 0x03030000, 0x00010303, 0x01020202,
  84         0x00000000, 0x02040303, 0x21002103, 0x00061200,
  85         0x06120612, 0x04320432, 0x04320432, 0x00040004,
  86         0x00040004, 0x00000000, 0x00000000, 0x00000000,
  87         0x00000000, 0x00010001
  88
  89 /*
  90  * i.MX23 DDR at 133MHz
  91  */
  92 #elif defined(CONFIG_MX23)
  93         0x01010001, 0x00010100, 0x01000101, 0x00000001,
  94         0x00000101, 0x00000000, 0x00010000, 0x01000001,
  95         0x00000000, 0x00000001, 0x07000200, 0x00070202,
  96         0x02020000, 0x04040a01, 0x00000201, 0x02040000,
  97         0x02000000, 0x19000f08, 0x0d0d0000, 0x02021313,
  98         0x02061521, 0x0000000a, 0x00080008, 0x00200020,
  99         0x00200020, 0x00200020, 0x000003f7, 0x00000000,
 100         0x00000000, 0x00000020, 0x00000020, 0x00c80000,
 101         0x000a23cd, 0x000000c8, 0x00006665, 0x00000000,
 102         0x00000101, 0x00040001, 0x00000000, 0x00000000,
 103         0x00010000
 104 #else
 105 #error Unsupported memory initialization
 106 #endif
 107 };
 108
 109 __weak void mxs_adjust_memory_params(uint32_t *dram_vals)
 110 {
 111 }
 112
 113 static void initialize_dram_values(void)
 114 {
 115         int i;
 116
 117         mxs_adjust_memory_params(dram_vals);
 118
 119         for (i = 0; i < ARRAY_SIZE(dram_vals); i++)
 120                 writel(dram_vals[i], MXS_DRAM_BASE + (4 * i));
 121
 122 #ifdef CONFIG_MX23
 123         /*
 124          * Enable tRAS lockout in HW_DRAM_CTL08 ; it must be the last
 125          * element to be set
 126          */
 127         writel((1 << 24), MXS_DRAM_BASE + (4 * 8));
 128 #endif
 129 }
 130
 131 static void mxs_mem_init_clock(void)
 132 {
 133         struct mxs_clkctrl_regs *clkctrl_regs =
 134                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 135 #if defined(CONFIG_MX23)
 136         /* Fractional divider for ref_emi is 33 ; 480 * 18 / 33 = 266MHz */
 137         const unsigned char divider = 33;
 138 #elif defined(CONFIG_MX28)
 139         /* Fractional divider for ref_emi is 21 ; 480 * 18 / 21 = 411MHz */
 140         const unsigned char divider = 21;
 141 #endif
 142
 143         /* Gate EMI clock */
 144         writeb(CLKCTRL_FRAC_CLKGATE,
 145                 &clkctrl_regs->hw_clkctrl_frac0_set[CLKCTRL_FRAC0_EMI]);
 146
 147         /* Set fractional divider for ref_emi */
 148         writeb(CLKCTRL_FRAC_CLKGATE | (divider & CLKCTRL_FRAC_FRAC_MASK),
 149                 &clkctrl_regs->hw_clkctrl_frac0[CLKCTRL_FRAC0_EMI]);
 150
 151         /* Ungate EMI clock */
 152         writeb(CLKCTRL_FRAC_CLKGATE,
 153                 &clkctrl_regs->hw_clkctrl_frac0_clr[CLKCTRL_FRAC0_EMI]);
 154
 155         early_delay(11000);
 156
 157         /* Set EMI clock divider for EMI clock to 411 / 2 = 205MHz */
 158         writel((2 << CLKCTRL_EMI_DIV_EMI_OFFSET) |
 159                 (1 << CLKCTRL_EMI_DIV_XTAL_OFFSET),
 160                 &clkctrl_regs->hw_clkctrl_emi);
 161
 162         /* Unbypass EMI */
 163         writel(CLKCTRL_CLKSEQ_BYPASS_EMI,
 164                 &clkctrl_regs->hw_clkctrl_clkseq_clr);
 165
 166         early_delay(10000);
 167 }
 168
 169 static void mxs_mem_setup_cpu_and_hbus(void)
 170 {
 171         struct mxs_clkctrl_regs *clkctrl_regs =
 172                 (struct mxs_clkctrl_regs *)MXS_CLKCTRL_BASE;
 173
 174         /* Set fractional divider for ref_cpu to 480 * 18 / 19 = 454MHz
 175          * and ungate CPU clock */
 176         writeb(19 & CLKCTRL_FRAC_FRAC_MASK,
 177                 (uint8_t *)&clkctrl_regs->hw_clkctrl_frac0[CLKCTRL_FRAC0_CPU]);
 178
 179         /* Set CPU bypass */
 180         writel(CLKCTRL_CLKSEQ_BYPASS_CPU,
 181                 &clkctrl_regs->hw_clkctrl_clkseq_set);
 182
 183         /* HBUS = 151MHz */
 184         writel(CLKCTRL_HBUS_DIV_MASK, &clkctrl_regs->hw_clkctrl_hbus_set);
 185         writel(((~3) << CLKCTRL_HBUS_DIV_OFFSET) & CLKCTRL_HBUS_DIV_MASK,
 186                 &clkctrl_regs->hw_clkctrl_hbus_clr);
 187
 188         early_delay(10000);
 189
 190         /* CPU clock divider = 1 */
 191         clrsetbits_le32(&clkctrl_regs->hw_clkctrl_cpu,
 192                         CLKCTRL_CPU_DIV_CPU_MASK, 1);
 193
 194         /* Disable CPU bypass */
 195         writel(CLKCTRL_CLKSEQ_BYPASS_CPU,
 196                 &clkctrl_regs->hw_clkctrl_clkseq_clr);
 197
 198         early_delay(15000);
 199 }
 200
 201 static void mxs_mem_setup_vdda(void)
 202 {
 203         struct mxs_power_regs *power_regs =
 204                 (struct mxs_power_regs *)MXS_POWER_BASE;
 205
 206         writel((0xc << POWER_VDDACTRL_TRG_OFFSET) |
 207                 (0x7 << POWER_VDDACTRL_BO_OFFSET_OFFSET) |
 208                 POWER_VDDACTRL_LINREG_OFFSET_1STEPS_BELOW,
 209                 &power_regs->hw_power_vddactrl);
 210 }
 211
 212 uint32_t mxs_mem_get_size(void)
 213 {
 214         uint32_t sz, da;
 215         uint32_t *vt = (uint32_t *)0x20;
 216         /* The following is "subs pc, r14, #4", used as return from DABT. */
 217         const uint32_t data_abort_memdetect_handler = 0xe25ef004;
 218
 219         /* Replace the DABT handler. */
 220         da = vt[4];
 221         vt[4] = data_abort_memdetect_handler;
 222
 223         sz = get_ram_size((long *)PHYS_SDRAM_1, PHYS_SDRAM_1_SIZE);
 224
 225         /* Restore the old DABT handler. */
 226         vt[4] = da;
 227
 228         return sz;
 229 }
 230
 231 #ifdef CONFIG_MX23
 232 static void mx23_mem_setup_vddmem(void)
 233 {
 234         struct mxs_power_regs *power_regs =
 235                 (struct mxs_power_regs *)MXS_POWER_BASE;
 236
 237         writel((0x10 << POWER_VDDMEMCTRL_TRG_OFFSET) |
 238                 POWER_VDDMEMCTRL_ENABLE_ILIMIT |
 239                 POWER_VDDMEMCTRL_ENABLE_LINREG |
 240                 POWER_VDDMEMCTRL_PULLDOWN_ACTIVE,
 241                 &power_regs->hw_power_vddmemctrl);
 242
 243         early_delay(10000);
 244
 245         writel((0x10 << POWER_VDDMEMCTRL_TRG_OFFSET) |
 246                 POWER_VDDMEMCTRL_ENABLE_LINREG,
 247                 &power_regs->hw_power_vddmemctrl);
 248 }
 249
 250 static void mx23_mem_init(void)
 251 {
 252         /*
 253          * Reset/ungate the EMI block. This is essential, otherwise the system
 254          * suffers from memory instability. This thing is mx23 specific and is
 255          * no longer present on mx28.
 256          */
 257         mxs_reset_block((struct mxs_register_32 *)MXS_EMI_BASE);
 258
 259         mx23_mem_setup_vddmem();
 260
 261         /*
 262          * Configure the DRAM registers
 263          */
 264
 265         /* Clear START and SREFRESH bit from DRAM_CTL8 */
 266         clrbits_le32(MXS_DRAM_BASE + 0x20, (1 << 16) | (1 << 8));
 267
 268         initialize_dram_values();
 269
 270         /* Set START bit in DRAM_CTL16 */
 271         setbits_le32(MXS_DRAM_BASE + 0x20, 1 << 16);
 272
 273         clrbits_le32(MXS_DRAM_BASE + 0x40, 1 << 17);
 274         early_delay(20000);
 275
 276         /* Adjust EMI port priority. */
 277         clrsetbits_le32(0x80020000, 0x1f << 16, 0x8);
 278         early_delay(20000);
 279
 280         setbits_le32(MXS_DRAM_BASE + 0x40, 1 << 19);
 281         setbits_le32(MXS_DRAM_BASE + 0x40, 1 << 11);
 282
 283         /* Wait for bit 10 (DRAM init complete) in DRAM_CTL18 */
 284         while (!(readl(MXS_DRAM_BASE + 0x48) & (1 << 10)))
 285                 ;
 286 }
 287 #endif
 288
 289 #ifdef CONFIG_MX28
 290 static void mx28_mem_init(void)
 291 {
 292         struct mxs_pinctrl_regs *pinctrl_regs =
 293                 (struct mxs_pinctrl_regs *)MXS_PINCTRL_BASE;
 294
 295         /* Set DDR2 mode */
 296         writel(PINCTRL_EMI_DS_CTRL_DDR_MODE_DDR2,
 297                 &pinctrl_regs->hw_pinctrl_emi_ds_ctrl_set);
 298
 299         /*
 300          * Configure the DRAM registers
 301          */
 302
 303         /* Clear START bit from DRAM_CTL16 */
 304         clrbits_le32(MXS_DRAM_BASE + 0x40, 1);
 305
 306         initialize_dram_values();
 307
 308         /* Clear SREFRESH bit from DRAM_CTL17 */
 309         clrbits_le32(MXS_DRAM_BASE + 0x44, 1);
 310
 311         /* Set START bit in DRAM_CTL16 */
 312         setbits_le32(MXS_DRAM_BASE + 0x40, 1);
 313
 314         /* Wait for bit 20 (DRAM init complete) in DRAM_CTL58 */
 315         while (!(readl(MXS_DRAM_BASE + 0xe8) & (1 << 20)))
 316                 ;
 317 }
 318 #endif
 319
 320 void mxs_mem_init(void)
 321 {
 322         early_delay(11000);
 323
 324         mxs_mem_init_clock();
 325
 326         mxs_mem_setup_vdda();
 327
 328 #if defined(CONFIG_MX23)
 329         mx23_mem_init();
 330 #elif defined(CONFIG_MX28)
 331         mx28_mem_init();
 332 #endif
 333
 334         early_delay(10000);
 335
 336         mxs_mem_setup_cpu_and_hbus();
 337 }