arch/arm/cpu/armv7/mx5/clock.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #include <common.h>
  11 #include <asm/io.h>
  12 #include <asm/errno.h>
  13 #include <asm/arch/imx-regs.h>
  14 #include <asm/arch/crm_regs.h>
  15 #include <asm/arch/clock.h>
  16 #include <div64.h>
  17 #include <asm/arch/sys_proto.h>
  18
  19 enum pll_clocks {
  20         PLL1_CLOCK = 0,
  21         PLL2_CLOCK,
  22         PLL3_CLOCK,
  23 #ifdef CONFIG_MX53
  24         PLL4_CLOCK,
  25 #endif
  26         PLL_CLOCKS,
  27 };
  28
  29 struct mxc_pll_reg *mxc_plls[PLL_CLOCKS] = {
  30         [PLL1_CLOCK] = (struct mxc_pll_reg *)PLL1_BASE_ADDR,
  31         [PLL2_CLOCK] = (struct mxc_pll_reg *)PLL2_BASE_ADDR,
  32         [PLL3_CLOCK] = (struct mxc_pll_reg *)PLL3_BASE_ADDR,
  33 #ifdef  CONFIG_MX53
  34         [PLL4_CLOCK] = (struct mxc_pll_reg *)PLL4_BASE_ADDR,
  35 #endif
  36 };
  37
  38 #define AHB_CLK_ROOT    133333333
  39 #define SZ_DEC_1M       1000000
  40 #define PLL_PD_MAX      16      /* Actual pd+1 */
  41 #define PLL_MFI_MAX     15
  42 #define PLL_MFI_MIN     5
  43 #define ARM_DIV_MAX     8
  44 #define IPG_DIV_MAX     4
  45 #define AHB_DIV_MAX     8
  46 #define EMI_DIV_MAX     8
  47 #define NFC_DIV_MAX     8
  48
  49 struct fixed_pll_mfd {
  50         u32 ref_clk_hz;
  51         u32 mfd;
  52 };
  53
  54 static const struct fixed_pll_mfd fixed_mfd[] = {
  55         {MXC_HCLK, 24 * 16},
  56 };
  57
  58 struct pll_param {
  59         u32 pd;
  60         u32 mfi;
  61         u32 mfn;
  62         u32 mfd;
  63 };
  64
  65 #define PLL_FREQ_MAX(ref_clk)  (4 * (ref_clk) * PLL_MFI_MAX)
  66 #define PLL_FREQ_MIN(ref_clk) \
  67                 ((2 * (ref_clk) * (PLL_MFI_MIN - 1)) / PLL_PD_MAX)
  68 #define MAX_DDR_CLK     420000000
  69 #define NFC_CLK_MAX     34000000
  70
  71 struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)MXC_CCM_BASE;
  72
  73 int clk_enable(struct clk *clk)
  74 {
  75         int ret = 0;
  76
  77         if (!clk)
  78                 return 0;
  79
  80         if (clk->usecount++ == 0) {
  81                 if (!clk->enable)
  82                         return 0;
  83                 ret = clk->enable(clk);
  84                 if (ret)
  85                         clk->usecount--;
  86         }
  87         return ret;
  88 }
  89
  90 void clk_disable(struct clk *clk)
  91 {
  92         if (!clk)
  93                 return;
  94
  95         if (!(--clk->usecount)) {
  96                 if (clk->disable)
  97                         clk->disable(clk);
  98         }
  99         if (clk->usecount < 0) {
 100                 printf("%s: clk %p (%s) underflow\n", __func__, clk, clk->name);
 101                 hang();
 102         }
 103 }
 104
 105 int clk_get_usecount(struct clk *clk)
 106 {
 107         if (clk == NULL)
 108                 return 0;
 109
 110         return clk->usecount;
 111 }
 112
 113 u32 clk_get_rate(struct clk *clk)
 114 {
 115         if (!clk)
 116                 return 0;
 117
 118         return clk->rate;
 119 }
 120
 121 struct clk *clk_get_parent(struct clk *clk)
 122 {
 123         if (!clk)
 124                 return 0;
 125
 126         return clk->parent;
 127 }
 128
 129 int clk_set_rate(struct clk *clk, unsigned long rate)
 130 {
 131         if (clk && clk->set_rate)
 132                 clk->set_rate(clk, rate);
 133         return clk->rate;
 134 }
 135
 136 long clk_round_rate(struct clk *clk, unsigned long rate)
 137 {
 138         if (clk == NULL || !clk->round_rate)
 139                 return 0;
 140
 141         return clk->round_rate(clk, rate);
 142 }
 143
 144 int clk_set_parent(struct clk *clk, struct clk *parent)
 145 {
 146         debug("Setting parent of clk %p to %p (%p)\n", clk, parent,
 147                 clk ? clk->parent : NULL);
 148
 149         if (!clk || clk == parent)
 150                 return 0;
 151
 152         if (clk->set_parent) {
 153                 int ret;
 154
 155                 ret = clk->set_parent(clk, parent);
 156                 if (ret)
 157                         return ret;
 158         }
 159         clk->parent = parent;
 160         return 0;
 161 }
 162
 163 void set_usboh3_clk(void)
 164 {
 165         clrsetbits_le32(&mxc_ccm->cscmr1,
 166                         MXC_CCM_CSCMR1_USBOH3_CLK_SEL_MASK,
 167                         MXC_CCM_CSCMR1_USBOH3_CLK_SEL(1));
 168         clrsetbits_le32(&mxc_ccm->cscdr1,
 169                         MXC_CCM_CSCDR1_USBOH3_CLK_PODF_MASK |
 170                         MXC_CCM_CSCDR1_USBOH3_CLK_PRED_MASK,
 171                         MXC_CCM_CSCDR1_USBOH3_CLK_PRED(4) |
 172                         MXC_CCM_CSCDR1_USBOH3_CLK_PODF(1));
 173 }
 174
 175 void enable_usboh3_clk(unsigned char enable)
 176 {
 177         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 178
 179         clrsetbits_le32(&mxc_ccm->CCGR2,
 180                         MXC_CCM_CCGR2_USBOH3_60M(MXC_CCM_CCGR_CG_MASK),
 181                         MXC_CCM_CCGR2_USBOH3_60M(cg));
 182 }
 183
 184 void ipu_clk_enable(void)
 185 {
 186         /* IPU root clock derived from AXI B */
 187         clrsetbits_le32(&mxc_ccm->cbcmr, MXC_CCM_CBCMR_IPU_HSP_CLK_SEL_MASK,
 188                         MXC_CCM_CBCMR_IPU_HSP_CLK_SEL(1));
 189
 190         setbits_le32(&mxc_ccm->CCGR5,
 191                 MXC_CCM_CCGR5_IPU(MXC_CCM_CCGR_CG_MASK));
 192
 193         /* Handshake with IPU when certain clock rates are changed. */
 194         clrbits_le32(&mxc_ccm->ccdr, MXC_CCM_CCDR_IPU_HS_MASK);
 195
 196         /* Handshake with IPU when LPM is entered as its enabled. */
 197         clrbits_le32(&mxc_ccm->clpcr, MXC_CCM_CLPCR_BYPASS_IPU_LPM_HS);
 198 }
 199
 200 void ipu_clk_disable(void)
 201 {
 202         clrbits_le32(&mxc_ccm->CCGR5,
 203                 MXC_CCM_CCGR5_IPU(MXC_CCM_CCGR_CG_MASK));
 204
 205         /* Handshake with IPU when certain clock rates are changed. */
 206         setbits_le32(&mxc_ccm->ccdr, MXC_CCM_CCDR_IPU_HS_MASK);
 207
 208         /* Handshake with IPU when LPM is entered as its enabled. */
 209         setbits_le32(&mxc_ccm->clpcr, MXC_CCM_CLPCR_BYPASS_IPU_LPM_HS);
 210 }
 211
 212 void ipu_di_clk_enable(int di)
 213 {
 214         switch (di) {
 215         case 0:
 216                 setbits_le32(&mxc_ccm->CCGR6,
 217                         MXC_CCM_CCGR6_IPU_DI0(MXC_CCM_CCGR_CG_MASK));
 218                 break;
 219         case 1:
 220                 setbits_le32(&mxc_ccm->CCGR6,
 221                         MXC_CCM_CCGR6_IPU_DI1(MXC_CCM_CCGR_CG_MASK));
 222                 break;
 223         default:
 224                 printf("%s: Invalid DI index %d\n", __func__, di);
 225         }
 226 }
 227
 228 void ipu_di_clk_disable(int di)
 229 {
 230         switch (di) {
 231         case 0:
 232                 clrbits_le32(&mxc_ccm->CCGR6,
 233                         MXC_CCM_CCGR6_IPU_DI0(MXC_CCM_CCGR_CG_MASK));
 234                 break;
 235         case 1:
 236                 clrbits_le32(&mxc_ccm->CCGR6,
 237                         MXC_CCM_CCGR6_IPU_DI1(MXC_CCM_CCGR_CG_MASK));
 238                 break;
 239         default:
 240                 printf("%s: Invalid DI index %d\n", __func__, di);
 241         }
 242 }
 243
 244 #ifdef CONFIG_MX53
 245 void ldb_clk_enable(int ldb)
 246 {
 247         switch (ldb) {
 248         case 0:
 249                 setbits_le32(&mxc_ccm->CCGR6,
 250                         MXC_CCM_CCGR6_LDB_DI0(MXC_CCM_CCGR_CG_MASK));
 251                 break;
 252         case 1:
 253                 setbits_le32(&mxc_ccm->CCGR6,
 254                         MXC_CCM_CCGR6_LDB_DI1(MXC_CCM_CCGR_CG_MASK));
 255                 break;
 256         default:
 257                 printf("%s: Invalid LDB index %d\n", __func__, ldb);
 258         }
 259 }
 260
 261 void ldb_clk_disable(int ldb)
 262 {
 263         switch (ldb) {
 264         case 0:
 265                 clrbits_le32(&mxc_ccm->CCGR6,
 266                         MXC_CCM_CCGR6_LDB_DI0(MXC_CCM_CCGR_CG_MASK));
 267                 break;
 268         case 1:
 269                 clrbits_le32(&mxc_ccm->CCGR6,
 270                         MXC_CCM_CCGR6_LDB_DI1(MXC_CCM_CCGR_CG_MASK));
 271                 break;
 272         default:
 273                 printf("%s: Invalid LDB index %d\n", __func__, ldb);
 274         }
 275 }
 276 #endif
 277
 278 #ifdef CONFIG_I2C_MXC
 279 /* i2c_num can be from 0, to 1 for i.MX51 and 2 for i.MX53 */
 280 int enable_i2c_clk(unsigned char enable, unsigned i2c_num)
 281 {
 282         u32 mask;
 283
 284 #if defined(CONFIG_MX51)
 285         if (i2c_num > 1)
 286 #elif defined(CONFIG_MX53)
 287         if (i2c_num > 2)
 288 #endif
 289                 return -EINVAL;
 290         mask = MXC_CCM_CCGR_CG_MASK <<
 291                         (MXC_CCM_CCGR1_I2C1_OFFSET + (i2c_num << 1));
 292         if (enable)
 293                 setbits_le32(&mxc_ccm->CCGR1, mask);
 294         else
 295                 clrbits_le32(&mxc_ccm->CCGR1, mask);
 296         return 0;
 297 }
 298 #endif
 299
 300 void set_usb_phy_clk(void)
 301 {
 302         clrbits_le32(&mxc_ccm->cscmr1, MXC_CCM_CSCMR1_USB_PHY_CLK_SEL);
 303 }
 304
 305 #if defined(CONFIG_MX51)
 306 void enable_usb_phy1_clk(unsigned char enable)
 307 {
 308         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 309
 310         clrsetbits_le32(&mxc_ccm->CCGR2,
 311                         MXC_CCM_CCGR2_USB_PHY(MXC_CCM_CCGR_CG_MASK),
 312                         MXC_CCM_CCGR2_USB_PHY(cg));
 313 }
 314
 315 void enable_usb_phy2_clk(unsigned char enable)
 316 {
 317         /* i.MX51 has a single USB PHY clock, so do nothing here. */
 318 }
 319 #elif defined(CONFIG_MX53)
 320 void enable_usb_phy1_clk(unsigned char enable)
 321 {
 322         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 323
 324         clrsetbits_le32(&mxc_ccm->CCGR4,
 325                         MXC_CCM_CCGR4_USB_PHY1(MXC_CCM_CCGR_CG_MASK),
 326                         MXC_CCM_CCGR4_USB_PHY1(cg));
 327 }
 328
 329 void enable_usb_phy2_clk(unsigned char enable)
 330 {
 331         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 332
 333         clrsetbits_le32(&mxc_ccm->CCGR4,
 334                         MXC_CCM_CCGR4_USB_PHY2(MXC_CCM_CCGR_CG_MASK),
 335                         MXC_CCM_CCGR4_USB_PHY2(cg));
 336 }
 337 #endif
 338
 339 /*
 340  * Calculate the frequency of PLLn.
 341  */
 342 static uint32_t decode_pll(struct mxc_pll_reg *pll, uint32_t infreq)
 343 {
 344         uint32_t ctrl, op;
 345         int mfd, mfn, mfi, pdf, ret;
 346         uint64_t refclk, temp;
 347         uint32_t mfn_abs;
 348
 349         ctrl = readl(&pll->ctrl);
 350
 351         if (ctrl & MXC_DPLLC_CTL_HFSM) {
 352                 mfn = readl(&pll->hfs_mfn);
 353                 mfd = readl(&pll->hfs_mfd);
 354                 op = readl(&pll->hfs_op);
 355         } else {
 356                 mfn = readl(&pll->mfn);
 357                 mfd = readl(&pll->mfd);
 358                 op = readl(&pll->op);
 359         }
 360
 361         mfd &= MXC_DPLLC_MFD_MFD_MASK;
 362         mfn &= MXC_DPLLC_MFN_MFN_MASK;
 363         pdf = op & MXC_DPLLC_OP_PDF_MASK;
 364         mfi = MXC_DPLLC_OP_MFI_RD(op);
 365
 366         /* 21.2.3 */
 367         if (mfi < 5)
 368                 mfi = 5;
 369
 370         /* Sign extend */
 371         if (mfn >= 0x04000000) {
 372                 mfn |= 0xfc000000;
 373                 mfn_abs = -mfn;
 374         } else {
 375                 mfn_abs = mfn;
 376         }
 377         refclk = infreq * 2;
 378         if (ctrl & MXC_DPLLC_CTL_DPDCK0_2_EN)
 379                 refclk *= 2;
 380
 381         temp = refclk * mfn_abs;
 382         do_div(temp, mfd + 1);
 383         ret = refclk * mfi;
 384
 385         if (mfn < 0)
 386                 ret -= temp;
 387         else
 388                 ret += temp;
 389
 390         ret /= pdf + 1;
 391         return ret;
 392 }
 393
 394 #ifdef CONFIG_MX51
 395 /*
 396  * This function returns the Frequency Pre-Multiplier clock.
 397  */
 398 static u32 get_fpm(void)
 399 {
 400         u32 mult;
 401         u32 ccr = readl(&mxc_ccm->ccr);
 402
 403         if (ccr & MXC_CCM_CCR_FPM_MULT)
 404                 mult = 1024;
 405         else
 406                 mult = 512;
 407
 408         return MXC_CLK32 * mult;
 409 }
 410 #endif
 411
 412 /*
 413  * This function returns the low power audio clock.
 414  */
 415 static u32 get_lp_apm(void)
 416 {
 417         u32 ret_val = 0;
 418         u32 ccsr = readl(&mxc_ccm->ccsr);
 419
 420         if (ccsr & MXC_CCM_CCSR_LP_APM)
 421 #if defined(CONFIG_MX51)
 422                 ret_val = get_fpm();
 423 #elif defined(CONFIG_MX53)
 424                 ret_val = decode_pll(mxc_plls[PLL4_CLOCK], MXC_HCLK);
 425 #endif
 426         else
 427                 ret_val = MXC_HCLK;
 428
 429         return ret_val;
 430 }
 431
 432 /*
 433  * Get mcu main rate
 434  */
 435 u32 get_mcu_main_clk(void)
 436 {
 437         u32 reg, freq;
 438
 439         reg = MXC_CCM_CACRR_ARM_PODF_RD(readl(&mxc_ccm->cacrr));
 440         freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 441         return freq / (reg + 1);
 442 }
 443
 444 /*
 445  * Get the rate of peripheral's root clock.
 446  */
 447 u32 get_periph_clk(void)
 448 {
 449         u32 reg;
 450
 451         reg = readl(&mxc_ccm->cbcdr);
 452         if (!(reg & MXC_CCM_CBCDR_PERIPH_CLK_SEL))
 453                 return decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 454         reg = readl(&mxc_ccm->cbcmr);
 455         switch (MXC_CCM_CBCMR_PERIPH_CLK_SEL_RD(reg)) {
 456         case 0:
 457                 return decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 458         case 1:
 459                 return decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 460         case 2:
 461                 return get_lp_apm();
 462         default:
 463                 return 0;
 464         }
 465         /* NOTREACHED */
 466 }
 467
 468 /*
 469  * Get the rate of ipg clock.
 470  */
 471 static u32 get_ipg_clk(void)
 472 {
 473         uint32_t freq, reg, div;
 474
 475         freq = get_ahb_clk();
 476
 477         reg = readl(&mxc_ccm->cbcdr);
 478         div = MXC_CCM_CBCDR_IPG_PODF_RD(reg) + 1;
 479
 480         return freq / div;
 481 }
 482
 483 /*
 484  * Get the rate of ipg_per clock.
 485  */
 486 static u32 get_ipg_per_clk(void)
 487 {
 488         u32 freq, pred1, pred2, podf;
 489
 490         if (readl(&mxc_ccm->cbcmr) & MXC_CCM_CBCMR_PERCLK_IPG_CLK_SEL)
 491                 return get_ipg_clk();
 492
 493         if (readl(&mxc_ccm->cbcmr) & MXC_CCM_CBCMR_PERCLK_LP_APM_CLK_SEL)
 494                 freq = get_lp_apm();
 495         else
 496                 freq = get_periph_clk();
 497         podf = readl(&mxc_ccm->cbcdr);
 498         pred1 = MXC_CCM_CBCDR_PERCLK_PRED1_RD(podf);
 499         pred2 = MXC_CCM_CBCDR_PERCLK_PRED2_RD(podf);
 500         podf = MXC_CCM_CBCDR_PERCLK_PODF_RD(podf);
 501         return freq / ((pred1 + 1) * (pred2 + 1) * (podf + 1));
 502 }
 503
 504 /* Get the output clock rate of a standard PLL MUX for peripherals. */
 505 static u32 get_standard_pll_sel_clk(u32 clk_sel)
 506 {
 507         u32 freq = 0;
 508
 509         switch (clk_sel & 0x3) {
 510         case 0:
 511                 freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 512                 break;
 513         case 1:
 514                 freq = decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 515                 break;
 516         case 2:
 517                 freq = decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 518                 break;
 519         case 3:
 520                 freq = get_lp_apm();
 521                 break;
 522         }
 523
 524         return freq;
 525 }
 526
 527 /*
 528  * Get the rate of uart clk.
 529  */
 530 static u32 get_uart_clk(void)
 531 {
 532         unsigned int clk_sel, freq, reg, pred, podf;
 533
 534         reg = readl(&mxc_ccm->cscmr1);
 535         clk_sel = MXC_CCM_CSCMR1_UART_CLK_SEL_RD(reg);
 536         freq = get_standard_pll_sel_clk(clk_sel);
 537
 538         reg = readl(&mxc_ccm->cscdr1);
 539         pred = MXC_CCM_CSCDR1_UART_CLK_PRED_RD(reg);
 540         podf = MXC_CCM_CSCDR1_UART_CLK_PODF_RD(reg);
 541         freq /= (pred + 1) * (podf + 1);
 542
 543         return freq;
 544 }
 545
 546 /*
 547  * get cspi clock rate.
 548  */
 549 static u32 imx_get_cspiclk(void)
 550 {
 551         u32 ret_val = 0, pdf, pre_pdf, clk_sel, freq;
 552         u32 cscmr1 = readl(&mxc_ccm->cscmr1);
 553         u32 cscdr2 = readl(&mxc_ccm->cscdr2);
 554
 555         pre_pdf = MXC_CCM_CSCDR2_CSPI_CLK_PRED_RD(cscdr2);
 556         pdf = MXC_CCM_CSCDR2_CSPI_CLK_PODF_RD(cscdr2);
 557         clk_sel = MXC_CCM_CSCMR1_CSPI_CLK_SEL_RD(cscmr1);
 558         freq = get_standard_pll_sel_clk(clk_sel);
 559         ret_val = freq / ((pre_pdf + 1) * (pdf + 1));
 560         return ret_val;
 561 }
 562
 563 /*
 564  * get esdhc clock rate.
 565  */
 566 static u32 get_esdhc_clk(u32 port)
 567 {
 568         u32 clk_sel = 0, pred = 0, podf = 0, freq = 0;
 569         u32 cscmr1 = readl(&mxc_ccm->cscmr1);
 570         u32 cscdr1 = readl(&mxc_ccm->cscdr1);
 571
 572         switch (port) {
 573         case 0:
 574                 clk_sel = MXC_CCM_CSCMR1_ESDHC1_MSHC1_CLK_SEL_RD(cscmr1);
 575                 pred = MXC_CCM_CSCDR1_ESDHC1_MSHC1_CLK_PRED_RD(cscdr1);
 576                 podf = MXC_CCM_CSCDR1_ESDHC1_MSHC1_CLK_PODF_RD(cscdr1);
 577                 break;
 578         case 1:
 579                 clk_sel = MXC_CCM_CSCMR1_ESDHC2_MSHC2_CLK_SEL_RD(cscmr1);
 580                 pred = MXC_CCM_CSCDR1_ESDHC2_MSHC2_CLK_PRED_RD(cscdr1);
 581                 podf = MXC_CCM_CSCDR1_ESDHC2_MSHC2_CLK_PODF_RD(cscdr1);
 582                 break;
 583         case 2:
 584                 if (cscmr1 & MXC_CCM_CSCMR1_ESDHC3_CLK_SEL)
 585                         return get_esdhc_clk(1);
 586                 else
 587                         return get_esdhc_clk(0);
 588         case 3:
 589                 if (cscmr1 & MXC_CCM_CSCMR1_ESDHC4_CLK_SEL)
 590                         return get_esdhc_clk(1);
 591                 else
 592                         return get_esdhc_clk(0);
 593         default:
 594                 break;
 595         }
 596
 597         freq = get_standard_pll_sel_clk(clk_sel) / ((pred + 1) * (podf + 1));
 598         return freq;
 599 }
 600
 601 static u32 get_axi_a_clk(void)
 602 {
 603         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 604         u32 pdf = MXC_CCM_CBCDR_AXI_A_PODF_RD(cbcdr);
 605
 606         return  get_periph_clk() / (pdf + 1);
 607 }
 608
 609 static u32 get_axi_b_clk(void)
 610 {
 611         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 612         u32 pdf = MXC_CCM_CBCDR_AXI_B_PODF_RD(cbcdr);
 613
 614         return  get_periph_clk() / (pdf + 1);
 615 }
 616
 617 static u32 get_emi_slow_clk(void)
 618 {
 619         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 620         u32 emi_clk_sel = cbcdr & MXC_CCM_CBCDR_EMI_CLK_SEL;
 621         u32 pdf = MXC_CCM_CBCDR_EMI_PODF_RD(cbcdr);
 622
 623         if (emi_clk_sel)
 624                 return  get_ahb_clk() / (pdf + 1);
 625
 626         return  get_periph_clk() / (pdf + 1);
 627 }
 628
 629 static u32 get_ddr_clk(void)
 630 {
 631         u32 ret_val = 0;
 632         u32 cbcmr = readl(&mxc_ccm->cbcmr);
 633         u32 ddr_clk_sel = MXC_CCM_CBCMR_DDR_CLK_SEL_RD(cbcmr);
 634 #ifdef CONFIG_MX51
 635         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 636         if (cbcdr & MXC_CCM_CBCDR_DDR_HIFREQ_SEL) {
 637                 u32 ddr_clk_podf = MXC_CCM_CBCDR_DDR_PODF_RD(cbcdr);
 638
 639                 ret_val = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 640                 ret_val /= ddr_clk_podf + 1;
 641
 642                 return ret_val;
 643         }
 644 #endif
 645         switch (ddr_clk_sel) {
 646         case 0:
 647                 ret_val = get_axi_a_clk();
 648                 break;
 649         case 1:
 650                 ret_val = get_axi_b_clk();
 651                 break;
 652         case 2:
 653                 ret_val = get_emi_slow_clk();
 654                 break;
 655         case 3:
 656                 ret_val = get_ahb_clk();
 657                 break;
 658         default:
 659                 break;
 660         }
 661
 662         return ret_val;
 663 }
 664
 665 /*
 666  * The API of get mxc clocks.
 667  */
 668 unsigned int mxc_get_clock(enum mxc_clock clk)
 669 {
 670         switch (clk) {
 671         case MXC_ARM_CLK:
 672                 return get_mcu_main_clk();
 673         case MXC_AHB_CLK:
 674                 return get_ahb_clk();
 675         case MXC_IPG_CLK:
 676                 return get_ipg_clk();
 677         case MXC_IPG_PERCLK:
 678         case MXC_I2C_CLK:
 679                 return get_ipg_per_clk();
 680         case MXC_UART_CLK:
 681                 return get_uart_clk();
 682         case MXC_CSPI_CLK:
 683                 return imx_get_cspiclk();
 684         case MXC_ESDHC_CLK:
 685                 return get_esdhc_clk(0);
 686         case MXC_ESDHC2_CLK:
 687                 return get_esdhc_clk(1);
 688         case MXC_ESDHC3_CLK:
 689                 return get_esdhc_clk(2);
 690         case MXC_ESDHC4_CLK:
 691                 return get_esdhc_clk(3);
 692         case MXC_FEC_CLK:
 693                 return get_ipg_clk();
 694         case MXC_SATA_CLK:
 695                 return get_ahb_clk();
 696         case MXC_DDR_CLK:
 697                 return get_ddr_clk();
 698         default:
 699                 break;
 700         }
 701         return -EINVAL;
 702 }
 703
 704 u32 imx_get_uartclk(void)
 705 {
 706         return get_uart_clk();
 707 }
 708
 709 u32 imx_get_fecclk(void)
 710 {
 711         return get_ipg_clk();
 712 }
 713
 714 static int gcd(int m, int n)
 715 {
 716         int t;
 717         while (m > 0) {
 718                 if (n > m) {
 719                         t = m;
 720                         m = n;
 721                         n = t;
 722                 } /* swap */
 723                 m -= n;
 724         }
 725         return n;
 726 }
 727
 728 /*
 729  * This is to calculate various parameters based on reference clock and
 730  * targeted clock based on the equation:
 731  *      t_clk = 2*ref_freq*(mfi + mfn/(mfd+1))/(pd+1)
 732  * This calculation is based on a fixed MFD value for simplicity.
 733  */
 734 static int calc_pll_params(u32 ref, u32 target, struct pll_param *pll)
 735 {
 736         int pd, mfi = 1, mfn, mfd;
 737         u64 t1;
 738         size_t i;
 739
 740         /*
 741          * Make sure targeted freq is in the valid range.
 742          * Otherwise the following calculation might be wrong!!!
 743          */
 744         if (target < PLL_FREQ_MIN(ref) ||
 745                 target > PLL_FREQ_MAX(ref)) {
 746                 printf("Targeted pll clock should be within [%d - %d]\n",
 747                         PLL_FREQ_MIN(ref) / SZ_DEC_1M,
 748                         PLL_FREQ_MAX(ref) / SZ_DEC_1M);
 749                 return -EINVAL;
 750         }
 751
 752         for (i = 0; i < ARRAY_SIZE(fixed_mfd); i++) {
 753                 if (fixed_mfd[i].ref_clk_hz == ref) {
 754                         mfd = fixed_mfd[i].mfd;
 755                         break;
 756                 }
 757         }
 758
 759         if (i == ARRAY_SIZE(fixed_mfd))
 760                 return -EINVAL;
 761
 762         for (pd = 1; pd <= PLL_PD_MAX; pd++) {
 763                 t1 = (u64)target * pd;
 764                 do_div(t1, (4 * ref));
 765                 mfi = t1;
 766                 if (mfi > PLL_MFI_MAX)
 767                         return -EINVAL;
 768                 else if (mfi < 5)
 769                         continue;
 770                 break;
 771         }
 772         /*
 773          * Now got pd and mfi already
 774          *
 775          * mfn = (((target * pd) / 4 - ref * mfi) * mfd) / ref;
 776          */
 777         t1 = (u64)target * pd;
 778         do_div(t1, 4);
 779         t1 = (t1 - ref * mfi) * mfd;
 780         do_div(t1, ref);
 781         mfn = t1;
 782         if (mfn != 0) {
 783                 i = gcd(mfd, mfn);
 784                 mfn /= i;
 785                 mfd /= i;
 786         } else {
 787                 mfd = 1;
 788         }
 789         debug("ref=%d, target=%d, pd=%d, mfi=%d, mfn=%d, mfd=%d\n",
 790                 ref, target, pd, mfi, mfn, mfd);
 791         pll->pd = pd;
 792         pll->mfi = mfi;
 793         pll->mfn = mfn;
 794         pll->mfd = mfd;
 795
 796         return 0;
 797 }
 798
 799 #define calc_div(tgt_clk, src_clk, limit) ({            \
 800                 u32 v = 0;                              \
 801                 if (((src_clk) % (tgt_clk)) <= 100)     \
 802                         v = (src_clk) / (tgt_clk);      \
 803                 else                                    \
 804                         v = ((src_clk) / (tgt_clk)) + 1;\
 805                 if (v > limit)                          \
 806                         v = limit;                      \
 807                 (v - 1);                                \
 808         })
 809
 810 #define CHANGE_PLL_SETTINGS(pll, pd, fi, fn, fd) \
 811         {       \
 812                 __raw_writel(0x1232, &pll->ctrl);               \
 813                 __raw_writel(0x2, &pll->config);                \
 814                 __raw_writel((((pd) - 1) << 0) | ((fi) << 4),   \
 815                         &pll->op);                              \
 816                 __raw_writel(fn, &(pll->mfn));                  \
 817                 __raw_writel((fd) - 1, &pll->mfd);              \
 818                 __raw_writel((((pd) - 1) << 0) | ((fi) << 4),   \
 819                         &pll->hfs_op);                          \
 820                 __raw_writel(fn, &pll->hfs_mfn);                \
 821                 __raw_writel((fd) - 1, &pll->hfs_mfd);          \
 822                 __raw_writel(0x1232, &pll->ctrl);               \
 823                 while (!__raw_readl(&pll->ctrl) & 0x1)          \
 824                         ;\
 825         }
 826
 827 static int config_pll_clk(enum pll_clocks index, struct pll_param *pll_param)
 828 {
 829         u32 ccsr = __raw_readl(&mxc_ccm->ccsr);
 830         struct mxc_pll_reg *pll = mxc_plls[index];
 831
 832         switch (index) {
 833         case PLL1_CLOCK:
 834                 /* Switch ARM to PLL2 clock */
 835                 __raw_writel(ccsr | 0x4, &mxc_ccm->ccsr);
 836                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 837                                         pll_param->mfi, pll_param->mfn,
 838                                         pll_param->mfd);
 839                 /* Switch back */
 840                 __raw_writel(ccsr & ~0x4, &mxc_ccm->ccsr);
 841                 break;
 842         case PLL2_CLOCK:
 843                 /* Switch to pll2 bypass clock */
 844                 __raw_writel(ccsr | 0x2, &mxc_ccm->ccsr);
 845                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 846                                         pll_param->mfi, pll_param->mfn,
 847                                         pll_param->mfd);
 848                 /* Switch back */
 849                 __raw_writel(ccsr & ~0x2, &mxc_ccm->ccsr);
 850                 break;
 851         case PLL3_CLOCK:
 852                 /* Switch to pll3 bypass clock */
 853                 __raw_writel(ccsr | 0x1, &mxc_ccm->ccsr);
 854                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 855                                         pll_param->mfi, pll_param->mfn,
 856                                         pll_param->mfd);
 857                 /* Switch back */
 858                 __raw_writel(ccsr & ~0x1, &mxc_ccm->ccsr);
 859                 break;
 860 #ifdef CONFIG_MX53
 861         case PLL4_CLOCK:
 862                 /* Switch to pll4 bypass clock */
 863                 __raw_writel(ccsr | 0x20, &mxc_ccm->ccsr);
 864                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 865                                         pll_param->mfi, pll_param->mfn,
 866                                         pll_param->mfd);
 867                 /* Switch back */
 868                 __raw_writel(ccsr & ~0x20, &mxc_ccm->ccsr);
 869                 break;
 870 #endif
 871         default:
 872                 return -EINVAL;
 873         }
 874
 875         return 0;
 876 }
 877
 878 static int __adjust_core_voltage_stub(u32 freq)
 879 {
 880         return 0;
 881 }
 882 int adjust_core_voltage(u32 freq)
 883         __attribute__((weak, alias("__adjust_core_voltage_stub")));
 884
 885 /* Config CPU clock */
 886 static int config_core_clk(u32 ref, u32 freq)
 887 {
 888         int ret = 0;
 889         struct pll_param pll_param;
 890         u32 cur_freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 891
 892         if (freq == cur_freq)
 893                 return 0;
 894
 895         memset(&pll_param, 0, sizeof(struct pll_param));
 896
 897         /* The case that periph uses PLL1 is not considered here */
 898         ret = calc_pll_params(ref, freq, &pll_param);
 899         if (ret != 0) {
 900                 printf("Error: Can't find pll parameters for %u.%03uMHz ref %u.%03uMHz\n",
 901                         freq / 1000000, freq / 1000 % 1000,
 902                         ref / 1000000, ref / 1000 % 1000);
 903                 return ret;
 904         }
 905         if (freq > cur_freq) {
 906                 ret = adjust_core_voltage(freq);
 907                 if (ret < 0) {
 908                         printf("Failed to adjust core voltage for changing ARM clk from %u.%03uMHz to  %u.%03uMHz\n",
 909                                 cur_freq / 1000000, cur_freq / 1000 % 1000,
 910                                 freq / 1000000, freq / 1000 % 1000);
 911                         return ret;
 912                 }
 913                 ret = config_pll_clk(PLL1_CLOCK, &pll_param);
 914                 if (ret) {
 915                         adjust_core_voltage(cur_freq);
 916                 }
 917         } else {
 918                 ret = config_pll_clk(PLL1_CLOCK, &pll_param);
 919                 if (ret) {
 920                         return ret;
 921                 }
 922                 ret = adjust_core_voltage(freq);
 923                 if (ret < 0) {
 924                         printf("Failed to adjust core voltage for changing ARM clk from %u.%03uMHz to  %u.%03uMHz\n",
 925                                 cur_freq / 1000000, cur_freq / 1000 % 1000,
 926                                 freq / 1000000, freq / 1000 % 1000);
 927                         calc_pll_params(ref, cur_freq, &pll_param);
 928                         config_pll_clk(PLL1_CLOCK, &pll_param);
 929                 }
 930         }
 931         return ret;
 932 }
 933
 934 static int config_nfc_clk(u32 nfc_clk)
 935 {
 936         u32 parent_rate = get_emi_slow_clk();
 937         u32 div;
 938
 939         if (nfc_clk == 0)
 940                 return -EINVAL;
 941         div = parent_rate / nfc_clk;
 942         if (div == 0)
 943                 div++;
 944         if (parent_rate / div > NFC_CLK_MAX)
 945                 div++;
 946         clrsetbits_le32(&mxc_ccm->cbcdr,
 947                         MXC_CCM_CBCDR_NFC_PODF_MASK,
 948                         MXC_CCM_CBCDR_NFC_PODF(div - 1));
 949         while (readl(&mxc_ccm->cdhipr) != 0)
 950                 ;
 951         return 0;
 952 }
 953
 954 void enable_nfc_clk(unsigned char enable)
 955 {
 956         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 957
 958         clrsetbits_le32(&mxc_ccm->CCGR5,
 959                 MXC_CCM_CCGR5_EMI_ENFC(MXC_CCM_CCGR_CG_MASK),
 960                 MXC_CCM_CCGR5_EMI_ENFC(cg));
 961 }
 962
 963 /* Config main_bus_clock for periphs */
 964 static int config_periph_clk(u32 ref, u32 freq)
 965 {
 966         int ret = 0;
 967         struct pll_param pll_param;
 968
 969         memset(&pll_param, 0, sizeof(struct pll_param));
 970
 971         if (readl(&mxc_ccm->cbcdr) & MXC_CCM_CBCDR_PERIPH_CLK_SEL) {
 972                 ret = calc_pll_params(ref, freq, &pll_param);
 973                 if (ret != 0) {
 974                         printf("Error:Can't find pll parameters: %d\n",
 975                                 ret);
 976                         return ret;
 977                 }
 978                 switch (MXC_CCM_CBCMR_PERIPH_CLK_SEL_RD(
 979                                 readl(&mxc_ccm->cbcmr))) {
 980                 case 0:
 981                         return config_pll_clk(PLL1_CLOCK, &pll_param);
 982                         break;
 983                 case 1:
 984                         return config_pll_clk(PLL3_CLOCK, &pll_param);
 985                         break;
 986                 default:
 987                         return -EINVAL;
 988                 }
 989         }
 990
 991         return 0;
 992 }
 993
 994 static int config_ddr_clk(u32 emi_clk)
 995 {
 996         u32 clk_src;
 997         s32 shift = 0, clk_sel, div = 1;
 998         u32 cbcmr = readl(&mxc_ccm->cbcmr);
 999
1000         if (emi_clk > MAX_DDR_CLK) {
1001                 printf("Warning:DDR clock should not exceed %d MHz\n",
1002                         MAX_DDR_CLK / SZ_DEC_1M);
1003                 emi_clk = MAX_DDR_CLK;
1004         }
1005
1006         clk_src = get_periph_clk();
1007         /* Find DDR clock input */
1008         clk_sel = MXC_CCM_CBCMR_DDR_CLK_SEL_RD(cbcmr);
1009         switch (clk_sel) {
1010         case 0:
1011                 shift = 16;
1012                 break;
1013         case 1:
1014                 shift = 19;
1015                 break;
1016         case 2:
1017                 shift = 22;
1018                 break;
1019         case 3:
1020                 shift = 10;
1021                 break;
1022         default:
1023                 return -EINVAL;
1024         }
1025
1026         if ((clk_src % emi_clk) < 10000000)
1027                 div = clk_src / emi_clk;
1028         else
1029                 div = (clk_src / emi_clk) + 1;
1030         if (div > 8)
1031                 div = 8;
1032
1033         clrsetbits_le32(&mxc_ccm->cbcdr, 0x7 << shift, (div - 1) << shift);
1034         while (readl(&mxc_ccm->cdhipr) != 0)
1035                 ;
1036         writel(0x0, &mxc_ccm->ccdr);
1037
1038         return 0;
1039 }
1040
1041 /*
1042  * This function assumes the expected core clock has to be changed by
1043  * modifying the PLL. This is NOT true always but for most of the times,
1044  * it is. So it assumes the PLL output freq is the same as the expected
1045  * core clock (presc=1) unless the core clock is less than PLL_FREQ_MIN.
1046  * In the latter case, it will try to increase the presc value until
1047  * (presc*core_clk) is greater than PLL_FREQ_MIN. It then makes call to
1048  * calc_pll_params() and obtains the values of PD, MFI,MFN, MFD based
1049  * on the targeted PLL and reference input clock to the PLL. Lastly,
1050  * it sets the register based on these values along with the dividers.
1051  * Note 1) There is no value checking for the passed-in divider values
1052  *         so the caller has to make sure those values are sensible.
1053  *      2) Also adjust the NFC divider such that the NFC clock doesn't
1054  *         exceed NFC_CLK_MAX.
1055  *      3) IPU HSP clock is independent of AHB clock. Even it can go up to
1056  *         177MHz for higher voltage, this function fixes the max to 133MHz.
1057  *      4) This function should not have allowed diag_printf() calls since
1058  *         the serial driver has been stoped. But leave then here to allow
1059  *         easy debugging by NOT calling the cyg_hal_plf_serial_stop().
1060  */
1061 int mxc_set_clock(u32 ref, u32 freq, enum mxc_clock clk)
1062 {
1063         freq *= SZ_DEC_1M;
1064
1065         switch (clk) {
1066         case MXC_ARM_CLK:
1067                 if (config_core_clk(ref, freq))
1068                         return -EINVAL;
1069                 break;
1070         case MXC_PERIPH_CLK:
1071                 if (config_periph_clk(ref, freq))
1072                         return -EINVAL;
1073                 break;
1074         case MXC_DDR_CLK:
1075                 if (config_ddr_clk(freq))
1076                         return -EINVAL;
1077                 break;
1078         case MXC_NFC_CLK:
1079                 if (config_nfc_clk(freq))
1080                         return -EINVAL;
1081                 break;
1082         default:
1083                 printf("Warning:Unsupported or invalid clock type\n");
1084         }
1085
1086         return 0;
1087 }
1088
1089 #ifdef CONFIG_MX53
1090 /*
1091  * The clock for the external interface can be set to use internal clock
1092  * if fuse bank 4, row 3, bit 2 is set.
1093  * This is an undocumented feature and it was confirmed by Freescale's support:
1094  * Fuses (but not pins) may be used to configure SATA clocks.
1095  * Particularly the i.MX53 Fuse_Map contains the next information
1096  * about configuring SATA clocks :  SATA_ALT_REF_CLK[1:0] (offset 0x180C)
1097  * '00' - 100MHz (External)
1098  * '01' - 50MHz (External)
1099  * '10' - 120MHz, internal (USB PHY)
1100  * '11' - Reserved
1101 */
1102 void mxc_set_sata_internal_clock(void)
1103 {
1104         u32 *tmp_base =
1105                 (u32 *)(IIM_BASE_ADDR + 0x180c);
1106
1107         set_usb_phy_clk();
1108
1109         clrsetbits_le32(tmp_base, 0x6, 0x4);
1110 }
1111 #endif
1112
1113 /*
1114  * Dump some core clockes.
1115  */
1116 #define pr_clk_val(c, v) {                                      \
1117         printf("%-11s %3lu.%03lu MHz\n", #c,                    \
1118                 (v) / 1000000, (v) / 1000 % 1000);              \
1119 }
1120
1121 #define pr_clk(c) {                                             \
1122         unsigned long __clk = mxc_get_clock(MXC_##c##_CLK);     \
1123         pr_clk_val(c, __clk);                                   \
1124 }
1125
1126 int do_mx5_showclocks(cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
1127 {
1128         unsigned long freq;
1129
1130         freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
1131         pr_clk_val(PLL1, freq);
1132         freq = decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
1133         pr_clk_val(PLL2, freq);
1134         freq = decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
1135         pr_clk_val(PLL3, freq);
1136 #ifdef  CONFIG_MX53
1137         freq = decode_pll(mxc_plls[PLL4_CLOCK], MXC_HCLK);
1138         pr_clk_val(PLL4, freq);
1139 #endif
1140
1141         printf("\n");
1142         pr_clk(AHB);
1143         pr_clk(IPG);
1144         pr_clk(IPG);
1145         pr_clk(DDR);
1146 #ifdef CONFIG_MXC_SPI
1147         pr_clk(CSPI);
1148 #endif
1149         return 0;
1150 }
1151
1152 /***************************************************/
1153
1154 U_BOOT_CMD(
1155         clocks, CONFIG_SYS_MAXARGS, 1, do_mx5_showclocks,
1156         "display clocks",
1157         ""
1158 );