arch/arm/cpu/armv7/mx5/clock.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #include <common.h>
  11 #include <asm/io.h>
  12 #include <asm/errno.h>
  13 #include <asm/arch/imx-regs.h>
  14 #include <asm/arch/crm_regs.h>
  15 #include <asm/arch/clock.h>
  16 #include <div64.h>
  17 #include <asm/arch/sys_proto.h>
  18
  19 enum pll_clocks {
  20         PLL1_CLOCK = 0,
  21         PLL2_CLOCK,
  22         PLL3_CLOCK,
  23 #ifdef CONFIG_MX53
  24         PLL4_CLOCK,
  25 #endif
  26         PLL_CLOCKS,
  27 };
  28
  29 struct mxc_pll_reg *mxc_plls[PLL_CLOCKS] = {
  30         [PLL1_CLOCK] = (struct mxc_pll_reg *)PLL1_BASE_ADDR,
  31         [PLL2_CLOCK] = (struct mxc_pll_reg *)PLL2_BASE_ADDR,
  32         [PLL3_CLOCK] = (struct mxc_pll_reg *)PLL3_BASE_ADDR,
  33 #ifdef  CONFIG_MX53
  34         [PLL4_CLOCK] = (struct mxc_pll_reg *)PLL4_BASE_ADDR,
  35 #endif
  36 };
  37
  38 #define AHB_CLK_ROOT    133333333
  39 #define SZ_DEC_1M       1000000
  40 #define PLL_PD_MAX      16      /* Actual pd+1 */
  41 #define PLL_MFI_MAX     15
  42 #define PLL_MFI_MIN     5
  43 #define ARM_DIV_MAX     8
  44 #define IPG_DIV_MAX     4
  45 #define AHB_DIV_MAX     8
  46 #define EMI_DIV_MAX     8
  47 #define NFC_DIV_MAX     8
  48
  49 struct fixed_pll_mfd {
  50         u32 ref_clk_hz;
  51         u32 mfd;
  52 };
  53
  54 const struct fixed_pll_mfd fixed_mfd[] = {
  55         {MXC_HCLK, 24 * 16},
  56 };
  57
  58 struct pll_param {
  59         u32 pd;
  60         u32 mfi;
  61         u32 mfn;
  62         u32 mfd;
  63 };
  64
  65 #define PLL_FREQ_MAX(ref_clk)  (4 * (ref_clk) * PLL_MFI_MAX)
  66 #define PLL_FREQ_MIN(ref_clk) \
  67                 ((2 * (ref_clk) * (PLL_MFI_MIN - 1)) / PLL_PD_MAX)
  68 #define MAX_DDR_CLK     420000000
  69 #define NFC_CLK_MAX     34000000
  70
  71 struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)MXC_CCM_BASE;
  72
  73 int clk_enable(struct clk *clk)
  74 {
  75         int ret = 0;
  76
  77         if (!clk)
  78                 return 0;
  79
  80         if (clk->usecount++ == 0) {
  81                 if (!clk->enable)
  82                         return 0;
  83                 ret = clk->enable(clk);
  84                 if (ret)
  85                         clk->usecount--;
  86         }
  87         return ret;
  88 }
  89
  90 void clk_disable(struct clk *clk)
  91 {
  92         if (!clk)
  93                 return;
  94
  95         if (!(--clk->usecount)) {
  96                 if (clk->disable)
  97                         clk->disable(clk);
  98         }
  99         if (clk->usecount < 0) {
 100                 printf("%s: clk %p (%s) underflow\n", __func__, clk, clk->name);
 101                 hang();
 102         }
 103 }
 104
 105 int clk_get_usecount(struct clk *clk)
 106 {
 107         if (clk == NULL)
 108                 return 0;
 109
 110         return clk->usecount;
 111 }
 112
 113 u32 clk_get_rate(struct clk *clk)
 114 {
 115         if (!clk)
 116                 return 0;
 117
 118         return clk->rate;
 119 }
 120
 121 struct clk *clk_get_parent(struct clk *clk)
 122 {
 123         if (!clk)
 124                 return 0;
 125
 126         return clk->parent;
 127 }
 128
 129 int clk_set_rate(struct clk *clk, unsigned long rate)
 130 {
 131         if (clk && clk->set_rate)
 132                 clk->set_rate(clk, rate);
 133         return clk->rate;
 134 }
 135
 136 long clk_round_rate(struct clk *clk, unsigned long rate)
 137 {
 138         if (clk == NULL || !clk->round_rate)
 139                 return 0;
 140
 141         return clk->round_rate(clk, rate);
 142 }
 143
 144 int clk_set_parent(struct clk *clk, struct clk *parent)
 145 {
 146         debug("Setting parent of clk %p to %p (%p)\n", clk, parent,
 147                 clk ? clk->parent : NULL);
 148
 149         if (!clk || clk == parent)
 150                 return 0;
 151
 152         if (clk->set_parent) {
 153                 int ret;
 154
 155                 ret = clk->set_parent(clk, parent);
 156                 if (ret)
 157                         return ret;
 158         }
 159         clk->parent = parent;
 160         return 0;
 161 }
 162
 163 void set_usboh3_clk(void)
 164 {
 165         clrsetbits_le32(&mxc_ccm->cscmr1,
 166                         MXC_CCM_CSCMR1_USBOH3_CLK_SEL_MASK,
 167                         MXC_CCM_CSCMR1_USBOH3_CLK_SEL(1));
 168         clrsetbits_le32(&mxc_ccm->cscdr1,
 169                         MXC_CCM_CSCDR1_USBOH3_CLK_PODF_MASK |
 170                         MXC_CCM_CSCDR1_USBOH3_CLK_PRED_MASK,
 171                         MXC_CCM_CSCDR1_USBOH3_CLK_PRED(4) |
 172                         MXC_CCM_CSCDR1_USBOH3_CLK_PODF(1));
 173 }
 174
 175 void enable_usboh3_clk(unsigned char enable)
 176 {
 177         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 178
 179         clrsetbits_le32(&mxc_ccm->CCGR2,
 180                         MXC_CCM_CCGR2_USBOH3_60M(MXC_CCM_CCGR_CG_MASK),
 181                         MXC_CCM_CCGR2_USBOH3_60M(cg));
 182 }
 183
 184 void ipu_clk_enable(void)
 185 {
 186         /* IPU root clock derived from AXI B */
 187         clrsetbits_le32(&mxc_ccm->cbcmr, MXC_CCM_CBCMR_IPU_HSP_CLK_SEL_MASK,
 188                         MXC_CCM_CBCMR_IPU_HSP_CLK_SEL(1));
 189
 190         setbits_le32(&mxc_ccm->CCGR5,
 191                 MXC_CCM_CCGR5_IPU(MXC_CCM_CCGR_CG_MASK));
 192
 193         /* Handshake with IPU when certain clock rates are changed. */
 194         clrbits_le32(&mxc_ccm->ccdr, MXC_CCM_CCDR_IPU_HS_MASK);
 195
 196         /* Handshake with IPU when LPM is entered as its enabled. */
 197         clrbits_le32(&mxc_ccm->clpcr, MXC_CCM_CLPCR_BYPASS_IPU_LPM_HS);
 198 }
 199
 200 void ipu_clk_disable(void)
 201 {
 202         clrbits_le32(&mxc_ccm->CCGR5,
 203                 MXC_CCM_CCGR5_IPU(MXC_CCM_CCGR_CG_MASK));
 204
 205         /* Handshake with IPU when certain clock rates are changed. */
 206         setbits_le32(&mxc_ccm->ccdr, MXC_CCM_CCDR_IPU_HS_MASK);
 207
 208         /* Handshake with IPU when LPM is entered as its enabled. */
 209         setbits_le32(&mxc_ccm->clpcr, MXC_CCM_CLPCR_BYPASS_IPU_LPM_HS);
 210 }
 211
 212 void ipu_di_clk_enable(int di)
 213 {
 214         switch (di) {
 215         case 0:
 216                 setbits_le32(&mxc_ccm->CCGR6,
 217                         MXC_CCM_CCGR6_IPU_DI0(MXC_CCM_CCGR_CG_MASK));
 218                 break;
 219         case 1:
 220                 setbits_le32(&mxc_ccm->CCGR6,
 221                         MXC_CCM_CCGR6_IPU_DI1(MXC_CCM_CCGR_CG_MASK));
 222                 break;
 223         default:
 224                 printf("%s: Invalid DI index %d\n", __func__, di);
 225         }
 226 }
 227
 228 void ipu_di_clk_disable(int di)
 229 {
 230         switch (di) {
 231         case 0:
 232                 clrbits_le32(&mxc_ccm->CCGR6,
 233                         MXC_CCM_CCGR6_IPU_DI0(MXC_CCM_CCGR_CG_MASK));
 234                 break;
 235         case 1:
 236                 clrbits_le32(&mxc_ccm->CCGR6,
 237                         MXC_CCM_CCGR6_IPU_DI1(MXC_CCM_CCGR_CG_MASK));
 238                 break;
 239         default:
 240                 printf("%s: Invalid DI index %d\n", __func__, di);
 241         }
 242 }
 243
 244 #ifdef CONFIG_MX53
 245 void ldb_clk_enable(int ldb)
 246 {
 247         switch (ldb) {
 248         case 0:
 249                 setbits_le32(&mxc_ccm->CCGR6,
 250                         MXC_CCM_CCGR6_LDB_DI0(MXC_CCM_CCGR_CG_MASK));
 251                 break;
 252         case 1:
 253                 setbits_le32(&mxc_ccm->CCGR6,
 254                         MXC_CCM_CCGR6_LDB_DI1(MXC_CCM_CCGR_CG_MASK));
 255                 break;
 256         default:
 257                 printf("%s: Invalid LDB index %d\n", __func__, ldb);
 258         }
 259 }
 260
 261 void ldb_clk_disable(int ldb)
 262 {
 263         switch (ldb) {
 264         case 0:
 265                 clrbits_le32(&mxc_ccm->CCGR6,
 266                         MXC_CCM_CCGR6_LDB_DI0(MXC_CCM_CCGR_CG_MASK));
 267                 break;
 268         case 1:
 269                 clrbits_le32(&mxc_ccm->CCGR6,
 270                         MXC_CCM_CCGR6_LDB_DI1(MXC_CCM_CCGR_CG_MASK));
 271                 break;
 272         default:
 273                 printf("%s: Invalid LDB index %d\n", __func__, ldb);
 274         }
 275 }
 276 #endif
 277
 278 #ifdef CONFIG_I2C_MXC
 279 /* i2c_num can be from 0, to 1 for i.MX51 and 2 for i.MX53 */
 280 int enable_i2c_clk(unsigned char enable, unsigned i2c_num)
 281 {
 282         u32 mask;
 283
 284 #if defined(CONFIG_MX51)
 285         if (i2c_num > 1)
 286 #elif defined(CONFIG_MX53)
 287         if (i2c_num > 2)
 288 #endif
 289                 return -EINVAL;
 290         mask = MXC_CCM_CCGR_CG_MASK <<
 291                         (MXC_CCM_CCGR1_I2C1_OFFSET + (i2c_num << 1));
 292         if (enable)
 293                 setbits_le32(&mxc_ccm->CCGR1, mask);
 294         else
 295                 clrbits_le32(&mxc_ccm->CCGR1, mask);
 296         return 0;
 297 }
 298 #endif
 299
 300 void set_usb_phy_clk(void)
 301 {
 302         clrbits_le32(&mxc_ccm->cscmr1, MXC_CCM_CSCMR1_USB_PHY_CLK_SEL);
 303 }
 304
 305 #if defined(CONFIG_MX51)
 306 void enable_usb_phy1_clk(unsigned char enable)
 307 {
 308         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 309
 310         clrsetbits_le32(&mxc_ccm->CCGR2,
 311                         MXC_CCM_CCGR2_USB_PHY(MXC_CCM_CCGR_CG_MASK),
 312                         MXC_CCM_CCGR2_USB_PHY(cg));
 313 }
 314
 315 void enable_usb_phy2_clk(unsigned char enable)
 316 {
 317         /* i.MX51 has a single USB PHY clock, so do nothing here. */
 318 }
 319 #elif defined(CONFIG_MX53)
 320 void enable_usb_phy1_clk(unsigned char enable)
 321 {
 322         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 323
 324         clrsetbits_le32(&mxc_ccm->CCGR4,
 325                         MXC_CCM_CCGR4_USB_PHY1(MXC_CCM_CCGR_CG_MASK),
 326                         MXC_CCM_CCGR4_USB_PHY1(cg));
 327 }
 328
 329 void enable_usb_phy2_clk(unsigned char enable)
 330 {
 331         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 332
 333         clrsetbits_le32(&mxc_ccm->CCGR4,
 334                         MXC_CCM_CCGR4_USB_PHY2(MXC_CCM_CCGR_CG_MASK),
 335                         MXC_CCM_CCGR4_USB_PHY2(cg));
 336 }
 337 #endif
 338
 339 /*
 340  * Calculate the frequency of PLLn.
 341  */
 342 static uint32_t decode_pll(struct mxc_pll_reg *pll, uint32_t infreq)
 343 {
 344         uint32_t ctrl, op, mfd, mfn, mfi, pdf, ret;
 345         uint64_t refclk, temp;
 346         int32_t mfn_abs;
 347
 348         ctrl = readl(&pll->ctrl);
 349
 350         if (ctrl & MXC_DPLLC_CTL_HFSM) {
 351                 mfn = readl(&pll->hfs_mfn);
 352                 mfd = readl(&pll->hfs_mfd);
 353                 op = readl(&pll->hfs_op);
 354         } else {
 355                 mfn = readl(&pll->mfn);
 356                 mfd = readl(&pll->mfd);
 357                 op = readl(&pll->op);
 358         }
 359
 360         mfd &= MXC_DPLLC_MFD_MFD_MASK;
 361         mfn &= MXC_DPLLC_MFN_MFN_MASK;
 362         pdf = op & MXC_DPLLC_OP_PDF_MASK;
 363         mfi = MXC_DPLLC_OP_MFI_RD(op);
 364
 365         /* 21.2.3 */
 366         if (mfi < 5)
 367                 mfi = 5;
 368
 369         /* Sign extend */
 370         if (mfn >= 0x04000000) {
 371                 mfn |= 0xfc000000;
 372                 mfn_abs = -mfn;
 373         } else
 374                 mfn_abs = mfn;
 375
 376         refclk = infreq * 2;
 377         if (ctrl & MXC_DPLLC_CTL_DPDCK0_2_EN)
 378                 refclk *= 2;
 379
 380         do_div(refclk, pdf + 1);
 381         temp = refclk * mfn_abs;
 382         do_div(temp, mfd + 1);
 383         ret = refclk * mfi;
 384
 385         if ((int)mfn < 0)
 386                 ret -= temp;
 387         else
 388                 ret += temp;
 389
 390         return ret;
 391 }
 392
 393 #ifdef CONFIG_MX51
 394 /*
 395  * This function returns the Frequency Pre-Multiplier clock.
 396  */
 397 static u32 get_fpm(void)
 398 {
 399         u32 mult;
 400         u32 ccr = readl(&mxc_ccm->ccr);
 401
 402         if (ccr & MXC_CCM_CCR_FPM_MULT)
 403                 mult = 1024;
 404         else
 405                 mult = 512;
 406
 407         return MXC_CLK32 * mult;
 408 }
 409 #endif
 410
 411 /*
 412  * This function returns the low power audio clock.
 413  */
 414 static u32 get_lp_apm(void)
 415 {
 416         u32 ret_val = 0;
 417         u32 ccsr = readl(&mxc_ccm->ccsr);
 418
 419         if (ccsr & MXC_CCM_CCSR_LP_APM)
 420 #if defined(CONFIG_MX51)
 421                 ret_val = get_fpm();
 422 #elif defined(CONFIG_MX53)
 423                 ret_val = decode_pll(mxc_plls[PLL4_CLOCK], MXC_HCLK);
 424 #endif
 425         else
 426                 ret_val = MXC_HCLK;
 427
 428         return ret_val;
 429 }
 430
 431 /*
 432  * Get mcu main rate
 433  */
 434 u32 get_mcu_main_clk(void)
 435 {
 436         u32 reg, freq;
 437
 438         reg = MXC_CCM_CACRR_ARM_PODF_RD(readl(&mxc_ccm->cacrr));
 439         freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 440         return freq / (reg + 1);
 441 }
 442
 443 /*
 444  * Get the rate of peripheral's root clock.
 445  */
 446 u32 get_periph_clk(void)
 447 {
 448         u32 reg;
 449
 450         reg = readl(&mxc_ccm->cbcdr);
 451         if (!(reg & MXC_CCM_CBCDR_PERIPH_CLK_SEL))
 452                 return decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 453         reg = readl(&mxc_ccm->cbcmr);
 454         switch (MXC_CCM_CBCMR_PERIPH_CLK_SEL_RD(reg)) {
 455         case 0:
 456                 return decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 457         case 1:
 458                 return decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 459         case 2:
 460                 return get_lp_apm();
 461         default:
 462                 return 0;
 463         }
 464         /* NOTREACHED */
 465 }
 466
 467 /*
 468  * Get the rate of ipg clock.
 469  */
 470 static u32 get_ipg_clk(void)
 471 {
 472         uint32_t freq, reg, div;
 473
 474         freq = get_ahb_clk();
 475
 476         reg = readl(&mxc_ccm->cbcdr);
 477         div = MXC_CCM_CBCDR_IPG_PODF_RD(reg) + 1;
 478
 479         return freq / div;
 480 }
 481
 482 /*
 483  * Get the rate of ipg_per clock.
 484  */
 485 static u32 get_ipg_per_clk(void)
 486 {
 487         u32 freq, pred1, pred2, podf;
 488
 489         if (readl(&mxc_ccm->cbcmr) & MXC_CCM_CBCMR_PERCLK_IPG_CLK_SEL)
 490                 return get_ipg_clk();
 491
 492         if (readl(&mxc_ccm->cbcmr) & MXC_CCM_CBCMR_PERCLK_LP_APM_CLK_SEL)
 493                 freq = get_lp_apm();
 494         else
 495                 freq = get_periph_clk();
 496         podf = readl(&mxc_ccm->cbcdr);
 497         pred1 = MXC_CCM_CBCDR_PERCLK_PRED1_RD(podf);
 498         pred2 = MXC_CCM_CBCDR_PERCLK_PRED2_RD(podf);
 499         podf = MXC_CCM_CBCDR_PERCLK_PODF_RD(podf);
 500         return freq / ((pred1 + 1) * (pred2 + 1) * (podf + 1));
 501 }
 502
 503 /* Get the output clock rate of a standard PLL MUX for peripherals. */
 504 static u32 get_standard_pll_sel_clk(u32 clk_sel)
 505 {
 506         u32 freq = 0;
 507
 508         switch (clk_sel & 0x3) {
 509         case 0:
 510                 freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 511                 break;
 512         case 1:
 513                 freq = decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 514                 break;
 515         case 2:
 516                 freq = decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 517                 break;
 518         case 3:
 519                 freq = get_lp_apm();
 520                 break;
 521         }
 522
 523         return freq;
 524 }
 525
 526 /*
 527  * Get the rate of uart clk.
 528  */
 529 static u32 get_uart_clk(void)
 530 {
 531         unsigned int clk_sel, freq, reg, pred, podf;
 532
 533         reg = readl(&mxc_ccm->cscmr1);
 534         clk_sel = MXC_CCM_CSCMR1_UART_CLK_SEL_RD(reg);
 535         freq = get_standard_pll_sel_clk(clk_sel);
 536
 537         reg = readl(&mxc_ccm->cscdr1);
 538         pred = MXC_CCM_CSCDR1_UART_CLK_PRED_RD(reg);
 539         podf = MXC_CCM_CSCDR1_UART_CLK_PODF_RD(reg);
 540         freq /= (pred + 1) * (podf + 1);
 541
 542         return freq;
 543 }
 544
 545 /*
 546  * get cspi clock rate.
 547  */
 548 static u32 imx_get_cspiclk(void)
 549 {
 550         u32 ret_val = 0, pdf, pre_pdf, clk_sel, freq;
 551         u32 cscmr1 = readl(&mxc_ccm->cscmr1);
 552         u32 cscdr2 = readl(&mxc_ccm->cscdr2);
 553
 554         pre_pdf = MXC_CCM_CSCDR2_CSPI_CLK_PRED_RD(cscdr2);
 555         pdf = MXC_CCM_CSCDR2_CSPI_CLK_PODF_RD(cscdr2);
 556         clk_sel = MXC_CCM_CSCMR1_CSPI_CLK_SEL_RD(cscmr1);
 557         freq = get_standard_pll_sel_clk(clk_sel);
 558         ret_val = freq / ((pre_pdf + 1) * (pdf + 1));
 559         return ret_val;
 560 }
 561
 562 /*
 563  * get esdhc clock rate.
 564  */
 565 static u32 get_esdhc_clk(u32 port)
 566 {
 567         u32 clk_sel = 0, pred = 0, podf = 0, freq = 0;
 568         u32 cscmr1 = readl(&mxc_ccm->cscmr1);
 569         u32 cscdr1 = readl(&mxc_ccm->cscdr1);
 570
 571         switch (port) {
 572         case 0:
 573                 clk_sel = MXC_CCM_CSCMR1_ESDHC1_MSHC1_CLK_SEL_RD(cscmr1);
 574                 pred = MXC_CCM_CSCDR1_ESDHC1_MSHC1_CLK_PRED_RD(cscdr1);
 575                 podf = MXC_CCM_CSCDR1_ESDHC1_MSHC1_CLK_PODF_RD(cscdr1);
 576                 break;
 577         case 1:
 578                 clk_sel = MXC_CCM_CSCMR1_ESDHC2_MSHC2_CLK_SEL_RD(cscmr1);
 579                 pred = MXC_CCM_CSCDR1_ESDHC2_MSHC2_CLK_PRED_RD(cscdr1);
 580                 podf = MXC_CCM_CSCDR1_ESDHC2_MSHC2_CLK_PODF_RD(cscdr1);
 581                 break;
 582         case 2:
 583                 if (cscmr1 & MXC_CCM_CSCMR1_ESDHC3_CLK_SEL)
 584                         return get_esdhc_clk(1);
 585                 else
 586                         return get_esdhc_clk(0);
 587         case 3:
 588                 if (cscmr1 & MXC_CCM_CSCMR1_ESDHC4_CLK_SEL)
 589                         return get_esdhc_clk(1);
 590                 else
 591                         return get_esdhc_clk(0);
 592         default:
 593                 break;
 594         }
 595
 596         freq = get_standard_pll_sel_clk(clk_sel) / ((pred + 1) * (podf + 1));
 597         return freq;
 598 }
 599
 600 static u32 get_axi_a_clk(void)
 601 {
 602         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 603         u32 pdf = MXC_CCM_CBCDR_AXI_A_PODF_RD(cbcdr);
 604
 605         return  get_periph_clk() / (pdf + 1);
 606 }
 607
 608 static u32 get_axi_b_clk(void)
 609 {
 610         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 611         u32 pdf = MXC_CCM_CBCDR_AXI_B_PODF_RD(cbcdr);
 612
 613         return  get_periph_clk() / (pdf + 1);
 614 }
 615
 616 static u32 get_emi_slow_clk(void)
 617 {
 618         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 619         u32 emi_clk_sel = cbcdr & MXC_CCM_CBCDR_EMI_CLK_SEL;
 620         u32 pdf = MXC_CCM_CBCDR_EMI_PODF_RD(cbcdr);
 621
 622         if (emi_clk_sel)
 623                 return  get_ahb_clk() / (pdf + 1);
 624
 625         return  get_periph_clk() / (pdf + 1);
 626 }
 627
 628 static u32 get_ddr_clk(void)
 629 {
 630         u32 ret_val = 0;
 631         u32 cbcmr = readl(&mxc_ccm->cbcmr);
 632         u32 ddr_clk_sel = MXC_CCM_CBCMR_DDR_CLK_SEL_RD(cbcmr);
 633 #ifdef CONFIG_MX51
 634         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 635         if (cbcdr & MXC_CCM_CBCDR_DDR_HIFREQ_SEL) {
 636                 u32 ddr_clk_podf = MXC_CCM_CBCDR_DDR_PODF_RD(cbcdr);
 637
 638                 ret_val = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 639                 ret_val /= ddr_clk_podf + 1;
 640
 641                 return ret_val;
 642         }
 643 #endif
 644         switch (ddr_clk_sel) {
 645         case 0:
 646                 ret_val = get_axi_a_clk();
 647                 break;
 648         case 1:
 649                 ret_val = get_axi_b_clk();
 650                 break;
 651         case 2:
 652                 ret_val = get_emi_slow_clk();
 653                 break;
 654         case 3:
 655                 ret_val = get_ahb_clk();
 656                 break;
 657         default:
 658                 break;
 659         }
 660
 661         return ret_val;
 662 }
 663
 664 /*
 665  * The API of get mxc clocks.
 666  */
 667 unsigned int mxc_get_clock(enum mxc_clock clk)
 668 {
 669         switch (clk) {
 670         case MXC_ARM_CLK:
 671                 return get_mcu_main_clk();
 672         case MXC_AHB_CLK:
 673                 return get_ahb_clk();
 674         case MXC_IPG_CLK:
 675                 return get_ipg_clk();
 676         case MXC_IPG_PERCLK:
 677         case MXC_I2C_CLK:
 678                 return get_ipg_per_clk();
 679         case MXC_UART_CLK:
 680                 return get_uart_clk();
 681         case MXC_CSPI_CLK:
 682                 return imx_get_cspiclk();
 683         case MXC_ESDHC_CLK:
 684                 return get_esdhc_clk(0);
 685         case MXC_ESDHC2_CLK:
 686                 return get_esdhc_clk(1);
 687         case MXC_ESDHC3_CLK:
 688                 return get_esdhc_clk(2);
 689         case MXC_ESDHC4_CLK:
 690                 return get_esdhc_clk(3);
 691         case MXC_FEC_CLK:
 692                 return get_ipg_clk();
 693         case MXC_SATA_CLK:
 694                 return get_ahb_clk();
 695         case MXC_DDR_CLK:
 696                 return get_ddr_clk();
 697         default:
 698                 break;
 699         }
 700         return -EINVAL;
 701 }
 702
 703 u32 imx_get_uartclk(void)
 704 {
 705         return get_uart_clk();
 706 }
 707
 708 u32 imx_get_fecclk(void)
 709 {
 710         return get_ipg_clk();
 711 }
 712
 713 static int gcd(int m, int n)
 714 {
 715         int t;
 716         while (m > 0) {
 717                 if (n > m) {
 718                         t = m;
 719                         m = n;
 720                         n = t;
 721                 } /* swap */
 722                 m -= n;
 723         }
 724         return n;
 725 }
 726
 727 /*
 728  * This is to calculate various parameters based on reference clock and
 729  * targeted clock based on the equation:
 730  *      t_clk = 2*ref_freq*(mfi + mfn/(mfd+1))/(pd+1)
 731  * This calculation is based on a fixed MFD value for simplicity.
 732  */
 733 static int calc_pll_params(u32 ref, u32 target, struct pll_param *pll)
 734 {
 735         u64 pd, mfi = 1, mfn, mfd, t1;
 736         u32 n_target = target;
 737         u32 n_ref = ref, i;
 738
 739         /*
 740          * Make sure targeted freq is in the valid range.
 741          * Otherwise the following calculation might be wrong!!!
 742          */
 743         if (n_target < PLL_FREQ_MIN(ref) ||
 744                 n_target > PLL_FREQ_MAX(ref)) {
 745                 printf("Targeted peripheral clock should be within [%d - %d]\n",
 746                         PLL_FREQ_MIN(ref) / SZ_DEC_1M,
 747                         PLL_FREQ_MAX(ref) / SZ_DEC_1M);
 748                 return -EINVAL;
 749         }
 750
 751         for (i = 0; i < ARRAY_SIZE(fixed_mfd); i++) {
 752                 if (fixed_mfd[i].ref_clk_hz == ref) {
 753                         mfd = fixed_mfd[i].mfd;
 754                         break;
 755                 }
 756         }
 757
 758         if (i == ARRAY_SIZE(fixed_mfd))
 759                 return -EINVAL;
 760
 761         /* Use n_target and n_ref to avoid overflow */
 762         for (pd = 1; pd <= PLL_PD_MAX; pd++) {
 763                 t1 = n_target * pd;
 764                 do_div(t1, (4 * n_ref));
 765                 mfi = t1;
 766                 if (mfi > PLL_MFI_MAX)
 767                         return -EINVAL;
 768                 else if (mfi < 5)
 769                         continue;
 770                 break;
 771         }
 772         /*
 773          * Now got pd and mfi already
 774          *
 775          * mfn = (((n_target * pd) / 4 - n_ref * mfi) * mfd) / n_ref;
 776          */
 777         t1 = n_target * pd;
 778         do_div(t1, 4);
 779         t1 -= n_ref * mfi;
 780         t1 *= mfd;
 781         do_div(t1, n_ref);
 782         mfn = t1;
 783         debug("ref=%d, target=%d, pd=%d," "mfi=%d,mfn=%d, mfd=%d\n",
 784                 ref, n_target, (u32)pd, (u32)mfi, (u32)mfn, (u32)mfd);
 785         i = 1;
 786         if (mfn != 0)
 787                 i = gcd(mfd, mfn);
 788         pll->pd = (u32)pd;
 789         pll->mfi = (u32)mfi;
 790         do_div(mfn, i);
 791         pll->mfn = (u32)mfn;
 792         do_div(mfd, i);
 793         pll->mfd = (u32)mfd;
 794
 795         return 0;
 796 }
 797
 798 #define calc_div(tgt_clk, src_clk, limit) ({            \
 799                 u32 v = 0;                              \
 800                 if (((src_clk) % (tgt_clk)) <= 100)     \
 801                         v = (src_clk) / (tgt_clk);      \
 802                 else                                    \
 803                         v = ((src_clk) / (tgt_clk)) + 1;\
 804                 if (v > limit)                          \
 805                         v = limit;                      \
 806                 (v - 1);                                \
 807         })
 808
 809 #define CHANGE_PLL_SETTINGS(pll, pd, fi, fn, fd) \
 810         {       \
 811                 __raw_writel(0x1232, &pll->ctrl);               \
 812                 __raw_writel(0x2, &pll->config);                \
 813                 __raw_writel((((pd) - 1) << 0) | ((fi) << 4),   \
 814                         &pll->op);                              \
 815                 __raw_writel(fn, &(pll->mfn));                  \
 816                 __raw_writel((fd) - 1, &pll->mfd);              \
 817                 __raw_writel((((pd) - 1) << 0) | ((fi) << 4),   \
 818                         &pll->hfs_op);                          \
 819                 __raw_writel(fn, &pll->hfs_mfn);                \
 820                 __raw_writel((fd) - 1, &pll->hfs_mfd);          \
 821                 __raw_writel(0x1232, &pll->ctrl);               \
 822                 while (!__raw_readl(&pll->ctrl) & 0x1)          \
 823                         ;\
 824         }
 825
 826 static int config_pll_clk(enum pll_clocks index, struct pll_param *pll_param)
 827 {
 828         u32 ccsr = __raw_readl(&mxc_ccm->ccsr);
 829         struct mxc_pll_reg *pll = mxc_plls[index];
 830
 831         switch (index) {
 832         case PLL1_CLOCK:
 833                 /* Switch ARM to PLL2 clock */
 834                 __raw_writel(ccsr | 0x4, &mxc_ccm->ccsr);
 835                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 836                                         pll_param->mfi, pll_param->mfn,
 837                                         pll_param->mfd);
 838                 /* Switch back */
 839                 __raw_writel(ccsr & ~0x4, &mxc_ccm->ccsr);
 840                 break;
 841         case PLL2_CLOCK:
 842                 /* Switch to pll2 bypass clock */
 843                 __raw_writel(ccsr | 0x2, &mxc_ccm->ccsr);
 844                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 845                                         pll_param->mfi, pll_param->mfn,
 846                                         pll_param->mfd);
 847                 /* Switch back */
 848                 __raw_writel(ccsr & ~0x2, &mxc_ccm->ccsr);
 849                 break;
 850         case PLL3_CLOCK:
 851                 /* Switch to pll3 bypass clock */
 852                 __raw_writel(ccsr | 0x1, &mxc_ccm->ccsr);
 853                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 854                                         pll_param->mfi, pll_param->mfn,
 855                                         pll_param->mfd);
 856                 /* Switch back */
 857                 __raw_writel(ccsr & ~0x1, &mxc_ccm->ccsr);
 858                 break;
 859 #ifdef CONFIG_MX53
 860         case PLL4_CLOCK:
 861                 /* Switch to pll4 bypass clock */
 862                 __raw_writel(ccsr | 0x20, &mxc_ccm->ccsr);
 863                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 864                                         pll_param->mfi, pll_param->mfn,
 865                                         pll_param->mfd);
 866                 /* Switch back */
 867                 __raw_writel(ccsr & ~0x20, &mxc_ccm->ccsr);
 868                 break;
 869 #endif
 870         default:
 871                 return -EINVAL;
 872         }
 873
 874         return 0;
 875 }
 876
 877 /* Config CPU clock */
 878 static int config_core_clk(u32 ref, u32 freq)
 879 {
 880         int ret = 0;
 881         struct pll_param pll_param;
 882
 883         memset(&pll_param, 0, sizeof(struct pll_param));
 884
 885         /* The case that periph uses PLL1 is not considered here */
 886         ret = calc_pll_params(ref, freq, &pll_param);
 887         if (ret != 0) {
 888                 printf("Error: Can't find pll parameters for %u.%03uMHz ref %u.%03uMHz\n",
 889                         freq / 1000000, freq / 1000 % 1000,
 890                         ref / 1000000, ref / 1000 % 1000);
 891                 return ret;
 892         }
 893
 894         return config_pll_clk(PLL1_CLOCK, &pll_param);
 895 }
 896
 897 static int config_nfc_clk(u32 nfc_clk)
 898 {
 899         u32 parent_rate = get_emi_slow_clk();
 900         u32 div;
 901
 902         if (nfc_clk == 0)
 903                 return -EINVAL;
 904         div = parent_rate / nfc_clk;
 905         if (div == 0)
 906                 div++;
 907         if (parent_rate / div > NFC_CLK_MAX)
 908                 div++;
 909         clrsetbits_le32(&mxc_ccm->cbcdr,
 910                         MXC_CCM_CBCDR_NFC_PODF_MASK,
 911                         MXC_CCM_CBCDR_NFC_PODF(div - 1));
 912         while (readl(&mxc_ccm->cdhipr) != 0)
 913                 ;
 914         return 0;
 915 }
 916
 917 void enable_nfc_clk(unsigned char enable)
 918 {
 919         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 920
 921         clrsetbits_le32(&mxc_ccm->CCGR5,
 922                 MXC_CCM_CCGR5_EMI_ENFC(MXC_CCM_CCGR_CG_MASK),
 923                 MXC_CCM_CCGR5_EMI_ENFC(cg));
 924 }
 925
 926 /* Config main_bus_clock for periphs */
 927 static int config_periph_clk(u32 ref, u32 freq)
 928 {
 929         int ret = 0;
 930         struct pll_param pll_param;
 931
 932         memset(&pll_param, 0, sizeof(struct pll_param));
 933
 934         if (readl(&mxc_ccm->cbcdr) & MXC_CCM_CBCDR_PERIPH_CLK_SEL) {
 935                 ret = calc_pll_params(ref, freq, &pll_param);
 936                 if (ret != 0) {
 937                         printf("Error:Can't find pll parameters: %d\n",
 938                                 ret);
 939                         return ret;
 940                 }
 941                 switch (MXC_CCM_CBCMR_PERIPH_CLK_SEL_RD(
 942                                 readl(&mxc_ccm->cbcmr))) {
 943                 case 0:
 944                         return config_pll_clk(PLL1_CLOCK, &pll_param);
 945                         break;
 946                 case 1:
 947                         return config_pll_clk(PLL3_CLOCK, &pll_param);
 948                         break;
 949                 default:
 950                         return -EINVAL;
 951                 }
 952         }
 953
 954         return 0;
 955 }
 956
 957 static int config_ddr_clk(u32 emi_clk)
 958 {
 959         u32 clk_src;
 960         s32 shift = 0, clk_sel, div = 1;
 961         u32 cbcmr = readl(&mxc_ccm->cbcmr);
 962
 963         if (emi_clk > MAX_DDR_CLK) {
 964                 printf("Warning:DDR clock should not exceed %d MHz\n",
 965                         MAX_DDR_CLK / SZ_DEC_1M);
 966                 emi_clk = MAX_DDR_CLK;
 967         }
 968
 969         clk_src = get_periph_clk();
 970         /* Find DDR clock input */
 971         clk_sel = MXC_CCM_CBCMR_DDR_CLK_SEL_RD(cbcmr);
 972         switch (clk_sel) {
 973         case 0:
 974                 shift = 16;
 975                 break;
 976         case 1:
 977                 shift = 19;
 978                 break;
 979         case 2:
 980                 shift = 22;
 981                 break;
 982         case 3:
 983                 shift = 10;
 984                 break;
 985         default:
 986                 return -EINVAL;
 987         }
 988
 989         if ((clk_src % emi_clk) < 10000000)
 990                 div = clk_src / emi_clk;
 991         else
 992                 div = (clk_src / emi_clk) + 1;
 993         if (div > 8)
 994                 div = 8;
 995
 996         clrsetbits_le32(&mxc_ccm->cbcdr, 0x7 << shift, (div - 1) << shift);
 997         while (readl(&mxc_ccm->cdhipr) != 0)
 998                 ;
 999         writel(0x0, &mxc_ccm->ccdr);
1000
1001         return 0;
1002 }
1003
1004 /*
1005  * This function assumes the expected core clock has to be changed by
1006  * modifying the PLL. This is NOT true always but for most of the times,
1007  * it is. So it assumes the PLL output freq is the same as the expected
1008  * core clock (presc=1) unless the core clock is less than PLL_FREQ_MIN.
1009  * In the latter case, it will try to increase the presc value until
1010  * (presc*core_clk) is greater than PLL_FREQ_MIN. It then makes call to
1011  * calc_pll_params() and obtains the values of PD, MFI,MFN, MFD based
1012  * on the targeted PLL and reference input clock to the PLL. Lastly,
1013  * it sets the register based on these values along with the dividers.
1014  * Note 1) There is no value checking for the passed-in divider values
1015  *         so the caller has to make sure those values are sensible.
1016  *      2) Also adjust the NFC divider such that the NFC clock doesn't
1017  *         exceed NFC_CLK_MAX.
1018  *      3) IPU HSP clock is independent of AHB clock. Even it can go up to
1019  *         177MHz for higher voltage, this function fixes the max to 133MHz.
1020  *      4) This function should not have allowed diag_printf() calls since
1021  *         the serial driver has been stoped. But leave then here to allow
1022  *         easy debugging by NOT calling the cyg_hal_plf_serial_stop().
1023  */
1024 int mxc_set_clock(u32 ref, u32 freq, enum mxc_clock clk)
1025 {
1026         freq *= SZ_DEC_1M;
1027
1028         switch (clk) {
1029         case MXC_ARM_CLK:
1030                 if (config_core_clk(ref, freq))
1031                         return -EINVAL;
1032                 break;
1033         case MXC_PERIPH_CLK:
1034                 if (config_periph_clk(ref, freq))
1035                         return -EINVAL;
1036                 break;
1037         case MXC_DDR_CLK:
1038                 if (config_ddr_clk(freq))
1039                         return -EINVAL;
1040                 break;
1041         case MXC_NFC_CLK:
1042                 if (config_nfc_clk(freq))
1043                         return -EINVAL;
1044                 break;
1045         default:
1046                 printf("Warning:Unsupported or invalid clock type\n");
1047         }
1048
1049         return 0;
1050 }
1051
1052 #ifdef CONFIG_MX53
1053 /*
1054  * The clock for the external interface can be set to use internal clock
1055  * if fuse bank 4, row 3, bit 2 is set.
1056  * This is an undocumented feature and it was confirmed by Freescale's support:
1057  * Fuses (but not pins) may be used to configure SATA clocks.
1058  * Particularly the i.MX53 Fuse_Map contains the next information
1059  * about configuring SATA clocks :  SATA_ALT_REF_CLK[1:0] (offset 0x180C)
1060  * '00' - 100MHz (External)
1061  * '01' - 50MHz (External)
1062  * '10' - 120MHz, internal (USB PHY)
1063  * '11' - Reserved
1064 */
1065 void mxc_set_sata_internal_clock(void)
1066 {
1067         u32 *tmp_base =
1068                 (u32 *)(IIM_BASE_ADDR + 0x180c);
1069
1070         set_usb_phy_clk();
1071
1072         clrsetbits_le32(tmp_base, 0x6, 0x4);
1073 }
1074 #endif
1075
1076 /*
1077  * Dump some core clockes.
1078  */
1079 #define pr_clk_val(c, v) {                                      \
1080         printf("%-11s %3lu.%03lu MHz\n", #c,                    \
1081                 (v) / 1000000, (v) / 1000 % 1000);              \
1082 }
1083
1084 #define pr_clk(c) {                                             \
1085         unsigned long __clk = mxc_get_clock(MXC_##c##_CLK);     \
1086         pr_clk_val(c, __clk);                                   \
1087 }
1088
1089 int do_mx5_showclocks(cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
1090 {
1091         unsigned long freq;
1092
1093         freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
1094         pr_clk_val(PLL1, freq);
1095         freq = decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
1096         pr_clk_val(PLL2, freq);
1097         freq = decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
1098         pr_clk_val(PLL3, freq);
1099 #ifdef  CONFIG_MX53
1100         freq = decode_pll(mxc_plls[PLL4_CLOCK], MXC_HCLK);
1101         pr_clk_val(PLL4, freq);
1102 #endif
1103
1104         printf("\n");
1105         pr_clk(AHB);
1106         pr_clk(IPG);
1107         pr_clk(IPG);
1108         pr_clk(DDR);
1109 #ifdef CONFIG_MXC_SPI
1110         pr_clk(CSPI);
1111 #endif
1112         return 0;
1113 }
1114
1115 /***************************************************/
1116
1117 U_BOOT_CMD(
1118         clocks, CONFIG_SYS_MAXARGS, 1, do_mx5_showclocks,
1119         "display clocks",
1120         ""
1121 );