arch/arm/cpu/armv7/mx5/clock.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <common.h>
  27 #include <asm/io.h>
  28 #include <asm/errno.h>
  29 #include <asm/arch/imx-regs.h>
  30 #include <asm/arch/crm_regs.h>
  31 #include <asm/arch/clock.h>
  32 #include <div64.h>
  33 #include <asm/arch/sys_proto.h>
  34
  35 enum pll_clocks {
  36         PLL1_CLOCK = 0,
  37         PLL2_CLOCK,
  38         PLL3_CLOCK,
  39         PLL4_CLOCK,
  40         PLL_CLOCKS,
  41 };
  42
  43 struct mxc_pll_reg *mxc_plls[PLL_CLOCKS] = {
  44         [PLL1_CLOCK] = (struct mxc_pll_reg *)PLL1_BASE_ADDR,
  45         [PLL2_CLOCK] = (struct mxc_pll_reg *)PLL2_BASE_ADDR,
  46         [PLL3_CLOCK] = (struct mxc_pll_reg *)PLL3_BASE_ADDR,
  47 #ifdef  CONFIG_MX53
  48         [PLL4_CLOCK] = (struct mxc_pll_reg *)PLL4_BASE_ADDR,
  49 #endif
  50 };
  51
  52 #define AHB_CLK_ROOT    133333333
  53 #define SZ_DEC_1M       1000000
  54 #define PLL_PD_MAX      16      /* Actual pd+1 */
  55 #define PLL_MFI_MAX     15
  56 #define PLL_MFI_MIN     5
  57 #define ARM_DIV_MAX     8
  58 #define IPG_DIV_MAX     4
  59 #define AHB_DIV_MAX     8
  60 #define EMI_DIV_MAX     8
  61 #define NFC_DIV_MAX     8
  62
  63 struct fixed_pll_mfd {
  64         u32 ref_clk_hz;
  65         u32 mfd;
  66 };
  67
  68 const struct fixed_pll_mfd fixed_mfd[] = {
  69         {CONFIG_SYS_MX5_HCLK, 24 * 16},
  70 };
  71
  72 struct pll_param {
  73         u32 pd;
  74         u32 mfi;
  75         u32 mfn;
  76         u32 mfd;
  77 };
  78
  79 #define PLL_FREQ_MAX(ref_clk)  (4 * (ref_clk) * PLL_MFI_MAX)
  80 #define PLL_FREQ_MIN(ref_clk) \
  81                 ((2 * (ref_clk) * (PLL_MFI_MIN - 1)) / PLL_PD_MAX)
  82 #define MAX_DDR_CLK     420000000
  83 #define NFC_CLK_MAX     34000000
  84
  85 struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)MXC_CCM_BASE;
  86
  87 void set_usboh3_clk(void)
  88 {
  89         unsigned int reg;
  90
  91         reg = readl(&mxc_ccm->cscmr1) &
  92                  ~MXC_CCM_CSCMR1_USBOH3_CLK_SEL_MASK;
  93         reg |= 1 << MXC_CCM_CSCMR1_USBOH3_CLK_SEL_OFFSET;
  94         writel(reg, &mxc_ccm->cscmr1);
  95
  96         reg = readl(&mxc_ccm->cscdr1);
  97         reg &= ~MXC_CCM_CSCDR1_USBOH3_CLK_PODF_MASK;
  98         reg &= ~MXC_CCM_CSCDR1_USBOH3_CLK_PRED_MASK;
  99         reg |= 4 << MXC_CCM_CSCDR1_USBOH3_CLK_PRED_OFFSET;
 100         reg |= 1 << MXC_CCM_CSCDR1_USBOH3_CLK_PODF_OFFSET;
 101
 102         writel(reg, &mxc_ccm->cscdr1);
 103 }
 104
 105 void enable_usboh3_clk(unsigned char enable)
 106 {
 107         unsigned int reg;
 108
 109         reg = readl(&mxc_ccm->CCGR2);
 110         if (enable)
 111                 reg |= 1 << MXC_CCM_CCGR2_CG14_OFFSET;
 112         else
 113                 reg &= ~(1 << MXC_CCM_CCGR2_CG14_OFFSET);
 114         writel(reg, &mxc_ccm->CCGR2);
 115 }
 116
 117 void set_usb_phy1_clk(void)
 118 {
 119         unsigned int reg;
 120
 121         reg = readl(&mxc_ccm->cscmr1);
 122         reg &= ~MXC_CCM_CSCMR1_USB_PHY_CLK_SEL;
 123         writel(reg, &mxc_ccm->cscmr1);
 124 }
 125
 126 void enable_usb_phy1_clk(unsigned char enable)
 127 {
 128         unsigned int reg;
 129
 130         reg = readl(&mxc_ccm->CCGR4);
 131         if (enable)
 132                 reg |= 1 << MXC_CCM_CCGR4_CG5_OFFSET;
 133         else
 134                 reg &= ~(1 << MXC_CCM_CCGR4_CG5_OFFSET);
 135         writel(reg, &mxc_ccm->CCGR4);
 136 }
 137
 138 void set_usb_phy2_clk(void)
 139 {
 140         unsigned int reg;
 141
 142         reg = readl(&mxc_ccm->cscmr1);
 143         reg &= ~MXC_CCM_CSCMR1_USB_PHY_CLK_SEL;
 144         writel(reg, &mxc_ccm->cscmr1);
 145 }
 146
 147 void enable_usb_phy2_clk(unsigned char enable)
 148 {
 149         unsigned int reg;
 150
 151         reg = readl(&mxc_ccm->CCGR4);
 152         if (enable)
 153                 reg |= 1 << MXC_CCM_CCGR4_CG6_OFFSET;
 154         else
 155                 reg &= ~(1 << MXC_CCM_CCGR4_CG6_OFFSET);
 156         writel(reg, &mxc_ccm->CCGR4);
 157 }
 158
 159 /*
 160  * Calculate the frequency of PLLn.
 161  */
 162 static uint32_t decode_pll(struct mxc_pll_reg *pll, uint32_t infreq)
 163 {
 164         uint32_t ctrl, op, mfd, mfn, mfi, pdf, ret;
 165         uint64_t refclk, temp;
 166         int32_t mfn_abs;
 167
 168         ctrl = readl(&pll->ctrl);
 169
 170         if (ctrl & MXC_DPLLC_CTL_HFSM) {
 171                 mfn = __raw_readl(&pll->hfs_mfn);
 172                 mfd = __raw_readl(&pll->hfs_mfd);
 173                 op = __raw_readl(&pll->hfs_op);
 174         } else {
 175                 mfn = __raw_readl(&pll->mfn);
 176                 mfd = __raw_readl(&pll->mfd);
 177                 op = __raw_readl(&pll->op);
 178         }
 179
 180         mfd &= MXC_DPLLC_MFD_MFD_MASK;
 181         mfn &= MXC_DPLLC_MFN_MFN_MASK;
 182         pdf = op & MXC_DPLLC_OP_PDF_MASK;
 183         mfi = (op & MXC_DPLLC_OP_MFI_MASK) >> MXC_DPLLC_OP_MFI_OFFSET;
 184
 185         /* 21.2.3 */
 186         if (mfi < 5)
 187                 mfi = 5;
 188
 189         /* Sign extend */
 190         if (mfn >= 0x04000000) {
 191                 mfn |= 0xfc000000;
 192                 mfn_abs = -mfn;
 193         } else
 194                 mfn_abs = mfn;
 195
 196         refclk = infreq * 2;
 197         if (ctrl & MXC_DPLLC_CTL_DPDCK0_2_EN)
 198                 refclk *= 2;
 199
 200         do_div(refclk, pdf + 1);
 201         temp = refclk * mfn_abs;
 202         do_div(temp, mfd + 1);
 203         ret = refclk * mfi;
 204
 205         if ((int)mfn < 0)
 206                 ret -= temp;
 207         else
 208                 ret += temp;
 209
 210         return ret;
 211 }
 212
 213 /*
 214  * Get mcu main rate
 215  */
 216 u32 get_mcu_main_clk(void)
 217 {
 218         u32 reg, freq;
 219
 220         reg = (__raw_readl(&mxc_ccm->cacrr) & MXC_CCM_CACRR_ARM_PODF_MASK) >>
 221                 MXC_CCM_CACRR_ARM_PODF_OFFSET;
 222         freq = decode_pll(mxc_plls[PLL1_CLOCK], CONFIG_SYS_MX5_HCLK);
 223         return freq / (reg + 1);
 224 }
 225
 226 /*
 227  * Get the rate of peripheral's root clock.
 228  */
 229 u32 get_periph_clk(void)
 230 {
 231         u32 reg;
 232
 233         reg = __raw_readl(&mxc_ccm->cbcdr);
 234         if (!(reg & MXC_CCM_CBCDR_PERIPH_CLK_SEL))
 235                 return decode_pll(mxc_plls[PLL2_CLOCK], CONFIG_SYS_MX5_HCLK);
 236         reg = __raw_readl(&mxc_ccm->cbcmr);
 237         switch ((reg & MXC_CCM_CBCMR_PERIPH_CLK_SEL_MASK) >>
 238                 MXC_CCM_CBCMR_PERIPH_CLK_SEL_OFFSET) {
 239         case 0:
 240                 return decode_pll(mxc_plls[PLL1_CLOCK], CONFIG_SYS_MX5_HCLK);
 241         case 1:
 242                 return decode_pll(mxc_plls[PLL3_CLOCK], CONFIG_SYS_MX5_HCLK);
 243         default:
 244                 return 0;
 245         }
 246         /* NOTREACHED */
 247 }
 248
 249 /*
 250  * Get the rate of ipg clock.
 251  */
 252 static u32 get_ipg_clk(void)
 253 {
 254         uint32_t freq, reg, div;
 255
 256         freq = get_ahb_clk();
 257
 258         reg = __raw_readl(&mxc_ccm->cbcdr);
 259         div = ((reg & MXC_CCM_CBCDR_IPG_PODF_MASK) >>
 260                         MXC_CCM_CBCDR_IPG_PODF_OFFSET) + 1;
 261
 262         return freq / div;
 263 }
 264
 265 /*
 266  * Get the rate of ipg_per clock.
 267  */
 268 static u32 get_ipg_per_clk(void)
 269 {
 270         u32 pred1, pred2, podf;
 271
 272         if (__raw_readl(&mxc_ccm->cbcmr) & MXC_CCM_CBCMR_PERCLK_IPG_CLK_SEL)
 273                 return get_ipg_clk();
 274         /* Fixme: not handle what about lpm*/
 275         podf = __raw_readl(&mxc_ccm->cbcdr);
 276         pred1 = (podf & MXC_CCM_CBCDR_PERCLK_PRED1_MASK) >>
 277                 MXC_CCM_CBCDR_PERCLK_PRED1_OFFSET;
 278         pred2 = (podf & MXC_CCM_CBCDR_PERCLK_PRED2_MASK) >>
 279                 MXC_CCM_CBCDR_PERCLK_PRED2_OFFSET;
 280         podf = (podf & MXC_CCM_CBCDR_PERCLK_PODF_MASK) >>
 281                 MXC_CCM_CBCDR_PERCLK_PODF_OFFSET;
 282
 283         return get_periph_clk() / ((pred1 + 1) * (pred2 + 1) * (podf + 1));
 284 }
 285
 286 /*
 287  * Get the rate of uart clk.
 288  */
 289 static u32 get_uart_clk(void)
 290 {
 291         unsigned int freq, reg, pred, podf;
 292
 293         reg = __raw_readl(&mxc_ccm->cscmr1);
 294         switch ((reg & MXC_CCM_CSCMR1_UART_CLK_SEL_MASK) >>
 295                 MXC_CCM_CSCMR1_UART_CLK_SEL_OFFSET) {
 296         case 0x0:
 297                 freq = decode_pll(mxc_plls[PLL1_CLOCK],
 298                                     CONFIG_SYS_MX5_HCLK);
 299                 break;
 300         case 0x1:
 301                 freq = decode_pll(mxc_plls[PLL2_CLOCK],
 302                                     CONFIG_SYS_MX5_HCLK);
 303                 break;
 304         case 0x2:
 305                 freq = decode_pll(mxc_plls[PLL3_CLOCK],
 306                                     CONFIG_SYS_MX5_HCLK);
 307                 break;
 308         default:
 309                 return 66500000;
 310         }
 311
 312         reg = __raw_readl(&mxc_ccm->cscdr1);
 313
 314         pred = (reg & MXC_CCM_CSCDR1_UART_CLK_PRED_MASK) >>
 315                 MXC_CCM_CSCDR1_UART_CLK_PRED_OFFSET;
 316
 317         podf = (reg & MXC_CCM_CSCDR1_UART_CLK_PODF_MASK) >>
 318                 MXC_CCM_CSCDR1_UART_CLK_PODF_OFFSET;
 319         freq /= (pred + 1) * (podf + 1);
 320
 321         return freq;
 322 }
 323
 324 /*
 325  * This function returns the low power audio clock.
 326  */
 327 static u32 get_lp_apm(void)
 328 {
 329         u32 ret_val = 0;
 330         u32 ccsr = __raw_readl(&mxc_ccm->ccsr);
 331
 332         if (((ccsr >> 9) & 1) == 0)
 333                 ret_val = CONFIG_SYS_MX5_HCLK;
 334         else
 335                 ret_val = ((32768 * 1024));
 336
 337         return ret_val;
 338 }
 339
 340 /*
 341  * get cspi clock rate.
 342  */
 343 static u32 imx_get_cspiclk(void)
 344 {
 345         u32 ret_val = 0, pdf, pre_pdf, clk_sel;
 346         u32 cscmr1 = __raw_readl(&mxc_ccm->cscmr1);
 347         u32 cscdr2 = __raw_readl(&mxc_ccm->cscdr2);
 348
 349         pre_pdf = (cscdr2 & MXC_CCM_CSCDR2_CSPI_CLK_PRED_MASK) \
 350                         >> MXC_CCM_CSCDR2_CSPI_CLK_PRED_OFFSET;
 351         pdf = (cscdr2 & MXC_CCM_CSCDR2_CSPI_CLK_PODF_MASK) \
 352                         >> MXC_CCM_CSCDR2_CSPI_CLK_PODF_OFFSET;
 353         clk_sel = (cscmr1 & MXC_CCM_CSCMR1_CSPI_CLK_SEL_MASK) \
 354                         >> MXC_CCM_CSCMR1_CSPI_CLK_SEL_OFFSET;
 355
 356         switch (clk_sel) {
 357         case 0:
 358                 ret_val = decode_pll(mxc_plls[PLL1_CLOCK],
 359                                         CONFIG_SYS_MX5_HCLK) /
 360                                         ((pre_pdf + 1) * (pdf + 1));
 361                 break;
 362         case 1:
 363                 ret_val = decode_pll(mxc_plls[PLL2_CLOCK],
 364                                         CONFIG_SYS_MX5_HCLK) /
 365                                         ((pre_pdf + 1) * (pdf + 1));
 366                 break;
 367         case 2:
 368                 ret_val = decode_pll(mxc_plls[PLL3_CLOCK],
 369                                         CONFIG_SYS_MX5_HCLK) /
 370                                         ((pre_pdf + 1) * (pdf + 1));
 371                 break;
 372         default:
 373                 ret_val = get_lp_apm() / ((pre_pdf + 1) * (pdf + 1));
 374                 break;
 375         }
 376
 377         return ret_val;
 378 }
 379
 380 static u32 get_axi_a_clk(void)
 381 {
 382         u32 cbcdr =  __raw_readl(&mxc_ccm->cbcdr);
 383         u32 pdf = (cbcdr & MXC_CCM_CBCDR_AXI_A_PODF_MASK) \
 384                         >> MXC_CCM_CBCDR_AXI_A_PODF_OFFSET;
 385
 386         return  get_periph_clk() / (pdf + 1);
 387 }
 388
 389 static u32 get_axi_b_clk(void)
 390 {
 391         u32 cbcdr =  __raw_readl(&mxc_ccm->cbcdr);
 392         u32 pdf = (cbcdr & MXC_CCM_CBCDR_AXI_B_PODF_MASK) \
 393                         >> MXC_CCM_CBCDR_AXI_B_PODF_OFFSET;
 394
 395         return  get_periph_clk() / (pdf + 1);
 396 }
 397
 398 static u32 get_emi_slow_clk(void)
 399 {
 400         u32 cbcdr = __raw_readl(&mxc_ccm->cbcdr);
 401         u32 emi_clk_sel = cbcdr & MXC_CCM_CBCDR_EMI_CLK_SEL;
 402         u32 pdf = (cbcdr & MXC_CCM_CBCDR_EMI_PODF_MASK) \
 403                         >> MXC_CCM_CBCDR_EMI_PODF_OFFSET;
 404
 405         if (emi_clk_sel)
 406                 return  get_ahb_clk() / (pdf + 1);
 407
 408         return  get_periph_clk() / (pdf + 1);
 409 }
 410
 411 static u32 get_ddr_clk(void)
 412 {
 413         u32 ret_val = 0;
 414         u32 cbcmr = __raw_readl(&mxc_ccm->cbcmr);
 415         u32 ddr_clk_sel = (cbcmr & MXC_CCM_CBCMR_DDR_CLK_SEL_MASK) \
 416                                 >> MXC_CCM_CBCMR_DDR_CLK_SEL_OFFSET;
 417 #ifdef CONFIG_MX51
 418         u32 cbcdr = __raw_readl(&mxc_ccm->cbcdr);
 419         if (cbcdr & MXC_CCM_CBCDR_DDR_HIFREQ_SEL) {
 420                 u32 ddr_clk_podf = (cbcdr & MXC_CCM_CBCDR_DDR_PODF_MASK) >> \
 421                                         MXC_CCM_CBCDR_DDR_PODF_OFFSET;
 422
 423                 ret_val = decode_pll(mxc_plls[PLL1_CLOCK], CONFIG_SYS_MX5_HCLK);
 424                 ret_val /= ddr_clk_podf + 1;
 425
 426                 return ret_val;
 427         }
 428 #endif
 429         switch (ddr_clk_sel) {
 430         case 0:
 431                 ret_val = get_axi_a_clk();
 432                 break;
 433         case 1:
 434                 ret_val = get_axi_b_clk();
 435                 break;
 436         case 2:
 437                 ret_val = get_emi_slow_clk();
 438                 break;
 439         case 3:
 440                 ret_val = get_ahb_clk();
 441                 break;
 442         default:
 443                 break;
 444         }
 445
 446         return ret_val;
 447 }
 448
 449 /*
 450  * The API of get mxc clocks.
 451  */
 452 unsigned int mxc_get_clock(enum mxc_clock clk)
 453 {
 454         switch (clk) {
 455         case MXC_ARM_CLK:
 456                 return get_mcu_main_clk();
 457         case MXC_AHB_CLK:
 458                 return get_ahb_clk();
 459         case MXC_IPG_CLK:
 460                 return get_ipg_clk();
 461         case MXC_IPG_PERCLK:
 462                 return get_ipg_per_clk();
 463         case MXC_UART_CLK:
 464                 return get_uart_clk();
 465         case MXC_CSPI_CLK:
 466                 return imx_get_cspiclk();
 467         case MXC_FEC_CLK:
 468                 return decode_pll(mxc_plls[PLL1_CLOCK],
 469                                     CONFIG_SYS_MX5_HCLK);
 470         case MXC_SATA_CLK:
 471                 return get_ahb_clk();
 472         case MXC_DDR_CLK:
 473                 return get_ddr_clk();
 474         default:
 475                 break;
 476         }
 477         return -EINVAL;
 478 }
 479
 480 u32 imx_get_uartclk(void)
 481 {
 482         return get_uart_clk();
 483 }
 484
 485
 486 u32 imx_get_fecclk(void)
 487 {
 488         return mxc_get_clock(MXC_IPG_CLK);
 489 }
 490
 491 static int gcd(int m, int n)
 492 {
 493         int t;
 494         while (m > 0) {
 495                 if (n > m) {
 496                         t = m;
 497                         m = n;
 498                         n = t;
 499                 } /* swap */
 500                 m -= n;
 501         }
 502         return n;
 503 }
 504
 505 /*
 506  * This is to calculate various parameters based on reference clock and
 507  * targeted clock based on the equation:
 508  *      t_clk = 2*ref_freq*(mfi + mfn/(mfd+1))/(pd+1)
 509  * This calculation is based on a fixed MFD value for simplicity.
 510  */
 511 static int calc_pll_params(u32 ref, u32 target, struct pll_param *pll)
 512 {
 513         u64 pd, mfi = 1, mfn, mfd, t1;
 514         u32 n_target = target;
 515         u32 n_ref = ref, i;
 516
 517         /*
 518          * Make sure targeted freq is in the valid range.
 519          * Otherwise the following calculation might be wrong!!!
 520          */
 521         if (n_target < PLL_FREQ_MIN(ref) ||
 522                 n_target > PLL_FREQ_MAX(ref)) {
 523                 printf("Targeted peripheral clock should be"
 524                         "within [%d - %d]\n",
 525                         PLL_FREQ_MIN(ref) / SZ_DEC_1M,
 526                         PLL_FREQ_MAX(ref) / SZ_DEC_1M);
 527                 return -EINVAL;
 528         }
 529
 530         for (i = 0; i < ARRAY_SIZE(fixed_mfd); i++) {
 531                 if (fixed_mfd[i].ref_clk_hz == ref) {
 532                         mfd = fixed_mfd[i].mfd;
 533                         break;
 534                 }
 535         }
 536
 537         if (i == ARRAY_SIZE(fixed_mfd))
 538                 return -EINVAL;
 539
 540         /* Use n_target and n_ref to avoid overflow */
 541         for (pd = 1; pd <= PLL_PD_MAX; pd++) {
 542                 t1 = n_target * pd;
 543                 do_div(t1, (4 * n_ref));
 544                 mfi = t1;
 545                 if (mfi > PLL_MFI_MAX)
 546                         return -EINVAL;
 547                 else if (mfi < 5)
 548                         continue;
 549                 break;
 550         }
 551         /*
 552          * Now got pd and mfi already
 553          *
 554          * mfn = (((n_target * pd) / 4 - n_ref * mfi) * mfd) / n_ref;
 555          */
 556         t1 = n_target * pd;
 557         do_div(t1, 4);
 558         t1 -= n_ref * mfi;
 559         t1 *= mfd;
 560         do_div(t1, n_ref);
 561         mfn = t1;
 562         debug("ref=%d, target=%d, pd=%d," "mfi=%d,mfn=%d, mfd=%d\n",
 563                 ref, n_target, (u32)pd, (u32)mfi, (u32)mfn, (u32)mfd);
 564         i = 1;
 565         if (mfn != 0)
 566                 i = gcd(mfd, mfn);
 567         pll->pd = (u32)pd;
 568         pll->mfi = (u32)mfi;
 569         do_div(mfn, i);
 570         pll->mfn = (u32)mfn;
 571         do_div(mfd, i);
 572         pll->mfd = (u32)mfd;
 573
 574         return 0;
 575 }
 576
 577 #define calc_div(tgt_clk, src_clk, limit) ({            \
 578                 u32 v = 0;                              \
 579                 if (((src_clk) % (tgt_clk)) <= 100)     \
 580                         v = (src_clk) / (tgt_clk);      \
 581                 else                                    \
 582                         v = ((src_clk) / (tgt_clk)) + 1;\
 583                 if (v > limit)                          \
 584                         v = limit;                      \
 585                 (v - 1);                                \
 586         })
 587
 588 #define CHANGE_PLL_SETTINGS(pll, pd, fi, fn, fd) \
 589         {       \
 590                 __raw_writel(0x1232, &pll->ctrl);               \
 591                 __raw_writel(0x2, &pll->config);                \
 592                 __raw_writel((((pd) - 1) << 0) | ((fi) << 4),   \
 593                         &pll->op);                              \
 594                 __raw_writel(fn, &(pll->mfn));                  \
 595                 __raw_writel((fd) - 1, &pll->mfd);              \
 596                 __raw_writel((((pd) - 1) << 0) | ((fi) << 4),   \
 597                         &pll->hfs_op);                          \
 598                 __raw_writel(fn, &pll->hfs_mfn);                \
 599                 __raw_writel((fd) - 1, &pll->hfs_mfd);          \
 600                 __raw_writel(0x1232, &pll->ctrl);               \
 601                 while (!__raw_readl(&pll->ctrl) & 0x1)          \
 602                         ;\
 603         }
 604
 605 static int config_pll_clk(enum pll_clocks index, struct pll_param *pll_param)
 606 {
 607         u32 ccsr = __raw_readl(&mxc_ccm->ccsr);
 608         struct mxc_pll_reg *pll = mxc_plls[index];
 609
 610         switch (index) {
 611         case PLL1_CLOCK:
 612                 /* Switch ARM to PLL2 clock */
 613                 __raw_writel(ccsr | 0x4, &mxc_ccm->ccsr);
 614                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 615                                         pll_param->mfi, pll_param->mfn,
 616                                         pll_param->mfd);
 617                 /* Switch back */
 618                 __raw_writel(ccsr & ~0x4, &mxc_ccm->ccsr);
 619                 break;
 620         case PLL2_CLOCK:
 621                 /* Switch to pll2 bypass clock */
 622                 __raw_writel(ccsr | 0x2, &mxc_ccm->ccsr);
 623                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 624                                         pll_param->mfi, pll_param->mfn,
 625                                         pll_param->mfd);
 626                 /* Switch back */
 627                 __raw_writel(ccsr & ~0x2, &mxc_ccm->ccsr);
 628                 break;
 629         case PLL3_CLOCK:
 630                 /* Switch to pll3 bypass clock */
 631                 __raw_writel(ccsr | 0x1, &mxc_ccm->ccsr);
 632                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 633                                         pll_param->mfi, pll_param->mfn,
 634                                         pll_param->mfd);
 635                 /* Switch back */
 636                 __raw_writel(ccsr & ~0x1, &mxc_ccm->ccsr);
 637                 break;
 638         case PLL4_CLOCK:
 639                 /* Switch to pll4 bypass clock */
 640                 __raw_writel(ccsr | 0x20, &mxc_ccm->ccsr);
 641                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 642                                         pll_param->mfi, pll_param->mfn,
 643                                         pll_param->mfd);
 644                 /* Switch back */
 645                 __raw_writel(ccsr & ~0x20, &mxc_ccm->ccsr);
 646                 break;
 647         default:
 648                 return -EINVAL;
 649         }
 650
 651         return 0;
 652 }
 653
 654 /* Config CPU clock */
 655 static int config_core_clk(u32 ref, u32 freq)
 656 {
 657         int ret = 0;
 658         struct pll_param pll_param;
 659
 660         memset(&pll_param, 0, sizeof(struct pll_param));
 661
 662         /* The case that periph uses PLL1 is not considered here */
 663         ret = calc_pll_params(ref, freq, &pll_param);
 664         if (ret != 0) {
 665                 printf("Error: Can't find pll parameters for %u.%03uMHz ref %u.%03uMHz\n",
 666                         freq / 1000000, freq / 1000 % 1000,
 667                         ref / 1000000, ref / 1000 % 1000);
 668                 return ret;
 669         }
 670
 671         return config_pll_clk(PLL1_CLOCK, &pll_param);
 672 }
 673
 674 static int config_nfc_clk(u32 nfc_clk)
 675 {
 676         u32 reg;
 677         u32 parent_rate = get_emi_slow_clk();
 678         u32 div = parent_rate / nfc_clk;
 679
 680         if (nfc_clk <= 0)
 681                 return -EINVAL;
 682         if (div == 0)
 683                 div++;
 684         if (parent_rate / div > NFC_CLK_MAX)
 685                 div++;
 686         reg = __raw_readl(&mxc_ccm->cbcdr);
 687         reg &= ~MXC_CCM_CBCDR_NFC_PODF_MASK;
 688         reg |= (div - 1) << MXC_CCM_CBCDR_NFC_PODF_OFFSET;
 689         __raw_writel(reg, &mxc_ccm->cbcdr);
 690         while (__raw_readl(&mxc_ccm->cdhipr) != 0)
 691                 ;
 692         return 0;
 693 }
 694
 695 /* Config main_bus_clock for periphs */
 696 static int config_periph_clk(u32 ref, u32 freq)
 697 {
 698         int ret = 0;
 699         struct pll_param pll_param;
 700
 701         memset(&pll_param, 0, sizeof(struct pll_param));
 702
 703         if (__raw_readl(&mxc_ccm->cbcdr) & MXC_CCM_CBCDR_PERIPH_CLK_SEL) {
 704                 ret = calc_pll_params(ref, freq, &pll_param);
 705                 if (ret != 0) {
 706                         printf("Error: Can't find pll parameters for %u.%03uMHz ref %u.%03uMHz\n",
 707                                 freq / 1000000, freq / 1000 % 1000,
 708                                 ref / 1000000, ref / 1000 % 1000);
 709                         return ret;
 710                 }
 711                 switch ((__raw_readl(&mxc_ccm->cbcmr) & \
 712                         MXC_CCM_CBCMR_PERIPH_CLK_SEL_MASK) >> \
 713                         MXC_CCM_CBCMR_PERIPH_CLK_SEL_OFFSET) {
 714                 case 0:
 715                         return config_pll_clk(PLL1_CLOCK, &pll_param);
 716
 717                 case 1:
 718                         return config_pll_clk(PLL3_CLOCK, &pll_param);
 719
 720                 default:
 721                         return -EINVAL;
 722                 }
 723         }
 724
 725         return 0;
 726 }
 727
 728 static int config_ddr_clk(u32 emi_clk)
 729 {
 730         u32 clk_src;
 731         s32 shift = 0, clk_sel, div = 1;
 732         u32 cbcmr = __raw_readl(&mxc_ccm->cbcmr);
 733         u32 cbcdr = __raw_readl(&mxc_ccm->cbcdr);
 734
 735         if (emi_clk > MAX_DDR_CLK) {
 736                 printf("Warning: DDR clock should not exceed %d MHz\n",
 737                         MAX_DDR_CLK / SZ_DEC_1M);
 738                 emi_clk = MAX_DDR_CLK;
 739         }
 740
 741         clk_src = get_periph_clk();
 742         /* Find DDR clock input */
 743         clk_sel = (cbcmr >> 10) & 0x3;
 744 #ifdef CONFIG_MX51
 745         if (cbcdr & MXC_CCM_CBCDR_DDR_HIFREQ_SEL) {
 746                 clk_src = decode_pll(mxc_plls[PLL1_CLOCK], CONFIG_SYS_MX5_HCLK);
 747                 clk_sel = 4;
 748         }
 749 #endif
 750         switch (clk_sel) {
 751         case 0:
 752                 shift = 16;
 753                 break;
 754         case 1:
 755                 shift = 19;
 756                 break;
 757         case 2:
 758                 shift = 22;
 759                 break;
 760         case 3:
 761                 shift = 10;
 762                 break;
 763         case 4:
 764                 shift = 27;
 765                 break;
 766         default:
 767                 return -EINVAL;
 768         }
 769
 770         if ((clk_src % emi_clk) < 10000000)
 771                 div = clk_src / emi_clk;
 772         else
 773                 div = (clk_src / emi_clk) + 1;
 774         if (--div > 7)
 775                 div = 7;
 776
 777         cbcdr &= ~(0x7 << shift);
 778         cbcdr |= div << shift;
 779         __raw_writel(cbcdr, &mxc_ccm->cbcdr);
 780         while (__raw_readl(&mxc_ccm->cdhipr) != 0)
 781                 ;
 782         __raw_writel(0x0, &mxc_ccm->ccdr);
 783
 784         return 0;
 785 }
 786
 787 /*
 788  * This function assumes the expected core clock has to be changed by
 789  * modifying the PLL. This is NOT true always but for most of the times,
 790  * it is. So it assumes the PLL output freq is the same as the expected
 791  * core clock (presc=1) unless the core clock is less than PLL_FREQ_MIN.
 792  * In the latter case, it will try to increase the presc value until
 793  * (presc*core_clk) is greater than PLL_FREQ_MIN. It then makes call to
 794  * calc_pll_params() and obtains the values of PD, MFI,MFN, MFD based
 795  * on the targeted PLL and reference input clock to the PLL. Lastly,
 796  * it sets the register based on these values along with the dividers.
 797  * Note 1) There is no value checking for the passed-in divider values
 798  *         so the caller has to make sure those values are sensible.
 799  *      2) Also adjust the NFC divider such that the NFC clock doesn't
 800  *         exceed NFC_CLK_MAX.
 801  *      3) IPU HSP clock is independent of AHB clock. Even it can go up to
 802  *         177MHz for higher voltage, this function fixes the max to 133MHz.
 803  *      4) This function should not have allowed diag_printf() calls since
 804  *         the serial driver has been stoped. But leave then here to allow
 805  *         easy debugging by NOT calling the cyg_hal_plf_serial_stop().
 806  */
 807 int mxc_set_clock(u32 ref, u32 freq, enum mxc_clock clk)
 808 {
 809         freq *= SZ_DEC_1M;
 810
 811         switch (clk) {
 812         case MXC_ARM_CLK:
 813                 if (config_core_clk(ref, freq))
 814                         return -EINVAL;
 815                 break;
 816         case MXC_PERIPH_CLK:
 817                 if (config_periph_clk(ref, freq))
 818                         return -EINVAL;
 819                 break;
 820         case MXC_DDR_CLK:
 821                 if (config_ddr_clk(freq))
 822                         return -EINVAL;
 823                 break;
 824         case MXC_NFC_CLK:
 825                 if (config_nfc_clk(freq))
 826                         return -EINVAL;
 827                 break;
 828         default:
 829                 printf("Warning: Unsupported or invalid clock type: %d\n",
 830                         clk);
 831                 return -EINVAL;
 832         }
 833
 834         return 0;
 835 }
 836
 837 #ifdef CONFIG_MX53
 838 /*
 839  * The clock for the external interface can be set to use internal clock
 840  * if fuse bank 4, row 3, bit 2 is set.
 841  * This is an undocumented feature and it was confirmed by Freescale's support:
 842  * Fuses (but not pins) may be used to configure SATA clocks.
 843  * Particularly the i.MX53 Fuse_Map contains the next information
 844  * about configuring SATA clocks :  SATA_ALT_REF_CLK[1:0] (offset 0x180C)
 845  * '00' - 100MHz (External)
 846  * '01' - 50MHz (External)
 847  * '10' - 120MHz, internal (USB PHY)
 848  * '11' - Reserved
 849 */
 850 void mxc_set_sata_internal_clock(void)
 851 {
 852         u32 *tmp_base = (u32 *)(IIM_BASE_ADDR + 0x180c);
 853
 854         set_usb_phy1_clk();
 855
 856         writel((readl(tmp_base) & ~0x7) | 0x4, tmp_base);
 857 }
 858 #endif
 859
 860 /*
 861  * Dump some core clockes.
 862  */
 863 int do_mx5_showclocks(cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
 864 {
 865         u32 freq;
 866
 867         freq = decode_pll(mxc_plls[PLL1_CLOCK], CONFIG_SYS_MX5_HCLK);
 868         printf("PLL1       %8d MHz\n", freq / 1000000);
 869         freq = decode_pll(mxc_plls[PLL2_CLOCK], CONFIG_SYS_MX5_HCLK);
 870         printf("PLL2       %8d MHz\n", freq / 1000000);
 871         freq = decode_pll(mxc_plls[PLL3_CLOCK], CONFIG_SYS_MX5_HCLK);
 872         printf("PLL3       %8d MHz\n", freq / 1000000);
 873 #ifdef  CONFIG_MX53
 874         freq = decode_pll(mxc_plls[PLL4_CLOCK], CONFIG_SYS_MX5_HCLK);
 875         printf("PLL4       %8d MHz\n", freq / 1000000);
 876 #endif
 877
 878         printf("\n");
 879         printf("AHB        %8d kHz\n", mxc_get_clock(MXC_AHB_CLK) / 1000);
 880         printf("IPG        %8d kHz\n", mxc_get_clock(MXC_IPG_CLK) / 1000);
 881         printf("IPG PERCLK %8d kHz\n", mxc_get_clock(MXC_IPG_PERCLK) / 1000);
 882         printf("DDR        %8d kHz\n", mxc_get_clock(MXC_DDR_CLK) / 1000);
 883
 884         return 0;
 885 }
 886
 887 /***************************************************/
 888
 889 U_BOOT_CMD(
 890         clocks, CONFIG_SYS_MAXARGS, 1, do_mx5_showclocks,
 891         "display clocks",
 892         ""
 893 );