arch/arm/cpu/armv7/mx5/clock.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #include <common.h>
  11 #include <asm/io.h>
  12 #include <asm/errno.h>
  13 #include <asm/arch/imx-regs.h>
  14 #include <asm/arch/crm_regs.h>
  15 #include <asm/arch/clock.h>
  16 #include <div64.h>
  17 #include <asm/arch/sys_proto.h>
  18
  19 enum pll_clocks {
  20         PLL1_CLOCK = 0,
  21         PLL2_CLOCK,
  22         PLL3_CLOCK,
  23 #ifdef CONFIG_MX53
  24         PLL4_CLOCK,
  25 #endif
  26         PLL_CLOCKS,
  27 };
  28
  29 struct mxc_pll_reg *mxc_plls[PLL_CLOCKS] = {
  30         [PLL1_CLOCK] = (struct mxc_pll_reg *)PLL1_BASE_ADDR,
  31         [PLL2_CLOCK] = (struct mxc_pll_reg *)PLL2_BASE_ADDR,
  32         [PLL3_CLOCK] = (struct mxc_pll_reg *)PLL3_BASE_ADDR,
  33 #ifdef  CONFIG_MX53
  34         [PLL4_CLOCK] = (struct mxc_pll_reg *)PLL4_BASE_ADDR,
  35 #endif
  36 };
  37
  38 #define AHB_CLK_ROOT    133333333
  39 #define SZ_DEC_1M       1000000
  40 #define PLL_PD_MAX      16      /* Actual pd+1 */
  41 #define PLL_MFI_MAX     15
  42 #define PLL_MFI_MIN     5
  43 #define ARM_DIV_MAX     8
  44 #define IPG_DIV_MAX     4
  45 #define AHB_DIV_MAX     8
  46 #define EMI_DIV_MAX     8
  47 #define NFC_DIV_MAX     8
  48
  49 struct fixed_pll_mfd {
  50         u32 ref_clk_hz;
  51         u32 mfd;
  52 };
  53
  54 const struct fixed_pll_mfd fixed_mfd[] = {
  55         {MXC_HCLK, 24 * 16},
  56 };
  57
  58 struct pll_param {
  59         u32 pd;
  60         u32 mfi;
  61         u32 mfn;
  62         u32 mfd;
  63 };
  64
  65 #define PLL_FREQ_MAX(ref_clk)  (4 * (ref_clk) * PLL_MFI_MAX)
  66 #define PLL_FREQ_MIN(ref_clk) \
  67                 ((2 * (ref_clk) * (PLL_MFI_MIN - 1)) / PLL_PD_MAX)
  68 #define MAX_DDR_CLK     420000000
  69 #define NFC_CLK_MAX     34000000
  70
  71 struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)MXC_CCM_BASE;
  72
  73 int clk_enable(struct clk *clk)
  74 {
  75         int ret = 0;
  76
  77         if (!clk)
  78                 return 0;
  79
  80         if (clk->id >= 0)
  81                 printf("enabling %s.%d clock %d\n", clk->name, clk->id, clk->usecount);
  82         else
  83                 printf("enabling %s clock %d\n", clk->name, clk->usecount);
  84         if (clk->usecount++ == 0) {
  85                 if (!clk->enable)
  86                         return 0;
  87                 ret = clk->enable(clk);
  88                 if (ret)
  89                         clk->usecount--;
  90         }
  91         return ret;
  92 }
  93
  94 void clk_disable(struct clk *clk)
  95 {
  96         if (!clk)
  97                 return;
  98
  99         if (clk->id >= 0)
 100                 printf("disabling %s.%d clock %d\n", clk->name, clk->id, clk->usecount);
 101         else
 102                 printf("disabling %s clock %d\n", clk->name, clk->usecount);
 103         if (!(--clk->usecount)) {
 104                 if (clk->disable)
 105                         clk->disable(clk);
 106         }
 107         if (clk->usecount < 0) {
 108                 printf("%s: clk %p (%s) underflow\n", __func__, clk, clk->name);
 109                 //hang();
 110         }
 111 }
 112
 113 int clk_get_usecount(struct clk *clk)
 114 {
 115         if (clk == NULL)
 116                 return 0;
 117
 118         return clk->usecount;
 119 }
 120
 121 u32 clk_get_rate(struct clk *clk)
 122 {
 123         if (!clk)
 124                 return 0;
 125
 126         return clk->rate;
 127 }
 128
 129 struct clk *clk_get_parent(struct clk *clk)
 130 {
 131         if (!clk)
 132                 return 0;
 133
 134         return clk->parent;
 135 }
 136
 137 int clk_set_rate(struct clk *clk, unsigned long rate)
 138 {
 139         if (clk && clk->set_rate)
 140                 clk->set_rate(clk, rate);
 141         return clk->rate;
 142 }
 143
 144 long clk_round_rate(struct clk *clk, unsigned long rate)
 145 {
 146         if (clk == NULL || !clk->round_rate)
 147                 return 0;
 148
 149         return clk->round_rate(clk, rate);
 150 }
 151
 152 int clk_set_parent(struct clk *clk, struct clk *parent)
 153 {
 154         debug("Setting parent of clk %p to %p (%p)\n", clk, parent,
 155                 clk ? clk->parent : NULL);
 156
 157         if (!clk || clk == parent)
 158                 return 0;
 159
 160         if (clk->set_parent) {
 161                 int ret;
 162
 163                 ret = clk->set_parent(clk, parent);
 164                 if (ret)
 165                         return ret;
 166         }
 167         clk->parent = parent;
 168         return 0;
 169 }
 170
 171 void set_usboh3_clk(void)
 172 {
 173         clrsetbits_le32(&mxc_ccm->cscmr1,
 174                         MXC_CCM_CSCMR1_USBOH3_CLK_SEL_MASK,
 175                         MXC_CCM_CSCMR1_USBOH3_CLK_SEL(1));
 176         clrsetbits_le32(&mxc_ccm->cscdr1,
 177                         MXC_CCM_CSCDR1_USBOH3_CLK_PODF_MASK |
 178                         MXC_CCM_CSCDR1_USBOH3_CLK_PRED_MASK,
 179                         MXC_CCM_CSCDR1_USBOH3_CLK_PRED(4) |
 180                         MXC_CCM_CSCDR1_USBOH3_CLK_PODF(1));
 181 }
 182
 183 void enable_usboh3_clk(unsigned char enable)
 184 {
 185         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 186
 187         clrsetbits_le32(&mxc_ccm->CCGR2,
 188                         MXC_CCM_CCGR2_USBOH3_60M(MXC_CCM_CCGR_CG_MASK),
 189                         MXC_CCM_CCGR2_USBOH3_60M(cg));
 190 }
 191
 192 void ipu_clk_enable(void)
 193 {
 194         /* IPU root clock derived from AXI B */
 195         clrsetbits_le32(&mxc_ccm->cbcmr, MXC_CCM_CBCMR_IPU_HSP_CLK_SEL_MASK,
 196                         MXC_CCM_CBCMR_IPU_HSP_CLK_SEL(1));
 197
 198         setbits_le32(&mxc_ccm->CCGR5,
 199                 MXC_CCM_CCGR5_IPU(MXC_CCM_CCGR_CG_MASK));
 200
 201         /* Handshake with IPU when certain clock rates are changed. */
 202         clrbits_le32(&mxc_ccm->ccdr, MXC_CCM_CCDR_IPU_HS_MASK);
 203
 204         /* Handshake with IPU when LPM is entered as its enabled. */
 205         clrbits_le32(&mxc_ccm->clpcr, MXC_CCM_CLPCR_BYPASS_IPU_LPM_HS);
 206 }
 207
 208 void ipu_clk_disable(void)
 209 {
 210         clrbits_le32(&mxc_ccm->CCGR5,
 211                 MXC_CCM_CCGR5_IPU(MXC_CCM_CCGR_CG_MASK));
 212
 213         /* Handshake with IPU when certain clock rates are changed. */
 214         setbits_le32(&mxc_ccm->ccdr, MXC_CCM_CCDR_IPU_HS_MASK);
 215
 216         /* Handshake with IPU when LPM is entered as its enabled. */
 217         setbits_le32(&mxc_ccm->clpcr, MXC_CCM_CLPCR_BYPASS_IPU_LPM_HS);
 218 }
 219
 220 void ipu_di_clk_enable(int di)
 221 {
 222         switch (di) {
 223         case 0:
 224                 setbits_le32(&mxc_ccm->CCGR6,
 225                         MXC_CCM_CCGR6_IPU_DI0(MXC_CCM_CCGR_CG_MASK));
 226                 break;
 227         case 1:
 228                 setbits_le32(&mxc_ccm->CCGR6,
 229                         MXC_CCM_CCGR6_IPU_DI1(MXC_CCM_CCGR_CG_MASK));
 230                 break;
 231         default:
 232                 printf("%s: Invalid DI index %d\n", __func__, di);
 233         }
 234 }
 235
 236 void ipu_di_clk_disable(int di)
 237 {
 238         switch (di) {
 239         case 0:
 240                 clrbits_le32(&mxc_ccm->CCGR6,
 241                         MXC_CCM_CCGR6_IPU_DI0(MXC_CCM_CCGR_CG_MASK));
 242                 break;
 243         case 1:
 244                 clrbits_le32(&mxc_ccm->CCGR6,
 245                         MXC_CCM_CCGR6_IPU_DI1(MXC_CCM_CCGR_CG_MASK));
 246                 break;
 247         default:
 248                 printf("%s: Invalid DI index %d\n", __func__, di);
 249         }
 250 }
 251
 252 #ifdef CONFIG_MX53
 253 void ldb_clk_enable(int ldb)
 254 {
 255         switch (ldb) {
 256         case 0:
 257                 setbits_le32(&mxc_ccm->CCGR6,
 258                         MXC_CCM_CCGR6_LDB_DI0(MXC_CCM_CCGR_CG_MASK));
 259                 break;
 260         case 1:
 261                 setbits_le32(&mxc_ccm->CCGR6,
 262                         MXC_CCM_CCGR6_LDB_DI1(MXC_CCM_CCGR_CG_MASK));
 263                 break;
 264         default:
 265                 printf("%s: Invalid LDB index %d\n", __func__, ldb);
 266         }
 267 }
 268
 269 void ldb_clk_disable(int ldb)
 270 {
 271         switch (ldb) {
 272         case 0:
 273                 clrbits_le32(&mxc_ccm->CCGR6,
 274                         MXC_CCM_CCGR6_LDB_DI0(MXC_CCM_CCGR_CG_MASK));
 275                 break;
 276         case 1:
 277                 clrbits_le32(&mxc_ccm->CCGR6,
 278                         MXC_CCM_CCGR6_LDB_DI1(MXC_CCM_CCGR_CG_MASK));
 279                 break;
 280         default:
 281                 printf("%s: Invalid LDB index %d\n", __func__, ldb);
 282         }
 283 }
 284 #endif
 285
 286 #ifdef CONFIG_I2C_MXC
 287 /* i2c_num can be from 0, to 1 for i.MX51 and 2 for i.MX53 */
 288 int enable_i2c_clk(unsigned char enable, unsigned i2c_num)
 289 {
 290         u32 mask;
 291
 292 #if defined(CONFIG_MX51)
 293         if (i2c_num > 1)
 294 #elif defined(CONFIG_MX53)
 295         if (i2c_num > 2)
 296 #endif
 297                 return -EINVAL;
 298         mask = MXC_CCM_CCGR_CG_MASK <<
 299                         (MXC_CCM_CCGR1_I2C1_OFFSET + (i2c_num << 1));
 300         if (enable)
 301                 setbits_le32(&mxc_ccm->CCGR1, mask);
 302         else
 303                 clrbits_le32(&mxc_ccm->CCGR1, mask);
 304         return 0;
 305 }
 306 #endif
 307
 308 void set_usb_phy_clk(void)
 309 {
 310         clrbits_le32(&mxc_ccm->cscmr1, MXC_CCM_CSCMR1_USB_PHY_CLK_SEL);
 311 }
 312
 313 #if defined(CONFIG_MX51)
 314 void enable_usb_phy1_clk(unsigned char enable)
 315 {
 316         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 317
 318         clrsetbits_le32(&mxc_ccm->CCGR2,
 319                         MXC_CCM_CCGR2_USB_PHY(MXC_CCM_CCGR_CG_MASK),
 320                         MXC_CCM_CCGR2_USB_PHY(cg));
 321 }
 322
 323 void enable_usb_phy2_clk(unsigned char enable)
 324 {
 325         /* i.MX51 has a single USB PHY clock, so do nothing here. */
 326 }
 327 #elif defined(CONFIG_MX53)
 328 void enable_usb_phy1_clk(unsigned char enable)
 329 {
 330         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 331
 332         clrsetbits_le32(&mxc_ccm->CCGR4,
 333                         MXC_CCM_CCGR4_USB_PHY1(MXC_CCM_CCGR_CG_MASK),
 334                         MXC_CCM_CCGR4_USB_PHY1(cg));
 335 }
 336
 337 void enable_usb_phy2_clk(unsigned char enable)
 338 {
 339         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 340
 341         clrsetbits_le32(&mxc_ccm->CCGR4,
 342                         MXC_CCM_CCGR4_USB_PHY2(MXC_CCM_CCGR_CG_MASK),
 343                         MXC_CCM_CCGR4_USB_PHY2(cg));
 344 }
 345 #endif
 346
 347 /*
 348  * Calculate the frequency of PLLn.
 349  */
 350 static uint32_t decode_pll(struct mxc_pll_reg *pll, uint32_t infreq)
 351 {
 352         uint32_t ctrl, op, mfd, mfn, mfi, pdf, ret;
 353         uint64_t refclk, temp;
 354         int32_t mfn_abs;
 355
 356         ctrl = readl(&pll->ctrl);
 357
 358         if (ctrl & MXC_DPLLC_CTL_HFSM) {
 359                 mfn = readl(&pll->hfs_mfn);
 360                 mfd = readl(&pll->hfs_mfd);
 361                 op = readl(&pll->hfs_op);
 362         } else {
 363                 mfn = readl(&pll->mfn);
 364                 mfd = readl(&pll->mfd);
 365                 op = readl(&pll->op);
 366         }
 367
 368         mfd &= MXC_DPLLC_MFD_MFD_MASK;
 369         mfn &= MXC_DPLLC_MFN_MFN_MASK;
 370         pdf = op & MXC_DPLLC_OP_PDF_MASK;
 371         mfi = MXC_DPLLC_OP_MFI_RD(op);
 372
 373         /* 21.2.3 */
 374         if (mfi < 5)
 375                 mfi = 5;
 376
 377         /* Sign extend */
 378         if (mfn >= 0x04000000) {
 379                 mfn |= 0xfc000000;
 380                 mfn_abs = -mfn;
 381         } else
 382                 mfn_abs = mfn;
 383
 384         refclk = infreq * 2;
 385         if (ctrl & MXC_DPLLC_CTL_DPDCK0_2_EN)
 386                 refclk *= 2;
 387
 388         do_div(refclk, pdf + 1);
 389         temp = refclk * mfn_abs;
 390         do_div(temp, mfd + 1);
 391         ret = refclk * mfi;
 392
 393         if ((int)mfn < 0)
 394                 ret -= temp;
 395         else
 396                 ret += temp;
 397
 398         return ret;
 399 }
 400
 401 #ifdef CONFIG_MX51
 402 /*
 403  * This function returns the Frequency Pre-Multiplier clock.
 404  */
 405 static u32 get_fpm(void)
 406 {
 407         u32 mult;
 408         u32 ccr = readl(&mxc_ccm->ccr);
 409
 410         if (ccr & MXC_CCM_CCR_FPM_MULT)
 411                 mult = 1024;
 412         else
 413                 mult = 512;
 414
 415         return MXC_CLK32 * mult;
 416 }
 417 #endif
 418
 419 /*
 420  * This function returns the low power audio clock.
 421  */
 422 static u32 get_lp_apm(void)
 423 {
 424         u32 ret_val = 0;
 425         u32 ccsr = readl(&mxc_ccm->ccsr);
 426
 427         if (ccsr & MXC_CCM_CCSR_LP_APM)
 428 #if defined(CONFIG_MX51)
 429                 ret_val = get_fpm();
 430 #elif defined(CONFIG_MX53)
 431                 ret_val = decode_pll(mxc_plls[PLL4_CLOCK], MXC_HCLK);
 432 #endif
 433         else
 434                 ret_val = MXC_HCLK;
 435
 436         return ret_val;
 437 }
 438
 439 /*
 440  * Get mcu main rate
 441  */
 442 u32 get_mcu_main_clk(void)
 443 {
 444         u32 reg, freq;
 445
 446         reg = MXC_CCM_CACRR_ARM_PODF_RD(readl(&mxc_ccm->cacrr));
 447         freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 448         return freq / (reg + 1);
 449 }
 450
 451 /*
 452  * Get the rate of peripheral's root clock.
 453  */
 454 u32 get_periph_clk(void)
 455 {
 456         u32 reg;
 457
 458         reg = readl(&mxc_ccm->cbcdr);
 459         if (!(reg & MXC_CCM_CBCDR_PERIPH_CLK_SEL))
 460                 return decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 461         reg = readl(&mxc_ccm->cbcmr);
 462         switch (MXC_CCM_CBCMR_PERIPH_CLK_SEL_RD(reg)) {
 463         case 0:
 464                 return decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 465         case 1:
 466                 return decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 467         case 2:
 468                 return get_lp_apm();
 469         default:
 470                 return 0;
 471         }
 472         /* NOTREACHED */
 473 }
 474
 475 /*
 476  * Get the rate of ipg clock.
 477  */
 478 static u32 get_ipg_clk(void)
 479 {
 480         uint32_t freq, reg, div;
 481
 482         freq = get_ahb_clk();
 483
 484         reg = readl(&mxc_ccm->cbcdr);
 485         div = MXC_CCM_CBCDR_IPG_PODF_RD(reg) + 1;
 486
 487         return freq / div;
 488 }
 489
 490 /*
 491  * Get the rate of ipg_per clock.
 492  */
 493 static u32 get_ipg_per_clk(void)
 494 {
 495         u32 freq, pred1, pred2, podf;
 496
 497         if (readl(&mxc_ccm->cbcmr) & MXC_CCM_CBCMR_PERCLK_IPG_CLK_SEL)
 498                 return get_ipg_clk();
 499
 500         if (readl(&mxc_ccm->cbcmr) & MXC_CCM_CBCMR_PERCLK_LP_APM_CLK_SEL)
 501                 freq = get_lp_apm();
 502         else
 503                 freq = get_periph_clk();
 504         podf = readl(&mxc_ccm->cbcdr);
 505         pred1 = MXC_CCM_CBCDR_PERCLK_PRED1_RD(podf);
 506         pred2 = MXC_CCM_CBCDR_PERCLK_PRED2_RD(podf);
 507         podf = MXC_CCM_CBCDR_PERCLK_PODF_RD(podf);
 508         return freq / ((pred1 + 1) * (pred2 + 1) * (podf + 1));
 509 }
 510
 511 /* Get the output clock rate of a standard PLL MUX for peripherals. */
 512 static u32 get_standard_pll_sel_clk(u32 clk_sel)
 513 {
 514         u32 freq = 0;
 515
 516         switch (clk_sel & 0x3) {
 517         case 0:
 518                 freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 519                 break;
 520         case 1:
 521                 freq = decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 522                 break;
 523         case 2:
 524                 freq = decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 525                 break;
 526         case 3:
 527                 freq = get_lp_apm();
 528                 break;
 529         }
 530
 531         return freq;
 532 }
 533
 534 /*
 535  * Get the rate of uart clk.
 536  */
 537 static u32 get_uart_clk(void)
 538 {
 539         unsigned int clk_sel, freq, reg, pred, podf;
 540
 541         reg = readl(&mxc_ccm->cscmr1);
 542         clk_sel = MXC_CCM_CSCMR1_UART_CLK_SEL_RD(reg);
 543         freq = get_standard_pll_sel_clk(clk_sel);
 544
 545         reg = readl(&mxc_ccm->cscdr1);
 546         pred = MXC_CCM_CSCDR1_UART_CLK_PRED_RD(reg);
 547         podf = MXC_CCM_CSCDR1_UART_CLK_PODF_RD(reg);
 548         freq /= (pred + 1) * (podf + 1);
 549
 550         return freq;
 551 }
 552
 553 /*
 554  * get cspi clock rate.
 555  */
 556 static u32 imx_get_cspiclk(void)
 557 {
 558         u32 ret_val = 0, pdf, pre_pdf, clk_sel, freq;
 559         u32 cscmr1 = readl(&mxc_ccm->cscmr1);
 560         u32 cscdr2 = readl(&mxc_ccm->cscdr2);
 561
 562         pre_pdf = MXC_CCM_CSCDR2_CSPI_CLK_PRED_RD(cscdr2);
 563         pdf = MXC_CCM_CSCDR2_CSPI_CLK_PODF_RD(cscdr2);
 564         clk_sel = MXC_CCM_CSCMR1_CSPI_CLK_SEL_RD(cscmr1);
 565         freq = get_standard_pll_sel_clk(clk_sel);
 566         ret_val = freq / ((pre_pdf + 1) * (pdf + 1));
 567         return ret_val;
 568 }
 569
 570 /*
 571  * get esdhc clock rate.
 572  */
 573 static u32 get_esdhc_clk(u32 port)
 574 {
 575         u32 clk_sel = 0, pred = 0, podf = 0, freq = 0;
 576         u32 cscmr1 = readl(&mxc_ccm->cscmr1);
 577         u32 cscdr1 = readl(&mxc_ccm->cscdr1);
 578
 579         switch (port) {
 580         case 0:
 581                 clk_sel = MXC_CCM_CSCMR1_ESDHC1_MSHC1_CLK_SEL_RD(cscmr1);
 582                 pred = MXC_CCM_CSCDR1_ESDHC1_MSHC1_CLK_PRED_RD(cscdr1);
 583                 podf = MXC_CCM_CSCDR1_ESDHC1_MSHC1_CLK_PODF_RD(cscdr1);
 584                 break;
 585         case 1:
 586                 clk_sel = MXC_CCM_CSCMR1_ESDHC2_MSHC2_CLK_SEL_RD(cscmr1);
 587                 pred = MXC_CCM_CSCDR1_ESDHC2_MSHC2_CLK_PRED_RD(cscdr1);
 588                 podf = MXC_CCM_CSCDR1_ESDHC2_MSHC2_CLK_PODF_RD(cscdr1);
 589                 break;
 590         case 2:
 591                 if (cscmr1 & MXC_CCM_CSCMR1_ESDHC3_CLK_SEL)
 592                         return get_esdhc_clk(1);
 593                 else
 594                         return get_esdhc_clk(0);
 595         case 3:
 596                 if (cscmr1 & MXC_CCM_CSCMR1_ESDHC4_CLK_SEL)
 597                         return get_esdhc_clk(1);
 598                 else
 599                         return get_esdhc_clk(0);
 600         default:
 601                 break;
 602         }
 603
 604         freq = get_standard_pll_sel_clk(clk_sel) / ((pred + 1) * (podf + 1));
 605         return freq;
 606 }
 607
 608 static u32 get_axi_a_clk(void)
 609 {
 610         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 611         u32 pdf = MXC_CCM_CBCDR_AXI_A_PODF_RD(cbcdr);
 612
 613         return  get_periph_clk() / (pdf + 1);
 614 }
 615
 616 static u32 get_axi_b_clk(void)
 617 {
 618         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 619         u32 pdf = MXC_CCM_CBCDR_AXI_B_PODF_RD(cbcdr);
 620
 621         return  get_periph_clk() / (pdf + 1);
 622 }
 623
 624 static u32 get_emi_slow_clk(void)
 625 {
 626         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 627         u32 emi_clk_sel = cbcdr & MXC_CCM_CBCDR_EMI_CLK_SEL;
 628         u32 pdf = MXC_CCM_CBCDR_EMI_PODF_RD(cbcdr);
 629
 630         if (emi_clk_sel)
 631                 return  get_ahb_clk() / (pdf + 1);
 632
 633         return  get_periph_clk() / (pdf + 1);
 634 }
 635
 636 static u32 get_ddr_clk(void)
 637 {
 638         u32 ret_val = 0;
 639         u32 cbcmr = readl(&mxc_ccm->cbcmr);
 640         u32 ddr_clk_sel = MXC_CCM_CBCMR_DDR_CLK_SEL_RD(cbcmr);
 641 #ifdef CONFIG_MX51
 642         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 643         if (cbcdr & MXC_CCM_CBCDR_DDR_HIFREQ_SEL) {
 644                 u32 ddr_clk_podf = MXC_CCM_CBCDR_DDR_PODF_RD(cbcdr);
 645
 646                 ret_val = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 647                 ret_val /= ddr_clk_podf + 1;
 648
 649                 return ret_val;
 650         }
 651 #endif
 652         switch (ddr_clk_sel) {
 653         case 0:
 654                 ret_val = get_axi_a_clk();
 655                 break;
 656         case 1:
 657                 ret_val = get_axi_b_clk();
 658                 break;
 659         case 2:
 660                 ret_val = get_emi_slow_clk();
 661                 break;
 662         case 3:
 663                 ret_val = get_ahb_clk();
 664                 break;
 665         default:
 666                 break;
 667         }
 668
 669         return ret_val;
 670 }
 671
 672 /*
 673  * The API of get mxc clocks.
 674  */
 675 unsigned int mxc_get_clock(enum mxc_clock clk)
 676 {
 677         switch (clk) {
 678         case MXC_ARM_CLK:
 679                 return get_mcu_main_clk();
 680         case MXC_AHB_CLK:
 681                 return get_ahb_clk();
 682         case MXC_IPG_CLK:
 683                 return get_ipg_clk();
 684         case MXC_IPG_PERCLK:
 685         case MXC_I2C_CLK:
 686                 return get_ipg_per_clk();
 687         case MXC_UART_CLK:
 688                 return get_uart_clk();
 689         case MXC_CSPI_CLK:
 690                 return imx_get_cspiclk();
 691         case MXC_ESDHC_CLK:
 692                 return get_esdhc_clk(0);
 693         case MXC_ESDHC2_CLK:
 694                 return get_esdhc_clk(1);
 695         case MXC_ESDHC3_CLK:
 696                 return get_esdhc_clk(2);
 697         case MXC_ESDHC4_CLK:
 698                 return get_esdhc_clk(3);
 699         case MXC_FEC_CLK:
 700                 return get_ipg_clk();
 701         case MXC_SATA_CLK:
 702                 return get_ahb_clk();
 703         case MXC_DDR_CLK:
 704                 return get_ddr_clk();
 705         default:
 706                 break;
 707         }
 708         return -EINVAL;
 709 }
 710
 711 u32 imx_get_uartclk(void)
 712 {
 713         return get_uart_clk();
 714 }
 715
 716 u32 imx_get_fecclk(void)
 717 {
 718         return get_ipg_clk();
 719 }
 720
 721 static int gcd(int m, int n)
 722 {
 723         int t;
 724         while (m > 0) {
 725                 if (n > m) {
 726                         t = m;
 727                         m = n;
 728                         n = t;
 729                 } /* swap */
 730                 m -= n;
 731         }
 732         return n;
 733 }
 734
 735 /*
 736  * This is to calculate various parameters based on reference clock and
 737  * targeted clock based on the equation:
 738  *      t_clk = 2*ref_freq*(mfi + mfn/(mfd+1))/(pd+1)
 739  * This calculation is based on a fixed MFD value for simplicity.
 740  */
 741 static int calc_pll_params(u32 ref, u32 target, struct pll_param *pll)
 742 {
 743         u64 pd, mfi = 1, mfn, mfd, t1;
 744         u32 n_target = target;
 745         u32 n_ref = ref, i;
 746
 747         /*
 748          * Make sure targeted freq is in the valid range.
 749          * Otherwise the following calculation might be wrong!!!
 750          */
 751         if (n_target < PLL_FREQ_MIN(ref) ||
 752                 n_target > PLL_FREQ_MAX(ref)) {
 753                 printf("Targeted peripheral clock should be within [%d - %d]\n",
 754                         PLL_FREQ_MIN(ref) / SZ_DEC_1M,
 755                         PLL_FREQ_MAX(ref) / SZ_DEC_1M);
 756                 return -EINVAL;
 757         }
 758
 759         for (i = 0; i < ARRAY_SIZE(fixed_mfd); i++) {
 760                 if (fixed_mfd[i].ref_clk_hz == ref) {
 761                         mfd = fixed_mfd[i].mfd;
 762                         break;
 763                 }
 764         }
 765
 766         if (i == ARRAY_SIZE(fixed_mfd))
 767                 return -EINVAL;
 768
 769         /* Use n_target and n_ref to avoid overflow */
 770         for (pd = 1; pd <= PLL_PD_MAX; pd++) {
 771                 t1 = n_target * pd;
 772                 do_div(t1, (4 * n_ref));
 773                 mfi = t1;
 774                 if (mfi > PLL_MFI_MAX)
 775                         return -EINVAL;
 776                 else if (mfi < 5)
 777                         continue;
 778                 break;
 779         }
 780         /*
 781          * Now got pd and mfi already
 782          *
 783          * mfn = (((n_target * pd) / 4 - n_ref * mfi) * mfd) / n_ref;
 784          */
 785         t1 = n_target * pd;
 786         do_div(t1, 4);
 787         t1 -= n_ref * mfi;
 788         t1 *= mfd;
 789         do_div(t1, n_ref);
 790         mfn = t1;
 791         debug("ref=%d, target=%d, pd=%d," "mfi=%d,mfn=%d, mfd=%d\n",
 792                 ref, n_target, (u32)pd, (u32)mfi, (u32)mfn, (u32)mfd);
 793         i = 1;
 794         if (mfn != 0)
 795                 i = gcd(mfd, mfn);
 796         pll->pd = (u32)pd;
 797         pll->mfi = (u32)mfi;
 798         do_div(mfn, i);
 799         pll->mfn = (u32)mfn;
 800         do_div(mfd, i);
 801         pll->mfd = (u32)mfd;
 802
 803         return 0;
 804 }
 805
 806 #define calc_div(tgt_clk, src_clk, limit) ({            \
 807                 u32 v = 0;                              \
 808                 if (((src_clk) % (tgt_clk)) <= 100)     \
 809                         v = (src_clk) / (tgt_clk);      \
 810                 else                                    \
 811                         v = ((src_clk) / (tgt_clk)) + 1;\
 812                 if (v > limit)                          \
 813                         v = limit;                      \
 814                 (v - 1);                                \
 815         })
 816
 817 #define CHANGE_PLL_SETTINGS(pll, pd, fi, fn, fd) \
 818         {       \
 819                 __raw_writel(0x1232, &pll->ctrl);               \
 820                 __raw_writel(0x2, &pll->config);                \
 821                 __raw_writel((((pd) - 1) << 0) | ((fi) << 4),   \
 822                         &pll->op);                              \
 823                 __raw_writel(fn, &(pll->mfn));                  \
 824                 __raw_writel((fd) - 1, &pll->mfd);              \
 825                 __raw_writel((((pd) - 1) << 0) | ((fi) << 4),   \
 826                         &pll->hfs_op);                          \
 827                 __raw_writel(fn, &pll->hfs_mfn);                \
 828                 __raw_writel((fd) - 1, &pll->hfs_mfd);          \
 829                 __raw_writel(0x1232, &pll->ctrl);               \
 830                 while (!__raw_readl(&pll->ctrl) & 0x1)          \
 831                         ;\
 832         }
 833
 834 static int config_pll_clk(enum pll_clocks index, struct pll_param *pll_param)
 835 {
 836         u32 ccsr = __raw_readl(&mxc_ccm->ccsr);
 837         struct mxc_pll_reg *pll = mxc_plls[index];
 838
 839         switch (index) {
 840         case PLL1_CLOCK:
 841                 /* Switch ARM to PLL2 clock */
 842                 __raw_writel(ccsr | 0x4, &mxc_ccm->ccsr);
 843                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 844                                         pll_param->mfi, pll_param->mfn,
 845                                         pll_param->mfd);
 846                 /* Switch back */
 847                 __raw_writel(ccsr & ~0x4, &mxc_ccm->ccsr);
 848                 break;
 849         case PLL2_CLOCK:
 850                 /* Switch to pll2 bypass clock */
 851                 __raw_writel(ccsr | 0x2, &mxc_ccm->ccsr);
 852                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 853                                         pll_param->mfi, pll_param->mfn,
 854                                         pll_param->mfd);
 855                 /* Switch back */
 856                 __raw_writel(ccsr & ~0x2, &mxc_ccm->ccsr);
 857                 break;
 858         case PLL3_CLOCK:
 859                 /* Switch to pll3 bypass clock */
 860                 __raw_writel(ccsr | 0x1, &mxc_ccm->ccsr);
 861                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 862                                         pll_param->mfi, pll_param->mfn,
 863                                         pll_param->mfd);
 864                 /* Switch back */
 865                 __raw_writel(ccsr & ~0x1, &mxc_ccm->ccsr);
 866                 break;
 867 #ifdef CONFIG_MX53
 868         case PLL4_CLOCK:
 869                 /* Switch to pll4 bypass clock */
 870                 __raw_writel(ccsr | 0x20, &mxc_ccm->ccsr);
 871                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 872                                         pll_param->mfi, pll_param->mfn,
 873                                         pll_param->mfd);
 874                 /* Switch back */
 875                 __raw_writel(ccsr & ~0x20, &mxc_ccm->ccsr);
 876                 break;
 877 #endif
 878         default:
 879                 return -EINVAL;
 880         }
 881
 882         return 0;
 883 }
 884
 885 /* Config CPU clock */
 886 static int config_core_clk(u32 ref, u32 freq)
 887 {
 888         int ret = 0;
 889         struct pll_param pll_param;
 890
 891         memset(&pll_param, 0, sizeof(struct pll_param));
 892
 893         /* The case that periph uses PLL1 is not considered here */
 894         ret = calc_pll_params(ref, freq, &pll_param);
 895         if (ret != 0) {
 896                 printf("Error: Can't find pll parameters for %u.%03uMHz ref %u.%03uMHz\n",
 897                         freq / 1000000, freq / 1000 % 1000,
 898                         ref / 1000000, ref / 1000 % 1000);
 899                 return ret;
 900         }
 901
 902         return config_pll_clk(PLL1_CLOCK, &pll_param);
 903 }
 904
 905 static int config_nfc_clk(u32 nfc_clk)
 906 {
 907         u32 parent_rate = get_emi_slow_clk();
 908         u32 div;
 909
 910         if (nfc_clk == 0)
 911                 return -EINVAL;
 912         div = parent_rate / nfc_clk;
 913         if (div == 0)
 914                 div++;
 915         if (parent_rate / div > NFC_CLK_MAX)
 916                 div++;
 917         clrsetbits_le32(&mxc_ccm->cbcdr,
 918                         MXC_CCM_CBCDR_NFC_PODF_MASK,
 919                         MXC_CCM_CBCDR_NFC_PODF(div - 1));
 920         while (readl(&mxc_ccm->cdhipr) != 0)
 921                 ;
 922         return 0;
 923 }
 924
 925 void enable_nfc_clk(unsigned char enable)
 926 {
 927         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 928
 929         clrsetbits_le32(&mxc_ccm->CCGR5,
 930                 MXC_CCM_CCGR5_EMI_ENFC(MXC_CCM_CCGR_CG_MASK),
 931                 MXC_CCM_CCGR5_EMI_ENFC(cg));
 932 }
 933
 934 /* Config main_bus_clock for periphs */
 935 static int config_periph_clk(u32 ref, u32 freq)
 936 {
 937         int ret = 0;
 938         struct pll_param pll_param;
 939
 940         memset(&pll_param, 0, sizeof(struct pll_param));
 941
 942         if (readl(&mxc_ccm->cbcdr) & MXC_CCM_CBCDR_PERIPH_CLK_SEL) {
 943                 ret = calc_pll_params(ref, freq, &pll_param);
 944                 if (ret != 0) {
 945                         printf("Error:Can't find pll parameters: %d\n",
 946                                 ret);
 947                         return ret;
 948                 }
 949                 switch (MXC_CCM_CBCMR_PERIPH_CLK_SEL_RD(
 950                                 readl(&mxc_ccm->cbcmr))) {
 951                 case 0:
 952                         return config_pll_clk(PLL1_CLOCK, &pll_param);
 953                         break;
 954                 case 1:
 955                         return config_pll_clk(PLL3_CLOCK, &pll_param);
 956                         break;
 957                 default:
 958                         return -EINVAL;
 959                 }
 960         }
 961
 962         return 0;
 963 }
 964
 965 static int config_ddr_clk(u32 emi_clk)
 966 {
 967         u32 clk_src;
 968         s32 shift = 0, clk_sel, div = 1;
 969         u32 cbcmr = readl(&mxc_ccm->cbcmr);
 970
 971         if (emi_clk > MAX_DDR_CLK) {
 972                 printf("Warning:DDR clock should not exceed %d MHz\n",
 973                         MAX_DDR_CLK / SZ_DEC_1M);
 974                 emi_clk = MAX_DDR_CLK;
 975         }
 976
 977         clk_src = get_periph_clk();
 978         /* Find DDR clock input */
 979         clk_sel = MXC_CCM_CBCMR_DDR_CLK_SEL_RD(cbcmr);
 980         switch (clk_sel) {
 981         case 0:
 982                 shift = 16;
 983                 break;
 984         case 1:
 985                 shift = 19;
 986                 break;
 987         case 2:
 988                 shift = 22;
 989                 break;
 990         case 3:
 991                 shift = 10;
 992                 break;
 993         default:
 994                 return -EINVAL;
 995         }
 996
 997         if ((clk_src % emi_clk) < 10000000)
 998                 div = clk_src / emi_clk;
 999         else
1000                 div = (clk_src / emi_clk) + 1;
1001         if (div > 8)
1002                 div = 8;
1003
1004         clrsetbits_le32(&mxc_ccm->cbcdr, 0x7 << shift, (div - 1) << shift);
1005         while (readl(&mxc_ccm->cdhipr) != 0)
1006                 ;
1007         writel(0x0, &mxc_ccm->ccdr);
1008
1009         return 0;
1010 }
1011
1012 /*
1013  * This function assumes the expected core clock has to be changed by
1014  * modifying the PLL. This is NOT true always but for most of the times,
1015  * it is. So it assumes the PLL output freq is the same as the expected
1016  * core clock (presc=1) unless the core clock is less than PLL_FREQ_MIN.
1017  * In the latter case, it will try to increase the presc value until
1018  * (presc*core_clk) is greater than PLL_FREQ_MIN. It then makes call to
1019  * calc_pll_params() and obtains the values of PD, MFI,MFN, MFD based
1020  * on the targeted PLL and reference input clock to the PLL. Lastly,
1021  * it sets the register based on these values along with the dividers.
1022  * Note 1) There is no value checking for the passed-in divider values
1023  *         so the caller has to make sure those values are sensible.
1024  *      2) Also adjust the NFC divider such that the NFC clock doesn't
1025  *         exceed NFC_CLK_MAX.
1026  *      3) IPU HSP clock is independent of AHB clock. Even it can go up to
1027  *         177MHz for higher voltage, this function fixes the max to 133MHz.
1028  *      4) This function should not have allowed diag_printf() calls since
1029  *         the serial driver has been stoped. But leave then here to allow
1030  *         easy debugging by NOT calling the cyg_hal_plf_serial_stop().
1031  */
1032 int mxc_set_clock(u32 ref, u32 freq, enum mxc_clock clk)
1033 {
1034         freq *= SZ_DEC_1M;
1035
1036         switch (clk) {
1037         case MXC_ARM_CLK:
1038                 if (config_core_clk(ref, freq))
1039                         return -EINVAL;
1040                 break;
1041         case MXC_PERIPH_CLK:
1042                 if (config_periph_clk(ref, freq))
1043                         return -EINVAL;
1044                 break;
1045         case MXC_DDR_CLK:
1046                 if (config_ddr_clk(freq))
1047                         return -EINVAL;
1048                 break;
1049         case MXC_NFC_CLK:
1050                 if (config_nfc_clk(freq))
1051                         return -EINVAL;
1052                 break;
1053         default:
1054                 printf("Warning:Unsupported or invalid clock type\n");
1055         }
1056
1057         return 0;
1058 }
1059
1060 #ifdef CONFIG_MX53
1061 /*
1062  * The clock for the external interface can be set to use internal clock
1063  * if fuse bank 4, row 3, bit 2 is set.
1064  * This is an undocumented feature and it was confirmed by Freescale's support:
1065  * Fuses (but not pins) may be used to configure SATA clocks.
1066  * Particularly the i.MX53 Fuse_Map contains the next information
1067  * about configuring SATA clocks :  SATA_ALT_REF_CLK[1:0] (offset 0x180C)
1068  * '00' - 100MHz (External)
1069  * '01' - 50MHz (External)
1070  * '10' - 120MHz, internal (USB PHY)
1071  * '11' - Reserved
1072 */
1073 void mxc_set_sata_internal_clock(void)
1074 {
1075         u32 *tmp_base =
1076                 (u32 *)(IIM_BASE_ADDR + 0x180c);
1077
1078         set_usb_phy_clk();
1079
1080         clrsetbits_le32(tmp_base, 0x6, 0x4);
1081 }
1082 #endif
1083
1084 /*
1085  * Dump some core clockes.
1086  */
1087 #define pr_clk_val(c, v) {                                      \
1088         printf("%-11s %3lu.%03lu MHz\n", #c,                    \
1089                 (v) / 1000000, (v) / 1000 % 1000);              \
1090 }
1091
1092 #define pr_clk(c) {                                             \
1093         unsigned long __clk = mxc_get_clock(MXC_##c##_CLK);     \
1094         pr_clk_val(c, __clk);                                   \
1095 }
1096
1097 int do_mx5_showclocks(cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
1098 {
1099         unsigned long freq;
1100
1101         freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
1102         pr_clk_val(PLL1, freq);
1103         freq = decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
1104         pr_clk_val(PLL2, freq);
1105         freq = decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
1106         pr_clk_val(PLL3, freq);
1107 #ifdef  CONFIG_MX53
1108         freq = decode_pll(mxc_plls[PLL4_CLOCK], MXC_HCLK);
1109         pr_clk_val(PLL4, freq);
1110 #endif
1111
1112         printf("\n");
1113         pr_clk(AHB);
1114         pr_clk(IPG);
1115         pr_clk(IPG);
1116         pr_clk(DDR);
1117 #ifdef CONFIG_MXC_SPI
1118         pr_clk(CSPI);
1119 #endif
1120         return 0;
1121 }
1122
1123 /***************************************************/
1124
1125 U_BOOT_CMD(
1126         clocks, CONFIG_SYS_MAXARGS, 1, do_mx5_showclocks,
1127         "display clocks",
1128         ""
1129 );