arch/arm/cpu/armv7/mx5/clock.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <common.h>
  27 #include <asm/io.h>
  28 #include <asm/errno.h>
  29 #include <asm/arch/imx-regs.h>
  30 #include <asm/arch/crm_regs.h>
  31 #include <asm/arch/clock.h>
  32 #include <div64.h>
  33 #include <asm/arch/sys_proto.h>
  34
  35 enum pll_clocks {
  36         PLL1_CLOCK = 0,
  37         PLL2_CLOCK,
  38         PLL3_CLOCK,
  39 #ifdef CONFIG_MX53
  40         PLL4_CLOCK,
  41 #endif
  42         PLL_CLOCKS,
  43 };
  44
  45 struct mxc_pll_reg *mxc_plls[PLL_CLOCKS] = {
  46         [PLL1_CLOCK] = (struct mxc_pll_reg *)PLL1_BASE_ADDR,
  47         [PLL2_CLOCK] = (struct mxc_pll_reg *)PLL2_BASE_ADDR,
  48         [PLL3_CLOCK] = (struct mxc_pll_reg *)PLL3_BASE_ADDR,
  49 #ifdef  CONFIG_MX53
  50         [PLL4_CLOCK] = (struct mxc_pll_reg *)PLL4_BASE_ADDR,
  51 #endif
  52 };
  53
  54 #define AHB_CLK_ROOT    133333333
  55 #define SZ_DEC_1M       1000000
  56 #define PLL_PD_MAX      16      /* Actual pd+1 */
  57 #define PLL_MFI_MAX     15
  58 #define PLL_MFI_MIN     5
  59 #define ARM_DIV_MAX     8
  60 #define IPG_DIV_MAX     4
  61 #define AHB_DIV_MAX     8
  62 #define EMI_DIV_MAX     8
  63 #define NFC_DIV_MAX     8
  64
  65 #define MX5_CBCMR       0x00015154
  66 #define MX5_CBCDR       0x02888945
  67
  68 struct fixed_pll_mfd {
  69         u32 ref_clk_hz;
  70         u32 mfd;
  71 };
  72
  73 const struct fixed_pll_mfd fixed_mfd[] = {
  74         {MXC_HCLK, 24 * 16},
  75 };
  76
  77 struct pll_param {
  78         u32 pd;
  79         u32 mfi;
  80         u32 mfn;
  81         u32 mfd;
  82 };
  83
  84 #define PLL_FREQ_MAX(ref_clk)  (4 * (ref_clk) * PLL_MFI_MAX)
  85 #define PLL_FREQ_MIN(ref_clk) \
  86                 ((2 * (ref_clk) * (PLL_MFI_MIN - 1)) / PLL_PD_MAX)
  87 #define MAX_DDR_CLK     420000000
  88 #define NFC_CLK_MAX     34000000
  89
  90 struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)MXC_CCM_BASE;
  91
  92 void set_usboh3_clk(void)
  93 {
  94         clrsetbits_le32(&mxc_ccm->cscmr1,
  95                         MXC_CCM_CSCMR1_USBOH3_CLK_SEL_MASK,
  96                         MXC_CCM_CSCMR1_USBOH3_CLK_SEL(1));
  97         clrsetbits_le32(&mxc_ccm->cscdr1,
  98                         MXC_CCM_CSCDR1_USBOH3_CLK_PODF_MASK |
  99                         MXC_CCM_CSCDR1_USBOH3_CLK_PRED_MASK,
 100                         MXC_CCM_CSCDR1_USBOH3_CLK_PRED(4) |
 101                         MXC_CCM_CSCDR1_USBOH3_CLK_PODF(1));
 102 }
 103
 104 void enable_usboh3_clk(unsigned char enable)
 105 {
 106         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 107
 108         clrsetbits_le32(&mxc_ccm->CCGR2,
 109                         MXC_CCM_CCGR2_USBOH3_60M(MXC_CCM_CCGR_CG_MASK),
 110                         MXC_CCM_CCGR2_USBOH3_60M(cg));
 111 }
 112
 113 #ifdef CONFIG_I2C_MXC
 114 /* i2c_num can be from 0 - 2 */
 115 int enable_i2c_clk(unsigned char enable, unsigned i2c_num)
 116 {
 117         u32 mask;
 118
 119         if (i2c_num > 2)
 120                 return -EINVAL;
 121         mask = MXC_CCM_CCGR_CG_MASK <<
 122                         (MXC_CCM_CCGR1_I2C1_OFFSET + (i2c_num << 1));
 123         if (enable)
 124                 setbits_le32(&mxc_ccm->CCGR1, mask);
 125         else
 126                 clrbits_le32(&mxc_ccm->CCGR1, mask);
 127         return 0;
 128 }
 129 #endif
 130
 131 void set_usb_phy_clk(void)
 132 {
 133         clrbits_le32(&mxc_ccm->cscmr1, MXC_CCM_CSCMR1_USB_PHY_CLK_SEL);
 134 }
 135
 136 #if defined(CONFIG_MX51)
 137 void enable_usb_phy1_clk(unsigned char enable)
 138 {
 139         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 140
 141         clrsetbits_le32(&mxc_ccm->CCGR2,
 142                         MXC_CCM_CCGR2_USB_PHY(MXC_CCM_CCGR_CG_MASK),
 143                         MXC_CCM_CCGR2_USB_PHY(cg));
 144 }
 145
 146 void enable_usb_phy2_clk(unsigned char enable)
 147 {
 148         /* i.MX51 has a single USB PHY clock, so do nothing here. */
 149 }
 150 #elif defined(CONFIG_MX53)
 151 void enable_usb_phy1_clk(unsigned char enable)
 152 {
 153         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 154
 155         clrsetbits_le32(&mxc_ccm->CCGR4,
 156                         MXC_CCM_CCGR4_USB_PHY1(MXC_CCM_CCGR_CG_MASK),
 157                         MXC_CCM_CCGR4_USB_PHY1(cg));
 158 }
 159
 160 void enable_usb_phy2_clk(unsigned char enable)
 161 {
 162         unsigned int cg = enable ? MXC_CCM_CCGR_CG_ON : MXC_CCM_CCGR_CG_OFF;
 163
 164         clrsetbits_le32(&mxc_ccm->CCGR4,
 165                         MXC_CCM_CCGR4_USB_PHY2(MXC_CCM_CCGR_CG_MASK),
 166                         MXC_CCM_CCGR4_USB_PHY2(cg));
 167 }
 168 #endif
 169
 170 /*
 171  * Calculate the frequency of PLLn.
 172  */
 173 static uint32_t decode_pll(struct mxc_pll_reg *pll, uint32_t infreq)
 174 {
 175         uint32_t ctrl, op, mfd, mfn, mfi, pdf, ret;
 176         uint64_t refclk, temp;
 177         int32_t mfn_abs;
 178
 179         ctrl = readl(&pll->ctrl);
 180
 181         if (ctrl & MXC_DPLLC_CTL_HFSM) {
 182                 mfn = readl(&pll->hfs_mfn);
 183                 mfd = readl(&pll->hfs_mfd);
 184                 op = readl(&pll->hfs_op);
 185         } else {
 186                 mfn = readl(&pll->mfn);
 187                 mfd = readl(&pll->mfd);
 188                 op = readl(&pll->op);
 189         }
 190
 191         mfd &= MXC_DPLLC_MFD_MFD_MASK;
 192         mfn &= MXC_DPLLC_MFN_MFN_MASK;
 193         pdf = op & MXC_DPLLC_OP_PDF_MASK;
 194         mfi = MXC_DPLLC_OP_MFI_RD(op);
 195
 196         /* 21.2.3 */
 197         if (mfi < 5)
 198                 mfi = 5;
 199
 200         /* Sign extend */
 201         if (mfn >= 0x04000000) {
 202                 mfn |= 0xfc000000;
 203                 mfn_abs = -mfn;
 204         } else
 205                 mfn_abs = mfn;
 206
 207         refclk = infreq * 2;
 208         if (ctrl & MXC_DPLLC_CTL_DPDCK0_2_EN)
 209                 refclk *= 2;
 210
 211         do_div(refclk, pdf + 1);
 212         temp = refclk * mfn_abs;
 213         do_div(temp, mfd + 1);
 214         ret = refclk * mfi;
 215
 216         if ((int)mfn < 0)
 217                 ret -= temp;
 218         else
 219                 ret += temp;
 220
 221         return ret;
 222 }
 223
 224 #ifdef CONFIG_MX51
 225 /*
 226  * This function returns the Frequency Pre-Multiplier clock.
 227  */
 228 static u32 get_fpm(void)
 229 {
 230         u32 mult;
 231         u32 ccr = readl(&mxc_ccm->ccr);
 232
 233         if (ccr & MXC_CCM_CCR_FPM_MULT)
 234                 mult = 1024;
 235         else
 236                 mult = 512;
 237
 238         return MXC_CLK32 * mult;
 239 }
 240 #endif
 241
 242 /*
 243  * This function returns the low power audio clock.
 244  */
 245 static u32 get_lp_apm(void)
 246 {
 247         u32 ret_val = 0;
 248         u32 ccsr = readl(&mxc_ccm->ccsr);
 249
 250         if (ccsr & MXC_CCM_CCSR_LP_APM)
 251 #if defined(CONFIG_MX51)
 252                 ret_val = get_fpm();
 253 #elif defined(CONFIG_MX53)
 254                 ret_val = decode_pll(mxc_plls[PLL4_CLOCK], MXC_HCLK);
 255 #endif
 256         else
 257                 ret_val = MXC_HCLK;
 258
 259         return ret_val;
 260 }
 261
 262 /*
 263  * Get mcu main rate
 264  */
 265 u32 get_mcu_main_clk(void)
 266 {
 267         u32 reg, freq;
 268
 269         reg = MXC_CCM_CACRR_ARM_PODF_RD(readl(&mxc_ccm->cacrr));
 270         freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 271         return freq / (reg + 1);
 272 }
 273
 274 /*
 275  * Get the rate of peripheral's root clock.
 276  */
 277 u32 get_periph_clk(void)
 278 {
 279         u32 reg;
 280
 281         reg = readl(&mxc_ccm->cbcdr);
 282         if (!(reg & MXC_CCM_CBCDR_PERIPH_CLK_SEL))
 283                 return decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 284         reg = readl(&mxc_ccm->cbcmr);
 285         switch (MXC_CCM_CBCMR_PERIPH_CLK_SEL_RD(reg)) {
 286         case 0:
 287                 return decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 288         case 1:
 289                 return decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 290         case 2:
 291                 return get_lp_apm();
 292         default:
 293                 return 0;
 294         }
 295         /* NOTREACHED */
 296 }
 297
 298 /*
 299  * Get the rate of ipg clock.
 300  */
 301 static u32 get_ipg_clk(void)
 302 {
 303         uint32_t freq, reg, div;
 304
 305         freq = get_ahb_clk();
 306
 307         reg = readl(&mxc_ccm->cbcdr);
 308         div = MXC_CCM_CBCDR_IPG_PODF_RD(reg) + 1;
 309
 310         return freq / div;
 311 }
 312
 313 /*
 314  * Get the rate of ipg_per clock.
 315  */
 316 static u32 get_ipg_per_clk(void)
 317 {
 318         u32 pred1, pred2, podf;
 319
 320         if (readl(&mxc_ccm->cbcmr) & MXC_CCM_CBCMR_PERCLK_IPG_CLK_SEL)
 321                 return get_ipg_clk();
 322         /* Fixme: not handle what about lpm*/
 323         podf = readl(&mxc_ccm->cbcdr);
 324         pred1 = MXC_CCM_CBCDR_PERCLK_PRED1_RD(podf);
 325         pred2 = MXC_CCM_CBCDR_PERCLK_PRED2_RD(podf);
 326         podf = MXC_CCM_CBCDR_PERCLK_PODF_RD(podf);
 327         return get_periph_clk() / ((pred1 + 1) * (pred2 + 1) * (podf + 1));
 328 }
 329
 330 /*
 331  * Get the rate of uart clk.
 332  */
 333 static u32 get_uart_clk(void)
 334 {
 335         unsigned int freq, reg, pred, podf;
 336
 337         reg = readl(&mxc_ccm->cscmr1);
 338         switch (MXC_CCM_CSCMR1_UART_CLK_SEL_RD(reg)) {
 339         case 0x0:
 340                 freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 341                 break;
 342         case 0x1:
 343                 freq = decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 344                 break;
 345         case 0x2:
 346                 freq = decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 347                 break;
 348         default:
 349                 return 66500000;
 350         }
 351
 352         reg = readl(&mxc_ccm->cscdr1);
 353         pred = MXC_CCM_CSCDR1_UART_CLK_PRED_RD(reg);
 354         podf = MXC_CCM_CSCDR1_UART_CLK_PODF_RD(reg);
 355         freq /= (pred + 1) * (podf + 1);
 356
 357         return freq;
 358 }
 359
 360 /*
 361  * get cspi clock rate.
 362  */
 363 static u32 imx_get_cspiclk(void)
 364 {
 365         u32 ret_val = 0, pdf, pre_pdf, clk_sel;
 366         u32 cscmr1 = readl(&mxc_ccm->cscmr1);
 367         u32 cscdr2 = readl(&mxc_ccm->cscdr2);
 368
 369         pre_pdf = MXC_CCM_CSCDR2_CSPI_CLK_PRED_RD(cscdr2);
 370         pdf = MXC_CCM_CSCDR2_CSPI_CLK_PODF_RD(cscdr2);
 371         clk_sel = MXC_CCM_CSCMR1_CSPI_CLK_SEL_RD(cscmr1);
 372
 373         switch (clk_sel) {
 374         case 0:
 375                 ret_val = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK) /
 376                                         ((pre_pdf + 1) * (pdf + 1));
 377                 break;
 378         case 1:
 379                 ret_val = decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK) /
 380                                         ((pre_pdf + 1) * (pdf + 1));
 381                 break;
 382         case 2:
 383                 ret_val = decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK) /
 384                                         ((pre_pdf + 1) * (pdf + 1));
 385                 break;
 386         default:
 387                 ret_val = get_lp_apm() / ((pre_pdf + 1) * (pdf + 1));
 388                 break;
 389         }
 390
 391         return ret_val;
 392 }
 393
 394 static u32 get_axi_a_clk(void)
 395 {
 396         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 397         u32 pdf = MXC_CCM_CBCDR_AXI_A_PODF_RD(cbcdr);
 398
 399         return  get_periph_clk() / (pdf + 1);
 400 }
 401
 402 static u32 get_axi_b_clk(void)
 403 {
 404         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 405         u32 pdf = MXC_CCM_CBCDR_AXI_B_PODF_RD(cbcdr);
 406
 407         return  get_periph_clk() / (pdf + 1);
 408 }
 409
 410 static u32 get_emi_slow_clk(void)
 411 {
 412         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 413         u32 emi_clk_sel = cbcdr & MXC_CCM_CBCDR_EMI_CLK_SEL;
 414         u32 pdf = MXC_CCM_CBCDR_EMI_PODF_RD(cbcdr);
 415
 416         if (emi_clk_sel)
 417                 return  get_ahb_clk() / (pdf + 1);
 418
 419         return  get_periph_clk() / (pdf + 1);
 420 }
 421
 422 static u32 get_ddr_clk(void)
 423 {
 424         u32 ret_val = 0;
 425         u32 cbcmr = readl(&mxc_ccm->cbcmr);
 426         u32 ddr_clk_sel = MXC_CCM_CBCMR_DDR_CLK_SEL_RD(cbcmr);
 427 #ifdef CONFIG_MX51
 428         u32 cbcdr = readl(&mxc_ccm->cbcdr);
 429         if (cbcdr & MXC_CCM_CBCDR_DDR_HIFREQ_SEL) {
 430                 u32 ddr_clk_podf = MXC_CCM_CBCDR_DDR_PODF_RD(cbcdr);
 431
 432                 ret_val = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 433                 ret_val /= ddr_clk_podf + 1;
 434
 435                 return ret_val;
 436         }
 437 #endif
 438         switch (ddr_clk_sel) {
 439         case 0:
 440                 ret_val = get_axi_a_clk();
 441                 break;
 442         case 1:
 443                 ret_val = get_axi_b_clk();
 444                 break;
 445         case 2:
 446                 ret_val = get_emi_slow_clk();
 447                 break;
 448         case 3:
 449                 ret_val = get_ahb_clk();
 450                 break;
 451         default:
 452                 break;
 453         }
 454
 455         return ret_val;
 456 }
 457
 458 /*
 459  * The API of get mxc clocks.
 460  */
 461 unsigned int mxc_get_clock(enum mxc_clock clk)
 462 {
 463         switch (clk) {
 464         case MXC_ARM_CLK:
 465                 return get_mcu_main_clk();
 466         case MXC_AHB_CLK:
 467                 return get_ahb_clk();
 468         case MXC_IPG_CLK:
 469                 return get_ipg_clk();
 470         case MXC_IPG_PERCLK:
 471         case MXC_I2C_CLK:
 472                 return get_ipg_per_clk();
 473         case MXC_UART_CLK:
 474                 return get_uart_clk();
 475         case MXC_CSPI_CLK:
 476                 return imx_get_cspiclk();
 477         case MXC_FEC_CLK:
 478                 return decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 479         case MXC_SATA_CLK:
 480                 return get_ahb_clk();
 481         case MXC_DDR_CLK:
 482                 return get_ddr_clk();
 483         default:
 484                 break;
 485         }
 486         return -EINVAL;
 487 }
 488
 489 u32 imx_get_uartclk(void)
 490 {
 491         return get_uart_clk();
 492 }
 493
 494
 495 u32 imx_get_fecclk(void)
 496 {
 497         return mxc_get_clock(MXC_IPG_CLK);
 498 }
 499
 500 static int gcd(int m, int n)
 501 {
 502         int t;
 503         while (m > 0) {
 504                 if (n > m) {
 505                         t = m;
 506                         m = n;
 507                         n = t;
 508                 } /* swap */
 509                 m -= n;
 510         }
 511         return n;
 512 }
 513
 514 /*
 515  * This is to calculate various parameters based on reference clock and
 516  * targeted clock based on the equation:
 517  *      t_clk = 2*ref_freq*(mfi + mfn/(mfd+1))/(pd+1)
 518  * This calculation is based on a fixed MFD value for simplicity.
 519  */
 520 static int calc_pll_params(u32 ref, u32 target, struct pll_param *pll)
 521 {
 522         u64 pd, mfi = 1, mfn, mfd, t1;
 523         u32 n_target = target;
 524         u32 n_ref = ref, i;
 525
 526         /*
 527          * Make sure targeted freq is in the valid range.
 528          * Otherwise the following calculation might be wrong!!!
 529          */
 530         if (n_target < PLL_FREQ_MIN(ref) ||
 531                 n_target > PLL_FREQ_MAX(ref)) {
 532                 printf("Targeted peripheral clock should be"
 533                         "within [%d - %d]\n",
 534                         PLL_FREQ_MIN(ref) / SZ_DEC_1M,
 535                         PLL_FREQ_MAX(ref) / SZ_DEC_1M);
 536                 return -EINVAL;
 537         }
 538
 539         for (i = 0; i < ARRAY_SIZE(fixed_mfd); i++) {
 540                 if (fixed_mfd[i].ref_clk_hz == ref) {
 541                         mfd = fixed_mfd[i].mfd;
 542                         break;
 543                 }
 544         }
 545
 546         if (i == ARRAY_SIZE(fixed_mfd))
 547                 return -EINVAL;
 548
 549         /* Use n_target and n_ref to avoid overflow */
 550         for (pd = 1; pd <= PLL_PD_MAX; pd++) {
 551                 t1 = n_target * pd;
 552                 do_div(t1, (4 * n_ref));
 553                 mfi = t1;
 554                 if (mfi > PLL_MFI_MAX)
 555                         return -EINVAL;
 556                 else if (mfi < 5)
 557                         continue;
 558                 break;
 559         }
 560         /*
 561          * Now got pd and mfi already
 562          *
 563          * mfn = (((n_target * pd) / 4 - n_ref * mfi) * mfd) / n_ref;
 564          */
 565         t1 = n_target * pd;
 566         do_div(t1, 4);
 567         t1 -= n_ref * mfi;
 568         t1 *= mfd;
 569         do_div(t1, n_ref);
 570         mfn = t1;
 571         debug("ref=%d, target=%d, pd=%d," "mfi=%d,mfn=%d, mfd=%d\n",
 572                 ref, n_target, (u32)pd, (u32)mfi, (u32)mfn, (u32)mfd);
 573         i = 1;
 574         if (mfn != 0)
 575                 i = gcd(mfd, mfn);
 576         pll->pd = (u32)pd;
 577         pll->mfi = (u32)mfi;
 578         do_div(mfn, i);
 579         pll->mfn = (u32)mfn;
 580         do_div(mfd, i);
 581         pll->mfd = (u32)mfd;
 582
 583         return 0;
 584 }
 585
 586 #define calc_div(tgt_clk, src_clk, limit) ({            \
 587                 u32 v = 0;                              \
 588                 if (((src_clk) % (tgt_clk)) <= 100)     \
 589                         v = (src_clk) / (tgt_clk);      \
 590                 else                                    \
 591                         v = ((src_clk) / (tgt_clk)) + 1;\
 592                 if (v > limit)                          \
 593                         v = limit;                      \
 594                 (v - 1);                                \
 595         })
 596
 597 #define CHANGE_PLL_SETTINGS(pll, pd, fi, fn, fd) \
 598         {       \
 599                 writel(0x1232, &pll->ctrl);             \
 600                 writel(0x2, &pll->config);              \
 601                 writel((((pd) - 1) << 0) | ((fi) << 4), \
 602                         &pll->op);                      \
 603                 writel(fn, &(pll->mfn));                \
 604                 writel((fd) - 1, &pll->mfd);            \
 605                 writel((((pd) - 1) << 0) | ((fi) << 4), \
 606                         &pll->hfs_op);                  \
 607                 writel(fn, &pll->hfs_mfn);              \
 608                 writel((fd) - 1, &pll->hfs_mfd);        \
 609                 writel(0x1232, &pll->ctrl);             \
 610                 while (!readl(&pll->ctrl) & 0x1)        \
 611                         ;\
 612         }
 613
 614 static int config_pll_clk(enum pll_clocks index, struct pll_param *pll_param)
 615 {
 616         u32 ccsr = readl(&mxc_ccm->ccsr);
 617         struct mxc_pll_reg *pll = mxc_plls[index];
 618
 619         switch (index) {
 620         case PLL1_CLOCK:
 621                 /* Switch ARM to PLL2 clock */
 622                 writel(ccsr | MXC_CCM_CCSR_PLL1_SW_CLK_SEL,
 623                                 &mxc_ccm->ccsr);
 624                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 625                                         pll_param->mfi, pll_param->mfn,
 626                                         pll_param->mfd);
 627                 /* Switch back */
 628                 writel(ccsr & ~MXC_CCM_CCSR_PLL1_SW_CLK_SEL,
 629                                 &mxc_ccm->ccsr);
 630                 break;
 631         case PLL2_CLOCK:
 632                 /* Switch to pll2 bypass clock */
 633                 writel(ccsr | MXC_CCM_CCSR_PLL2_SW_CLK_SEL,
 634                                 &mxc_ccm->ccsr);
 635                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 636                                         pll_param->mfi, pll_param->mfn,
 637                                         pll_param->mfd);
 638                 /* Switch back */
 639                 writel(ccsr & ~MXC_CCM_CCSR_PLL2_SW_CLK_SEL,
 640                                 &mxc_ccm->ccsr);
 641                 break;
 642         case PLL3_CLOCK:
 643                 /* Switch to pll3 bypass clock */
 644                 writel(ccsr | MXC_CCM_CCSR_PLL3_SW_CLK_SEL,
 645                                 &mxc_ccm->ccsr);
 646                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 647                                         pll_param->mfi, pll_param->mfn,
 648                                         pll_param->mfd);
 649                 /* Switch back */
 650                 writel(ccsr & ~MXC_CCM_CCSR_PLL3_SW_CLK_SEL,
 651                                 &mxc_ccm->ccsr);
 652                 break;
 653 #ifdef CONFIG_MX53
 654         case PLL4_CLOCK:
 655                 /* Switch to pll4 bypass clock */
 656                 writel(ccsr | MXC_CCM_CCSR_PLL4_SW_CLK_SEL,
 657                                 &mxc_ccm->ccsr);
 658                 CHANGE_PLL_SETTINGS(pll, pll_param->pd,
 659                                         pll_param->mfi, pll_param->mfn,
 660                                         pll_param->mfd);
 661                 /* Switch back */
 662                 writel(ccsr & ~MXC_CCM_CCSR_PLL4_SW_CLK_SEL,
 663                                 &mxc_ccm->ccsr);
 664                 break;
 665 #endif
 666         default:
 667                 return -EINVAL;
 668         }
 669
 670         return 0;
 671 }
 672
 673 /* Config CPU clock */
 674 static int config_core_clk(u32 ref, u32 freq)
 675 {
 676         int ret = 0;
 677         struct pll_param pll_param;
 678
 679         memset(&pll_param, 0, sizeof(struct pll_param));
 680
 681         /* The case that periph uses PLL1 is not considered here */
 682         ret = calc_pll_params(ref, freq, &pll_param);
 683         if (ret != 0) {
 684                 printf("Error:Can't find pll parameters: %d\n", ret);
 685                 return ret;
 686         }
 687
 688         return config_pll_clk(PLL1_CLOCK, &pll_param);
 689 }
 690
 691 static int config_nfc_clk(u32 nfc_clk)
 692 {
 693         u32 parent_rate = get_emi_slow_clk();
 694         u32 div = parent_rate / nfc_clk;
 695
 696         if (nfc_clk <= 0)
 697                 return -EINVAL;
 698         if (div == 0)
 699                 div++;
 700         if (parent_rate / div > NFC_CLK_MAX)
 701                 div++;
 702         clrsetbits_le32(&mxc_ccm->cbcdr,
 703                         MXC_CCM_CBCDR_NFC_PODF_MASK,
 704                         MXC_CCM_CBCDR_NFC_PODF(div - 1));
 705         while (readl(&mxc_ccm->cdhipr) != 0)
 706                 ;
 707         return 0;
 708 }
 709
 710 /* Config main_bus_clock for periphs */
 711 static int config_periph_clk(u32 ref, u32 freq)
 712 {
 713         int ret = 0;
 714         struct pll_param pll_param;
 715
 716         memset(&pll_param, 0, sizeof(struct pll_param));
 717
 718         if (readl(&mxc_ccm->cbcdr) & MXC_CCM_CBCDR_PERIPH_CLK_SEL) {
 719                 ret = calc_pll_params(ref, freq, &pll_param);
 720                 if (ret != 0) {
 721                         printf("Error:Can't find pll parameters: %d\n",
 722                                 ret);
 723                         return ret;
 724                 }
 725                 switch (MXC_CCM_CBCMR_PERIPH_CLK_SEL_RD(
 726                                 readl(&mxc_ccm->cbcmr))) {
 727                 case 0:
 728                         return config_pll_clk(PLL1_CLOCK, &pll_param);
 729                         break;
 730                 case 1:
 731                         return config_pll_clk(PLL3_CLOCK, &pll_param);
 732                         break;
 733                 default:
 734                         return -EINVAL;
 735                 }
 736         }
 737
 738         return 0;
 739 }
 740
 741 static int config_ddr_clk(u32 emi_clk)
 742 {
 743         u32 clk_src;
 744         s32 shift = 0, clk_sel, div = 1;
 745         u32 cbcmr = readl(&mxc_ccm->cbcmr);
 746
 747         if (emi_clk > MAX_DDR_CLK) {
 748                 printf("Warning:DDR clock should not exceed %d MHz\n",
 749                         MAX_DDR_CLK / SZ_DEC_1M);
 750                 emi_clk = MAX_DDR_CLK;
 751         }
 752
 753         clk_src = get_periph_clk();
 754         /* Find DDR clock input */
 755         clk_sel = MXC_CCM_CBCMR_DDR_CLK_SEL_RD(cbcmr);
 756         switch (clk_sel) {
 757         case 0:
 758                 shift = 16;
 759                 break;
 760         case 1:
 761                 shift = 19;
 762                 break;
 763         case 2:
 764                 shift = 22;
 765                 break;
 766         case 3:
 767                 shift = 10;
 768                 break;
 769         default:
 770                 return -EINVAL;
 771         }
 772
 773         if ((clk_src % emi_clk) < 10000000)
 774                 div = clk_src / emi_clk;
 775         else
 776                 div = (clk_src / emi_clk) + 1;
 777         if (div > 8)
 778                 div = 8;
 779
 780         clrsetbits_le32(&mxc_ccm->cbcdr, 0x7 << shift, (div - 1) << shift);
 781         while (readl(&mxc_ccm->cdhipr) != 0)
 782                 ;
 783         writel(0x0, &mxc_ccm->ccdr);
 784
 785         return 0;
 786 }
 787
 788 /*
 789  * This function assumes the expected core clock has to be changed by
 790  * modifying the PLL. This is NOT true always but for most of the times,
 791  * it is. So it assumes the PLL output freq is the same as the expected
 792  * core clock (presc=1) unless the core clock is less than PLL_FREQ_MIN.
 793  * In the latter case, it will try to increase the presc value until
 794  * (presc*core_clk) is greater than PLL_FREQ_MIN. It then makes call to
 795  * calc_pll_params() and obtains the values of PD, MFI,MFN, MFD based
 796  * on the targeted PLL and reference input clock to the PLL. Lastly,
 797  * it sets the register based on these values along with the dividers.
 798  * Note 1) There is no value checking for the passed-in divider values
 799  *         so the caller has to make sure those values are sensible.
 800  *      2) Also adjust the NFC divider such that the NFC clock doesn't
 801  *         exceed NFC_CLK_MAX.
 802  *      3) IPU HSP clock is independent of AHB clock. Even it can go up to
 803  *         177MHz for higher voltage, this function fixes the max to 133MHz.
 804  *      4) This function should not have allowed diag_printf() calls since
 805  *         the serial driver has been stoped. But leave then here to allow
 806  *         easy debugging by NOT calling the cyg_hal_plf_serial_stop().
 807  */
 808 int mxc_set_clock(u32 ref, u32 freq, enum mxc_clock clk)
 809 {
 810         freq *= SZ_DEC_1M;
 811
 812         switch (clk) {
 813         case MXC_ARM_CLK:
 814                 if (config_core_clk(ref, freq))
 815                         return -EINVAL;
 816                 break;
 817         case MXC_PERIPH_CLK:
 818                 if (config_periph_clk(ref, freq))
 819                         return -EINVAL;
 820                 break;
 821         case MXC_DDR_CLK:
 822                 if (config_ddr_clk(freq))
 823                         return -EINVAL;
 824                 break;
 825         case MXC_NFC_CLK:
 826                 if (config_nfc_clk(freq))
 827                         return -EINVAL;
 828                 break;
 829         default:
 830                 printf("Warning:Unsupported or invalid clock type\n");
 831         }
 832
 833         return 0;
 834 }
 835
 836 #ifdef CONFIG_MX53
 837 /*
 838  * The clock for the external interface can be set to use internal clock
 839  * if fuse bank 4, row 3, bit 2 is set.
 840  * This is an undocumented feature and it was confirmed by Freescale's support:
 841  * Fuses (but not pins) may be used to configure SATA clocks.
 842  * Particularly the i.MX53 Fuse_Map contains the next information
 843  * about configuring SATA clocks :  SATA_ALT_REF_CLK[1:0] (offset 0x180C)
 844  * '00' - 100MHz (External)
 845  * '01' - 50MHz (External)
 846  * '10' - 120MHz, internal (USB PHY)
 847  * '11' - Reserved
 848 */
 849 void mxc_set_sata_internal_clock(void)
 850 {
 851         u32 *tmp_base =
 852                 (u32 *)(IIM_BASE_ADDR + 0x180c);
 853
 854         set_usb_phy_clk();
 855
 856         clrsetbits_le32(tmp_base, 0x6, 0x4);
 857 }
 858 #endif
 859
 860 /*
 861  * Dump some core clockes.
 862  */
 863 int do_mx5_showclocks(cmd_tbl_t *cmdtp, int flag, int argc, char * const argv[])
 864 {
 865         u32 freq;
 866
 867         freq = decode_pll(mxc_plls[PLL1_CLOCK], MXC_HCLK);
 868         printf("PLL1       %8d MHz\n", freq / 1000000);
 869         freq = decode_pll(mxc_plls[PLL2_CLOCK], MXC_HCLK);
 870         printf("PLL2       %8d MHz\n", freq / 1000000);
 871         freq = decode_pll(mxc_plls[PLL3_CLOCK], MXC_HCLK);
 872         printf("PLL3       %8d MHz\n", freq / 1000000);
 873 #ifdef  CONFIG_MX53
 874         freq = decode_pll(mxc_plls[PLL4_CLOCK], MXC_HCLK);
 875         printf("PLL4       %8d MHz\n", freq / 1000000);
 876 #endif
 877
 878         printf("\n");
 879         printf("AHB        %8d kHz\n", mxc_get_clock(MXC_AHB_CLK) / 1000);
 880         printf("IPG        %8d kHz\n", mxc_get_clock(MXC_IPG_CLK) / 1000);
 881         printf("IPG PERCLK %8d kHz\n", mxc_get_clock(MXC_IPG_PERCLK) / 1000);
 882         printf("DDR        %8d kHz\n", mxc_get_clock(MXC_DDR_CLK) / 1000);
 883
 884         return 0;
 885 }
 886
 887 /***************************************************/
 888
 889 U_BOOT_CMD(
 890         clocks, CONFIG_SYS_MAXARGS, 1, do_mx5_showclocks,
 891         "display clocks",
 892         ""
 893 );