arch/arm/cpu/armv7/mx5/lowlevel_init.S

   1 /*
   2  * Copyright (C) 2007, Guennadi Liakhovetski <lg@denx.de>
   3  *
   4  * (C) Copyright 2009 Freescale Semiconductor, Inc.
   5  *
   6  * SPDX-License-Identifier:     GPL-2.0+
   7  */
   8
   9 #include <config.h>
  10 #include <asm/arch/imx-regs.h>
  11 #include <generated/asm-offsets.h>
  12 #include <linux/linkage.h>
  13
  14 .section ".text.init", "x"
  15
  16 .macro init_arm_erratum
  17         /* ARM erratum ID #468414 */
  18         mrc 15, 0, r1, c1, c0, 1
  19         orr r1, r1, #(1 << 5)    /* enable L1NEON bit */
  20         mcr 15, 0, r1, c1, c0, 1
  21 .endm
  22
  23 /*
  24  * L2CC Cache setup/invalidation/disable
  25  */
  26 .macro init_l2cc
  27         /* explicitly disable L2 cache */
  28         mrc 15, 0, r0, c1, c0, 1
  29         bic r0, r0, #0x2
  30         mcr 15, 0, r0, c1, c0, 1
  31
  32         /* reconfigure L2 cache aux control reg */
  33         ldr r0, =0xC0 |                 /* tag RAM */ \
  34                  0x4 |                  /* data RAM */ \
  35                  1 << 24 |              /* disable write allocate delay */ \
  36                  1 << 23 |              /* disable write allocate combine */ \
  37                  1 << 22                /* disable write allocate */
  38
  39 #if defined(CONFIG_MX51)
  40         ldr r3, [r4, #ROM_SI_REV]
  41         cmp r3, #0x10
  42
  43         /* disable write combine for TO 2 and lower revs */
  44         orrls r0, r0, #1 << 25
  45 #endif
  46
  47         mcr 15, 1, r0, c9, c0, 2
  48 .endm /* init_l2cc */
  49
  50 /* AIPS setup - Only setup MPROTx registers.
  51  * The PACR default values are good.*/
  52 .macro init_aips
  53         /*
  54          * Set all MPROTx to be non-bufferable, trusted for R/W,
  55          * not forced to user-mode.
  56          */
  57         ldr r0, =AIPS1_BASE_ADDR
  58         ldr r1, =0x77777777
  59         str r1, [r0, #0x0]
  60         str r1, [r0, #0x4]
  61         ldr r0, =AIPS2_BASE_ADDR
  62         str r1, [r0, #0x0]
  63         str r1, [r0, #0x4]
  64         /*
  65          * Clear the on and off peripheral modules Supervisor Protect bit
  66          * for SDMA to access them. Did not change the AIPS control registers
  67          * (offset 0x20) access type
  68          */
  69 .endm /* init_aips */
  70
  71 /* M4IF setup */
  72 .macro init_m4if
  73 #ifdef CONFIG_MX51
  74         /* VPU and IPU given higher priority (0x4)
  75          * IPU accesses with ID=0x1 given highest priority (=0xA)
  76          */
  77         ldr r0, =M4IF_BASE_ADDR
  78
  79         ldr r1, =0x00000203
  80         str r1, [r0, #0x40]
  81
  82         str r4, [r0, #0x44]
  83
  84         ldr r1, =0x00120125
  85         str r1, [r0, #0x9C]
  86
  87         ldr r1, =0x001901A3
  88         str r1, [r0, #0x48]
  89
  90 #endif
  91 .endm /* init_m4if */
  92
  93 .macro setup_pll pll, freq
  94         ldr r3, =\pll
  95         adr r2, W_DP_\freq
  96         bl setup_pll_func
  97 .endm
  98
  99 #define W_DP_OP         0
 100 #define W_DP_MFD        4
 101 #define W_DP_MFN        8
 102
 103 setup_pll_func:
 104         ldr r1, =0x00001232
 105         str r1, [r3, #PLL_DP_CTL] /* Set DPLL ON (set UPEN bit): BRMO=1 */
 106         mov r1, #0x2
 107         str r1, [r3, #PLL_DP_CONFIG] /* Enable auto-restart AREN bit */
 108
 109         ldr r1, [r2, #W_DP_OP]
 110         str r1, [r3, #PLL_DP_OP]
 111         str r1, [r3, #PLL_DP_HFS_OP]
 112
 113         ldr r1, [r2, #W_DP_MFD]
 114         str r1, [r3, #PLL_DP_MFD]
 115         str r1, [r3, #PLL_DP_HFS_MFD]
 116
 117         ldr r1, [r2, #W_DP_MFN]
 118         str r1, [r3, #PLL_DP_MFN]
 119         str r1, [r3, #PLL_DP_HFS_MFN]
 120
 121         ldr r1, =0x00001232
 122         str r1, [r3, #PLL_DP_CTL]
 123 1:      ldr r1, [r3, #PLL_DP_CTL]
 124         ands r1, r1, #0x1
 125         beq 1b
 126
 127         /* r10 saved upper lr */
 128         mov pc, lr
 129
 130 .macro setup_pll_errata pll, freq
 131         ldr r2, =\pll
 132         str r4, [r2, #PLL_DP_CONFIG] /* Disable auto-restart AREN bit */
 133         ldr r1, =0x00001236
 134         str r1, [r2, #PLL_DP_CTL]    /* Restart PLL with PLM=1 */
 135 1:      ldr r1, [r2, #PLL_DP_CTL]    /* Wait for lock */
 136         ands r1, r1, #0x1
 137         beq 1b
 138
 139         ldr r5, \freq
 140         str r5, [r2, #PLL_DP_MFN]    /* Modify MFN value */
 141         str r5, [r2, #PLL_DP_HFS_MFN]
 142
 143         mov r1, #0x1
 144         str r1, [r2, #PLL_DP_CONFIG] /* Reload MFN value */
 145
 146 2:      ldr r1, [r2, #PLL_DP_CONFIG]
 147         tst r1, #1
 148         bne 2b
 149
 150         ldr r1, =100                 /* Wait at least 4 us */
 151 3:      subs r1, r1, #1
 152         bge 3b
 153
 154         mov r1, #0x2
 155         str r1, [r2, #PLL_DP_CONFIG] /* Enable auto-restart AREN bit */
 156 .endm
 157
 158 .macro init_clock
 159 #if defined (CONFIG_MX51)
 160         ldr r0, =CCM_BASE_ADDR
 161
 162         /* Gate off clocks to the peripherals first */
 163         ldr r1, =0x3FFFFFFF
 164         str r1, [r0, #CLKCTL_CCGR0]
 165         str r4, [r0, #CLKCTL_CCGR1]
 166         str r4, [r0, #CLKCTL_CCGR2]
 167         str r4, [r0, #CLKCTL_CCGR3]
 168
 169         ldr r1, =0x00030000
 170         str r1, [r0, #CLKCTL_CCGR4]
 171         ldr r1, =0x00FFF030
 172         str r1, [r0, #CLKCTL_CCGR5]
 173         ldr r1, =0x00000300
 174         str r1, [r0, #CLKCTL_CCGR6]
 175
 176         /* Disable IPU and HSC dividers */
 177         mov r1, #0x60000
 178         str r1, [r0, #CLKCTL_CCDR]
 179
 180         /* Make sure to switch the DDR away from PLL 1 */
 181         ldr r1, =0x19239145
 182         str r1, [r0, #CLKCTL_CBCDR]
 183         /* make sure divider effective */
 184 1:      ldr r1, [r0, #CLKCTL_CDHIPR]
 185         cmp r1, #0x0
 186         bne 1b
 187
 188         /* Switch ARM to step clock */
 189         mov r1, #0x4
 190         str r1, [r0, #CLKCTL_CCSR]
 191
 192 #if defined(CONFIG_MX51_PLL_ERRATA)
 193         setup_pll PLL1_BASE_ADDR, 864
 194         setup_pll_errata PLL1_BASE_ADDR, W_DP_MFN_800_DIT
 195 #else
 196         setup_pll PLL1_BASE_ADDR, 800
 197 #endif
 198
 199         setup_pll PLL3_BASE_ADDR, 665
 200
 201         /* Switch peripheral to PLL 3 */
 202         ldr r1, =0x000010C0 | CONFIG_SYS_DDR_CLKSEL
 203         str r1, [r0, #CLKCTL_CBCMR]
 204         ldr r1, =0x13239145
 205         str r1, [r0, #CLKCTL_CBCDR]
 206         setup_pll PLL2_BASE_ADDR, 665
 207
 208         /* Switch peripheral to PLL2 */
 209         ldr r1, =0x19239145
 210         str r1, [r0, #CLKCTL_CBCDR]
 211         ldr r1, =0x000020C0 | CONFIG_SYS_DDR_CLKSEL
 212         str r1, [r0, #CLKCTL_CBCMR]
 213
 214         setup_pll PLL3_BASE_ADDR, 216
 215
 216         /* Set the platform clock dividers */
 217         ldr r0, =ARM_BASE_ADDR
 218         ldr r1, =0x00000725
 219         str r1, [r0, #0x14]
 220
 221         ldr r0, =CCM_BASE_ADDR
 222
 223         /* Run 3.0 at Full speed, for other TO's wait till we increase VDDGP */
 224         ldr r3, [r4, #ROM_SI_REV]
 225         cmp r3, #0x10
 226         movls r1, #0x1
 227         movhi r1, #0
 228
 229         str r1, [r0, #CLKCTL_CACRR]
 230
 231         /* Switch ARM back to PLL 1 */
 232         str r4, [r0, #CLKCTL_CCSR]
 233
 234         /* setup the rest */
 235         /* Use lp_apm (24MHz) source for perclk */
 236         ldr r1, =0x000020C2 | CONFIG_SYS_DDR_CLKSEL
 237         str r1, [r0, #CLKCTL_CBCMR]
 238         /* ddr clock from PLL 1, all perclk dividers are 1 since using 24MHz */
 239         ldr r1, =CONFIG_SYS_CLKTL_CBCDR
 240         str r1, [r0, #CLKCTL_CBCDR]
 241
 242         /* Restore the default values in the Gate registers */
 243         ldr r1, =0xFFFFFFFF
 244         str r1, [r0, #CLKCTL_CCGR0]
 245         str r1, [r0, #CLKCTL_CCGR1]
 246         str r1, [r0, #CLKCTL_CCGR2]
 247         str r1, [r0, #CLKCTL_CCGR3]
 248         str r1, [r0, #CLKCTL_CCGR4]
 249         str r1, [r0, #CLKCTL_CCGR5]
 250         str r1, [r0, #CLKCTL_CCGR6]
 251
 252         /* Use PLL 2 for UART's, get 66.5MHz from it */
 253         ldr r1, =0xA5A2A020
 254         str r1, [r0, #CLKCTL_CSCMR1]
 255         ldr r1, =0x00C30321
 256         str r1, [r0, #CLKCTL_CSCDR1]
 257         /* make sure divider effective */
 258 1:      ldr r1, [r0, #CLKCTL_CDHIPR]
 259         cmp r1, #0x0
 260         bne 1b
 261
 262         str r4, [r0, #CLKCTL_CCDR]
 263
 264         /* for cko - for ARM div by 8 */
 265         mov r1, #0x000A0000
 266         add r1, r1, #0x00000F0
 267         str r1, [r0, #CLKCTL_CCOSR]
 268 #else   /* CONFIG_MX53 */
 269         /* Gate off clocks to the peripherals first */
 270         ldr r1, =0x3FFFFFFF
 271         str r1, [r0, #CLKCTL_CCGR0]
 272         str r4, [r0, #CLKCTL_CCGR1]
 273         str r4, [r0, #CLKCTL_CCGR2]
 274         str r4, [r0, #CLKCTL_CCGR3]
 275         str r4, [r0, #CLKCTL_CCGR7]
 276         ldr r1, =0x00030000
 277         str r1, [r0, #CLKCTL_CCGR4]
 278         ldr r1, =0x00FFF030
 279         str r1, [r0, #CLKCTL_CCGR5]
 280         ldr r1, =0x0F00030F
 281         str r1, [r0, #CLKCTL_CCGR6]
 282
 283         /* Switch ARM to step clock */
 284         mov r1, #0x4
 285         str r1, [r0, #CLKCTL_CCSR]
 286
 287         setup_pll PLL1_BASE_ADDR, 800
 288
 289         setup_pll PLL3_BASE_ADDR, 400
 290
 291         /* Switch peripheral to PLL3 */
 292         ldr r1, =0x00015154
 293         str r1, [r0, #CLKCTL_CBCMR]
 294         ldr r1, =0x02898945
 295         str r1, [r0, #CLKCTL_CBCDR]
 296         /* make sure change is effective */
 297 1:      ldr r1, [r0, #CLKCTL_CDHIPR]
 298         cmp r1, #0x0
 299         bne 1b
 300
 301         setup_pll PLL2_BASE_ADDR, 400
 302
 303         /* Switch peripheral to PLL2 */
 304         ldr r1, =0x00888945
 305         str r1, [r0, #CLKCTL_CBCDR]
 306
 307         ldr r1, =0x00016154
 308         str r1, [r0, #CLKCTL_CBCMR]
 309
 310         /* change uart clk parent to pll2 */
 311         ldr r1, [r0, #CLKCTL_CSCMR1]
 312         bic r1, #(0x3 << 24)
 313         orr r1, r1, #(0x1 << 24)
 314         str r1, [r0, #CLKCTL_CSCMR1]
 315
 316         /* make sure change is effective */
 317 1:      ldr r1, [r0, #CLKCTL_CDHIPR]
 318         cmp r1, #0x0
 319         bne 1b
 320
 321         setup_pll PLL3_BASE_ADDR, 216
 322
 323         setup_pll PLL4_BASE_ADDR, 455
 324
 325         /* Set the platform clock dividers */
 326         ldr r0, =ARM_BASE_ADDR
 327         ldr r1, =0x00000124
 328         str r1, [r0, #0x14]
 329
 330         ldr r0, =CCM_BASE_ADDR
 331         mov r1, #0
 332         str r1, [r0, #CLKCTL_CACRR]
 333
 334         /* Switch ARM back to PLL 1. */
 335         mov r1, #0x0
 336         str r1, [r0, #CLKCTL_CCSR]
 337
 338         /* make uart div=6 */
 339         ldr r1, [r0, #CLKCTL_CSCDR1]
 340         bic r1, #(0x3f << 0)
 341         orr r1, r1, #0x0a
 342         str r1, [r0, #CLKCTL_CSCDR1]
 343
 344         /* Restore the default values in the Gate registers */
 345         ldr r1, =0xFFFFFFFF
 346         str r1, [r0, #CLKCTL_CCGR0]
 347         str r1, [r0, #CLKCTL_CCGR1]
 348         str r1, [r0, #CLKCTL_CCGR2]
 349         str r1, [r0, #CLKCTL_CCGR3]
 350         str r1, [r0, #CLKCTL_CCGR4]
 351         str r1, [r0, #CLKCTL_CCGR5]
 352         str r1, [r0, #CLKCTL_CCGR6]
 353         str r1, [r0, #CLKCTL_CCGR7]
 354
 355         mov r1, #0x00000
 356         str r1, [r0, #CLKCTL_CCDR]
 357
 358         /* for cko - for ARM div by 8 */
 359         mov r1, #0x000A0000
 360         add r1, r1, #0x00000F0
 361         str r1, [r0, #CLKCTL_CCOSR]
 362
 363 #endif  /* CONFIG_MX53 */
 364 .endm
 365
 366 .macro setup_wdog
 367         ldr r0, =WDOG1_BASE_ADDR
 368         mov r1, #0x30
 369         strh r1, [r0]
 370 .endm
 371
 372 ENTRY(lowlevel_init)
 373         mov r10, lr
 374         mov r4, #0      /* Fix R4 to 0 */
 375
 376 #if defined(CONFIG_SYS_MAIN_PWR_ON)
 377         ldr r0, =GPIO1_BASE_ADDR
 378         ldr r1, [r0, #0x0]
 379         orr r1, r1, #1 << 23
 380         str r1, [r0, #0x0]
 381         ldr r1, [r0, #0x4]
 382         orr r1, r1, #1 << 23
 383         str r1, [r0, #0x4]
 384 #endif
 385
 386         init_arm_erratum
 387
 388         init_l2cc
 389
 390         init_aips
 391
 392         init_m4if
 393
 394         init_clock
 395
 396         mov pc, r10
 397 ENDPROC(lowlevel_init)
 398
 399 /* Board level setting value */
 400 #if defined(CONFIG_MX51_PLL_ERRATA)
 401 W_DP_864:               .word DP_OP_864
 402                         .word DP_MFD_864
 403                         .word DP_MFN_864
 404 W_DP_MFN_800_DIT:       .word DP_MFN_800_DIT
 405 #else
 406 W_DP_800:               .word DP_OP_800
 407                         .word DP_MFD_800
 408                         .word DP_MFN_800
 409 #endif
 410 #if defined(CONFIG_MX51)
 411 W_DP_665:               .word DP_OP_665
 412                         .word DP_MFD_665
 413                         .word DP_MFN_665
 414 #endif
 415 W_DP_216:               .word DP_OP_216
 416                         .word DP_MFD_216
 417                         .word DP_MFN_216
 418 W_DP_400:               .word DP_OP_400
 419                         .word DP_MFD_400
 420                         .word DP_MFN_400
 421 W_DP_455:               .word DP_OP_455
 422                         .word DP_MFD_455
 423                         .word DP_MFN_455