5cd712f1777470f69ca94da47ecefea620664689
[karo-tx-uboot.git] / arch / arm / cpu / armv7 / mx6 / soc.c
1 /*
2  * (C) Copyright 2007
3  * Sascha Hauer, Pengutronix
4  *
5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
6  *
7  * SPDX-License-Identifier:     GPL-2.0+
8  */
9
10 #include <common.h>
11 #include <stdbool.h>
12 #include <dm.h>
13 #include <div64.h>
14 #include <ipu.h>
15 #include <imx_thermal.h>
16 #include <asm/armv7.h>
17 #include <asm/bootm.h>
18 #include <asm/pl310.h>
19 #include <asm/errno.h>
20 #include <asm/io.h>
21 #include <asm/arch/imx-regs.h>
22 #include <asm/arch/crm_regs.h>
23 #include <asm/arch/regs-ocotp.h>
24 #include <asm/arch/clock.h>
25 #include <asm/arch/mxc_hdmi.h>
26 #include <asm/arch/sys_proto.h>
27 #include <asm/imx-common/boot_mode.h>
28 #include <asm/imx-common/dma.h>
29
30 DECLARE_GLOBAL_DATA_PTR;
31
32 #define __data __attribute__((section(".data")))
33
34 #ifdef CONFIG_MX6_TEMPERATURE_MIN
35 #define TEMPERATURE_MIN                 CONFIG_MX6_TEMPERATURE_MIN
36 #else
37 #define TEMPERATURE_MIN                 (-40)
38 #endif
39 #ifdef CONFIG_MX6_TEMPERATURE_HOT
40 #define TEMPERATURE_HOT                 CONFIG_MX6_TEMPERATURE_HOT
41 #else
42 #define TEMPERATURE_HOT                 80
43 #endif
44 #ifdef CONFIG_MX6_TEMPERATURE_MAX
45 #define TEMPERATURE_MAX                 CONFIG_MX6_TEMPERATURE_MAX
46 #else
47 #define TEMPERATURE_MAX                 125
48 #endif
49 #define TEMP_AVG_COUNT                  5
50 #define TEMP_WARN_THRESHOLD             5
51
52 enum ldo_reg {
53         LDO_ARM,
54         LDO_SOC,
55         LDO_PU,
56 };
57
58 struct scu_regs {
59         u32     ctrl;
60         u32     config;
61         u32     status;
62         u32     invalidate;
63         u32     fpga_rev;
64 };
65
66 #if defined(CONFIG_IMX6_THERMAL)
67 static const struct imx_thermal_plat imx6_thermal_plat = {
68         .regs = (void *)ANATOP_BASE_ADDR,
69         .fuse_bank = 1,
70         .fuse_word = 6,
71 };
72
73 U_BOOT_DEVICE(imx6_thermal) = {
74         .name = "imx_thermal",
75         .platdata = &imx6_thermal_plat,
76 };
77 #endif
78
79 u32 get_nr_cpus(void)
80 {
81         struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
82         return readl(&scu->config) & 3;
83 }
84
85 u32 get_cpu_rev(void)
86 {
87         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
88         u32 reg = readl(&anatop->digprog_sololite);
89         u32 type = ((reg >> 16) & 0xff);
90         u32 major, cfg = 0;
91
92         if (type != MXC_CPU_MX6SL) {
93                 reg = readl(&anatop->digprog);
94                 struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
95                 cfg = readl(&scu->config) & 3;
96                 type = ((reg >> 16) & 0xff);
97                 if (type == MXC_CPU_MX6DL) {
98                         if (!cfg)
99                                 type = MXC_CPU_MX6SOLO;
100                 }
101
102                 if (type == MXC_CPU_MX6Q) {
103                         if (cfg == 1)
104                                 type = MXC_CPU_MX6D;
105                 }
106
107         }
108         major = ((reg >> 8) & 0xff);
109         if ((major >= 1) &&
110             ((type == MXC_CPU_MX6Q) || (type == MXC_CPU_MX6D))) {
111                 major--;
112                 type = MXC_CPU_MX6QP;
113                 if (cfg == 1)
114                         type = MXC_CPU_MX6DP;
115         }
116         reg &= 0xff;            /* mx6 silicon revision */
117         return (type << 12) | (reg + (0x10 * (major + 1)));
118 }
119
120 /*
121  * OCOTP_CFG3[17:16] (see Fusemap Description Table offset 0x440)
122  * defines a 2-bit SPEED_GRADING
123  */
124 #define OCOTP_CFG3_SPEED_SHIFT  16
125 #define OCOTP_CFG3_SPEED_800MHZ 0
126 #define OCOTP_CFG3_SPEED_850MHZ 1
127 #define OCOTP_CFG3_SPEED_1GHZ   2
128 #define OCOTP_CFG3_SPEED_1P2GHZ 3
129
130 u32 get_cpu_speed_grade_hz(void)
131 {
132         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
133         struct fuse_bank *bank = &ocotp->bank[0];
134         struct fuse_bank0_regs *fuse =
135                 (struct fuse_bank0_regs *)bank->fuse_regs;
136         uint32_t val;
137
138         val = readl(&fuse->cfg3);
139         val >>= OCOTP_CFG3_SPEED_SHIFT;
140         val &= 0x3;
141
142         switch (val) {
143         /* Valid for IMX6DQ */
144         case OCOTP_CFG3_SPEED_1P2GHZ:
145                 if (is_cpu_type(MXC_CPU_MX6Q) || is_cpu_type(MXC_CPU_MX6D))
146                         return 1200000000;
147         /* Valid for IMX6SX/IMX6SDL/IMX6DQ */
148         case OCOTP_CFG3_SPEED_1GHZ:
149                 return 996000000;
150         /* Valid for IMX6DQ */
151         case OCOTP_CFG3_SPEED_850MHZ:
152                 if (is_cpu_type(MXC_CPU_MX6Q) || is_cpu_type(MXC_CPU_MX6D))
153                         return 852000000;
154         /* Valid for IMX6SX/IMX6SDL/IMX6DQ */
155         case OCOTP_CFG3_SPEED_800MHZ:
156                 return 792000000;
157         }
158         return 0;
159 }
160
161 /*
162  * OCOTP_MEM0[7:6] (see Fusemap Description Table offset 0x480)
163  * defines a 2-bit Temperature Grade
164  *
165  * return temperature grade and min/max temperature in celcius
166  */
167 #define OCOTP_MEM0_TEMP_SHIFT          6
168
169 u32 get_cpu_temp_grade(int *minc, int *maxc)
170 {
171         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
172         struct fuse_bank *bank = &ocotp->bank[1];
173         struct fuse_bank1_regs *fuse =
174                 (struct fuse_bank1_regs *)bank->fuse_regs;
175         uint32_t val;
176
177         val = readl(&fuse->mem0);
178         val >>= OCOTP_MEM0_TEMP_SHIFT;
179         val &= 0x3;
180
181         if (minc && maxc) {
182                 if (val == TEMP_AUTOMOTIVE) {
183                         *minc = -40;
184                         *maxc = 125;
185                 } else if (val == TEMP_INDUSTRIAL) {
186                         *minc = -40;
187                         *maxc = 105;
188                 } else if (val == TEMP_EXTCOMMERCIAL) {
189                         *minc = -20;
190                         *maxc = 105;
191                 } else {
192                         *minc = 0;
193                         *maxc = 95;
194                 }
195         }
196         return val;
197 }
198
199 #ifdef CONFIG_REVISION_TAG
200 u32 __weak get_board_rev(void)
201 {
202         u32 cpurev = get_cpu_rev();
203         u32 type = ((cpurev >> 12) & 0xff);
204         if (type == MXC_CPU_MX6SOLO)
205                 cpurev = (MXC_CPU_MX6DL) << 12 | (cpurev & 0xFFF);
206
207         if (type == MXC_CPU_MX6D)
208                 cpurev = (MXC_CPU_MX6Q) << 12 | (cpurev & 0xFFF);
209
210         return cpurev;
211 }
212 #endif
213
214 void init_aips(void)
215 {
216         struct aipstz_regs *aips1, *aips2;
217 #ifdef CONFIG_SOC_MX6SX
218         struct aipstz_regs *aips3;
219 #endif
220
221         aips1 = (struct aipstz_regs *)AIPS1_ARB_BASE_ADDR;
222         aips2 = (struct aipstz_regs *)AIPS2_ARB_BASE_ADDR;
223 #ifdef CONFIG_SOC_MX6SX
224         aips3 = (struct aipstz_regs *)AIPS3_ARB_BASE_ADDR;
225 #endif
226
227         /*
228          * Set all MPROTx to be non-bufferable, trusted for R/W,
229          * not forced to user-mode.
230          */
231         writel(0x77777777, &aips1->mprot0);
232         writel(0x77777777, &aips1->mprot1);
233         writel(0x77777777, &aips2->mprot0);
234         writel(0x77777777, &aips2->mprot1);
235
236         /*
237          * Set all OPACRx to be non-bufferable, not require
238          * supervisor privilege level for access,allow for
239          * write access and untrusted master access.
240          */
241         writel(0x00000000, &aips1->opacr0);
242         writel(0x00000000, &aips1->opacr1);
243         writel(0x00000000, &aips1->opacr2);
244         writel(0x00000000, &aips1->opacr3);
245         writel(0x00000000, &aips1->opacr4);
246         writel(0x00000000, &aips2->opacr0);
247         writel(0x00000000, &aips2->opacr1);
248         writel(0x00000000, &aips2->opacr2);
249         writel(0x00000000, &aips2->opacr3);
250         writel(0x00000000, &aips2->opacr4);
251
252 #ifdef CONFIG_SOC_MX6SX
253         /*
254          * Set all MPROTx to be non-bufferable, trusted for R/W,
255          * not forced to user-mode.
256          */
257         writel(0x77777777, &aips3->mprot0);
258         writel(0x77777777, &aips3->mprot1);
259
260         /*
261          * Set all OPACRx to be non-bufferable, not require
262          * supervisor privilege level for access,allow for
263          * write access and untrusted master access.
264          */
265         writel(0x00000000, &aips3->opacr0);
266         writel(0x00000000, &aips3->opacr1);
267         writel(0x00000000, &aips3->opacr2);
268         writel(0x00000000, &aips3->opacr3);
269         writel(0x00000000, &aips3->opacr4);
270 #endif
271 }
272
273 static void clear_ldo_ramp(void)
274 {
275         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
276         int reg;
277
278         /* ROM may modify LDO ramp up time according to fuse setting, so in
279          * order to be in the safe side we neeed to reset these settings to
280          * match the reset value: 0'b00
281          */
282         reg = readl(&anatop->ana_misc2);
283         reg &= ~(0x3f << 24);
284         writel(reg, &anatop->ana_misc2);
285 }
286
287 /*
288  * Set the PMU_REG_CORE register
289  *
290  * Set LDO_SOC/PU/ARM regulators to the specified millivolt level.
291  * Possible values are from 0.725V to 1.450V in steps of
292  * 0.025V (25mV).
293  */
294 static int set_ldo_voltage(enum ldo_reg ldo, u32 mv)
295 {
296         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
297         u32 val, step, old, reg = readl(&anatop->reg_core);
298         u8 shift;
299
300         if (mv < 725)
301                 val = 0x00;     /* Power gated off */
302         else if (mv > 1450)
303                 val = 0x1F;     /* Power FET switched full on. No regulation */
304         else
305                 val = (mv - 700) / 25;
306
307         clear_ldo_ramp();
308
309         switch (ldo) {
310         case LDO_SOC:
311                 shift = 18;
312                 break;
313         case LDO_PU:
314                 shift = 9;
315                 break;
316         case LDO_ARM:
317                 shift = 0;
318                 break;
319         default:
320                 return -EINVAL;
321         }
322
323         old = (reg & (0x1F << shift)) >> shift;
324         step = abs(val - old);
325         if (step == 0)
326                 return 0;
327
328         reg = (reg & ~(0x1F << shift)) | (val << shift);
329         writel(reg, &anatop->reg_core);
330
331         /*
332          * The LDO ramp-up is based on 64 clock cycles of 24 MHz = 2.6 us per
333          * step
334          */
335         udelay(3 * step);
336
337         return 0;
338 }
339
340 static u32 __data thermal_calib;
341
342 #define FACTOR0                         10000000
343 #define FACTOR1                         15976
344 #define FACTOR2                         4297157
345
346 int raw_to_celsius(unsigned int raw, unsigned int raw_25c, unsigned int raw_hot,
347                 unsigned int hot_temp)
348 {
349         int temperature;
350
351         if (raw_hot != 0 && hot_temp != 0) {
352                 unsigned int raw_n40c, ratio;
353
354                 ratio = ((raw_25c - raw_hot) * 100) / (hot_temp - 25);
355                 raw_n40c = raw_25c + (13 * ratio) / 20;
356                 if (raw <= raw_n40c)
357                         temperature = (raw_n40c - raw) * 100 / ratio - 40;
358                 else
359                         temperature = TEMPERATURE_MIN;
360         } else {
361                 u64 temp64 = FACTOR0;
362                 unsigned int c1, c2;
363                 /*
364                  * Derived from linear interpolation:
365                  * slope = 0.4297157 - (0.0015976 * 25C fuse)
366                  * slope = (FACTOR2 - FACTOR1 * n1) / FACTOR0
367                  * (Nmeas - n1) / (Tmeas - t1) = slope
368                  * We want to reduce this down to the minimum computation necessary
369                  * for each temperature read.  Also, we want Tmeas in millicelsius
370                  * and we don't want to lose precision from integer division. So...
371                  * Tmeas = (Nmeas - n1) / slope + t1
372                  * milli_Tmeas = 1000 * (Nmeas - n1) / slope + 1000 * t1
373                  * milli_Tmeas = -1000 * (n1 - Nmeas) / slope + 1000 * t1
374                  * Let constant c1 = (-1000 / slope)
375                  * milli_Tmeas = (n1 - Nmeas) * c1 + 1000 * t1
376                  * Let constant c2 = n1 *c1 + 1000 * t1
377                  * milli_Tmeas = c2 - Nmeas * c1
378                  */
379                 temp64 *= 1000;
380                 do_div(temp64, FACTOR1 * raw_25c - FACTOR2);
381                 c1 = temp64;
382                 c2 = raw_25c * c1 + 1000 * 25;
383                 temperature = (c2 - raw * c1) / 1000;
384         }
385         return temperature;
386 }
387
388 int read_cpu_temperature(void)
389 {
390         unsigned int reg, tmp, i;
391         unsigned int raw_25c, raw_hot, hot_temp;
392         int temperature;
393         struct anatop_regs *const anatop = (void *)ANATOP_BASE_ADDR;
394         struct mx6_ocotp_regs *const ocotp_regs = (void *)OCOTP_BASE_ADDR;
395
396         if (!thermal_calib) {
397                 ocotp_clk_enable();
398                 writel(1, &ocotp_regs->hw_ocotp_read_ctrl);
399                 thermal_calib = readl(&ocotp_regs->hw_ocotp_ana1);
400                 writel(0, &ocotp_regs->hw_ocotp_read_ctrl);
401                 ocotp_clk_disable();
402         }
403
404         if (thermal_calib == 0 || thermal_calib == 0xffffffff)
405                 return TEMPERATURE_MIN;
406
407         /* Fuse data layout:
408          * [31:20] sensor value @ 25C
409          * [19:8] sensor value of hot
410          * [7:0] hot temperature value */
411         raw_25c = thermal_calib >> 20;
412         raw_hot = (thermal_calib & 0xfff00) >> 8;
413         hot_temp = thermal_calib & 0xff;
414
415         /* now we only using single measure, every time we measure
416          * the temperature, we will power on/off the anadig module
417          */
418         writel(BM_ANADIG_TEMPSENSE0_POWER_DOWN, &anatop->tempsense0_clr);
419         writel(BM_ANADIG_ANA_MISC0_REFTOP_SELBIASOFF, &anatop->ana_misc0_set);
420
421         /* write measure freq */
422         writel(327, &anatop->tempsense1);
423         writel(BM_ANADIG_TEMPSENSE0_MEASURE_TEMP, &anatop->tempsense0_clr);
424         writel(BM_ANADIG_TEMPSENSE0_FINISHED, &anatop->tempsense0_clr);
425         writel(BM_ANADIG_TEMPSENSE0_MEASURE_TEMP, &anatop->tempsense0_set);
426
427         /* average the temperature value over multiple readings */
428         for (i = 0; i < TEMP_AVG_COUNT; i++) {
429                 static int failed;
430                 int limit = 100;
431
432                 while ((readl(&anatop->tempsense0) &
433                                 BM_ANADIG_TEMPSENSE0_FINISHED) == 0) {
434                         udelay(10000);
435                         if (--limit < 0)
436                                 break;
437                 }
438                 if ((readl(&anatop->tempsense0) &
439                                 BM_ANADIG_TEMPSENSE0_FINISHED) == 0) {
440                         if (!failed) {
441                                 printf("Failed to read temp sensor\n");
442                                 failed = 1;
443                         }
444                         return 0;
445                 }
446                 failed = 0;
447                 reg = (readl(&anatop->tempsense0) &
448                         BM_ANADIG_TEMPSENSE0_TEMP_VALUE) >>
449                         BP_ANADIG_TEMPSENSE0_TEMP_VALUE;
450                 if (i == 0)
451                         tmp = reg;
452                 else
453                         tmp = (tmp * i + reg) / (i + 1);
454                 writel(BM_ANADIG_TEMPSENSE0_FINISHED,
455                         &anatop->tempsense0_clr);
456         }
457
458         temperature = raw_to_celsius(tmp, raw_25c, raw_hot, hot_temp);
459
460         /* power down anatop thermal sensor */
461         writel(BM_ANADIG_TEMPSENSE0_POWER_DOWN, &anatop->tempsense0_set);
462         writel(BM_ANADIG_ANA_MISC0_REFTOP_SELBIASOFF, &anatop->ana_misc0_clr);
463
464         return temperature;
465 }
466
467 int check_cpu_temperature(int boot)
468 {
469         static int __data max_temp;
470         int boot_limit = getenv_ulong("max_boot_temp", 10, TEMPERATURE_HOT);
471         int tmp = read_cpu_temperature();
472         bool first = true;
473
474         if (tmp < TEMPERATURE_MIN || tmp > TEMPERATURE_MAX) {
475                 printf("Temperature:   can't get valid data!\n");
476                 return tmp;
477         }
478
479         if (!boot) {
480                 if (tmp > boot_limit) {
481                         printf("CPU is %d C, too hot, resetting...\n", tmp);
482                         udelay(100000);
483                         reset_cpu(0);
484                 }
485                 if (tmp > max_temp) {
486                         if (tmp > boot_limit - TEMP_WARN_THRESHOLD)
487                                 printf("WARNING: CPU temperature %d C\n", tmp);
488                         max_temp = tmp;
489                 }
490         } else {
491                 printf("Temperature:   %d C, calibration data 0x%x\n",
492                         tmp, thermal_calib);
493                 while (tmp >= boot_limit) {
494                         if (first) {
495                                 printf("CPU is %d C, too hot to boot, waiting...\n",
496                                         tmp);
497                                 first = false;
498                         }
499                         if (ctrlc())
500                                 break;
501                         udelay(50000);
502                         tmp = read_cpu_temperature();
503                         if (tmp > boot_limit - TEMP_WARN_THRESHOLD && tmp != max_temp)
504                                 printf("WARNING: CPU temperature %d C\n", tmp);
505                         max_temp = tmp;
506                 }
507         }
508         return tmp;
509 }
510
511 static void imx_set_wdog_powerdown(bool enable)
512 {
513         struct wdog_regs *wdog1 = (struct wdog_regs *)WDOG1_BASE_ADDR;
514         struct wdog_regs *wdog2 = (struct wdog_regs *)WDOG2_BASE_ADDR;
515
516 #ifdef CONFIG_MX6SX
517         struct wdog_regs *wdog3 = (struct wdog_regs *)WDOG3_BASE_ADDR;
518         writew(enable, &wdog3->wmcr);
519 #endif
520
521         /* Write to the PDE (Power Down Enable) bit */
522         writew(enable, &wdog1->wmcr);
523         writew(enable, &wdog2->wmcr);
524 }
525
526 static void set_ahb_rate(u32 val)
527 {
528         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
529         u32 reg, div;
530
531         div = get_periph_clk() / val - 1;
532         reg = readl(&mxc_ccm->cbcdr);
533
534         writel((reg & (~MXC_CCM_CBCDR_AHB_PODF_MASK)) |
535                 (div << MXC_CCM_CBCDR_AHB_PODF_OFFSET), &mxc_ccm->cbcdr);
536 }
537
538 static void clear_mmdc_ch_mask(void)
539 {
540         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
541
542         /* Clear MMDC channel mask */
543         writel(0, &mxc_ccm->ccdr);
544 }
545
546 static void init_bandgap(void)
547 {
548         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
549         /*
550          * Ensure the bandgap has stabilized.
551          */
552         while (!(readl(&anatop->ana_misc0) & 0x80))
553                 ;
554         /*
555          * For best noise performance of the analog blocks using the
556          * outputs of the bandgap, the reftop_selfbiasoff bit should
557          * be set.
558          */
559         writel(BM_ANADIG_ANA_MISC0_REFTOP_SELBIASOFF, &anatop->ana_misc0_set);
560 }
561
562 #ifdef CONFIG_SOC_MX6SL
563 static void set_preclk_from_osc(void)
564 {
565         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
566         u32 reg;
567
568         reg = readl(&mxc_ccm->cscmr1);
569         reg |= MXC_CCM_CSCMR1_PER_CLK_SEL_MASK;
570         writel(reg, &mxc_ccm->cscmr1);
571 }
572 #endif
573
574 #define SRC_SCR_WARM_RESET_ENABLE       0
575
576 static void init_src(void)
577 {
578         struct src *src_regs = (struct src *)SRC_BASE_ADDR;
579         u32 val;
580
581         /*
582          * force warm reset sources to generate cold reset
583          * for a more reliable restart
584          */
585         val = readl(&src_regs->scr);
586         val &= ~(1 << SRC_SCR_WARM_RESET_ENABLE);
587         writel(val, &src_regs->scr);
588 }
589
590 int arch_cpu_init(void)
591 {
592         init_aips();
593
594         /* Need to clear MMDC_CHx_MASK to make warm reset work. */
595         clear_mmdc_ch_mask();
596
597         /*
598          * Disable self-bias circuit in the analog bandap.
599          * The self-bias circuit is used by the bandgap during startup.
600          * This bit should be set after the bandgap has initialized.
601          */
602         init_bandgap();
603
604         /*
605          * When low freq boot is enabled, ROM will not set AHB
606          * freq, so we need to ensure AHB freq is 132MHz in such
607          * scenario.
608          */
609         if (mxc_get_clock(MXC_ARM_CLK) == 396000000)
610                 set_ahb_rate(132000000);
611
612                 /* Set perclk to source from OSC 24MHz */
613 #if defined(CONFIG_SOC_MX6SL)
614         set_preclk_from_osc();
615 #endif
616
617         imx_set_wdog_powerdown(false); /* Disable PDE bit of WMCR register */
618
619 #ifdef CONFIG_VIDEO_IPUV3
620         gd->arch.ipu_hw_rev = IPUV3_HW_REV_IPUV3H;
621 #endif
622 #ifdef  CONFIG_APBH_DMA
623         /* Timer is required for Initializing APBH DMA */
624         timer_init();
625         mxs_dma_init();
626 #endif
627
628         init_src();
629
630         return 0;
631 }
632
633 int board_postclk_init(void)
634 {
635         set_ldo_voltage(LDO_SOC, 1175); /* Set VDDSOC to 1.175V */
636
637         return 0;
638 }
639
640 #ifndef CONFIG_SYS_DCACHE_OFF
641 void enable_caches(void)
642 {
643 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
644         enum dcache_option option = DCACHE_WRITETHROUGH;
645 #else
646         enum dcache_option option = DCACHE_WRITEBACK;
647 #endif
648
649         /* Avoid random hang when download by usb */
650         invalidate_dcache_all();
651
652         /* Enable D-cache. I-cache is already enabled in start.S */
653         dcache_enable();
654
655         /* Enable caching on OCRAM and ROM */
656         mmu_set_region_dcache_behaviour(ROMCP_ARB_BASE_ADDR,
657                                         ROMCP_ARB_END_ADDR,
658                                         option);
659         mmu_set_region_dcache_behaviour(IRAM_BASE_ADDR,
660                                         IRAM_SIZE,
661                                         option);
662 }
663 #endif
664
665 #if defined(CONFIG_FEC_MXC)
666 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
667 {
668         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
669         struct fuse_bank *bank = &ocotp->bank[4];
670         struct fuse_bank4_regs *fuse =
671                         (struct fuse_bank4_regs *)bank->fuse_regs;
672
673         u32 value = readl(&fuse->mac_addr_high);
674         mac[0] = (value >> 8);
675         mac[1] = value;
676
677         value = readl(&fuse->mac_addr_low);
678         mac[2] = value >> 24;
679         mac[3] = value >> 16;
680         mac[4] = value >> 8;
681         mac[5] = value;
682 }
683 #endif
684
685 void boot_mode_apply(unsigned cfg_val)
686 {
687         unsigned reg;
688         struct src *psrc = (struct src *)SRC_BASE_ADDR;
689         writel(cfg_val, &psrc->gpr9);
690         reg = readl(&psrc->gpr10);
691         if (cfg_val)
692                 reg |= 1 << 28;
693         else
694                 reg &= ~(1 << 28);
695         writel(reg, &psrc->gpr10);
696 }
697 /*
698  * cfg_val will be used for
699  * Boot_cfg4[7:0]:Boot_cfg3[7:0]:Boot_cfg2[7:0]:Boot_cfg1[7:0]
700  * After reset, if GPR10[28] is 1, ROM will use GPR9[25:0]
701  * instead of SBMR1 to determine the boot device.
702  */
703 const struct boot_mode soc_boot_modes[] = {
704         {"normal",      MAKE_CFGVAL(0x00, 0x00, 0x00, 0x00)},
705         /* reserved value should start rom usb */
706         {"usb",         MAKE_CFGVAL(0x01, 0x00, 0x00, 0x00)},
707         {"sata",        MAKE_CFGVAL(0x20, 0x00, 0x00, 0x00)},
708         {"ecspi1:0",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x08)},
709         {"ecspi1:1",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x18)},
710         {"ecspi1:2",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x28)},
711         {"ecspi1:3",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x38)},
712         /* 4 bit bus width */
713         {"esdhc1",      MAKE_CFGVAL(0x40, 0x20, 0x00, 0x00)},
714         {"esdhc2",      MAKE_CFGVAL(0x40, 0x28, 0x00, 0x00)},
715         {"esdhc3",      MAKE_CFGVAL(0x40, 0x30, 0x00, 0x00)},
716         {"esdhc4",      MAKE_CFGVAL(0x40, 0x38, 0x00, 0x00)},
717         {NULL,          0},
718 };
719
720 void s_init(void)
721 {
722         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
723         struct mxc_ccm_reg *ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
724         u32 mask480;
725         u32 mask528;
726         u32 reg, periph1, periph2;
727
728         if (is_cpu_type(MXC_CPU_MX6SX))
729                 return;
730
731         /* Due to hardware limitation, on MX6Q we need to gate/ungate all PFDs
732          * to make sure PFD is working right, otherwise, PFDs may
733          * not output clock after reset, MX6DL and MX6SL have added 396M pfd
734          * workaround in ROM code, as bus clock need it
735          */
736
737         mask480 = ANATOP_PFD_CLKGATE_MASK(0) |
738                 ANATOP_PFD_CLKGATE_MASK(1) |
739                 ANATOP_PFD_CLKGATE_MASK(2) |
740                 ANATOP_PFD_CLKGATE_MASK(3);
741         mask528 = ANATOP_PFD_CLKGATE_MASK(1) |
742                 ANATOP_PFD_CLKGATE_MASK(3);
743
744         reg = readl(&ccm->cbcmr);
745         periph2 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_MASK)
746                 >> MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_OFFSET);
747         periph1 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_MASK)
748                 >> MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_OFFSET);
749
750         /* Checking if PLL2 PFD0 or PLL2 PFD2 is using for periph clock */
751         if ((periph2 != 0x2) && (periph1 != 0x2))
752                 mask528 |= ANATOP_PFD_CLKGATE_MASK(0);
753
754         if ((periph2 != 0x1) && (periph1 != 0x1) &&
755                 (periph2 != 0x3) && (periph1 != 0x3))
756                 mask528 |= ANATOP_PFD_CLKGATE_MASK(2);
757
758         writel(mask480, &anatop->pfd_480_set);
759         writel(mask528, &anatop->pfd_528_set);
760         writel(mask480, &anatop->pfd_480_clr);
761         writel(mask528, &anatop->pfd_528_clr);
762 }
763
764 #ifdef CONFIG_IMX_HDMI
765 void imx_enable_hdmi_phy(void)
766 {
767         struct hdmi_regs *hdmi = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
768         u8 reg;
769         reg = readb(&hdmi->phy_conf0);
770         reg |= HDMI_PHY_CONF0_PDZ_MASK;
771         writeb(reg, &hdmi->phy_conf0);
772         udelay(3000);
773         reg |= HDMI_PHY_CONF0_ENTMDS_MASK;
774         writeb(reg, &hdmi->phy_conf0);
775         udelay(3000);
776         reg |= HDMI_PHY_CONF0_GEN2_TXPWRON_MASK;
777         writeb(reg, &hdmi->phy_conf0);
778         writeb(HDMI_MC_PHYRSTZ_ASSERT, &hdmi->mc_phyrstz);
779 }
780
781 void imx_setup_hdmi(void)
782 {
783         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
784         struct hdmi_regs *hdmi  = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
785         int reg;
786
787         /* Turn on HDMI PHY clock */
788         reg = readl(&mxc_ccm->CCGR2);
789         reg |=  MXC_CCM_CCGR2_HDMI_TX_IAHBCLK_MASK|
790                  MXC_CCM_CCGR2_HDMI_TX_ISFRCLK_MASK;
791         writel(reg, &mxc_ccm->CCGR2);
792         writeb(HDMI_MC_PHYRSTZ_DEASSERT, &hdmi->mc_phyrstz);
793         reg = readl(&mxc_ccm->chsccdr);
794         reg &= ~(MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_MASK|
795                  MXC_CCM_CHSCCDR_IPU1_DI0_PODF_MASK|
796                  MXC_CCM_CHSCCDR_IPU1_DI0_CLK_SEL_MASK);
797         reg |= (CHSCCDR_PODF_DIVIDE_BY_3
798                  << MXC_CCM_CHSCCDR_IPU1_DI0_PODF_OFFSET)
799                  |(CHSCCDR_IPU_PRE_CLK_540M_PFD
800                  << MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_OFFSET);
801         writel(reg, &mxc_ccm->chsccdr);
802 }
803 #endif
804
805 #ifndef CONFIG_SYS_L2CACHE_OFF
806 #define IOMUXC_GPR11_L2CACHE_AS_OCRAM 0x00000002
807 void v7_outer_cache_enable(void)
808 {
809         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
810         unsigned int val;
811
812
813         /*
814          * Set bit 22 in the auxiliary control register. If this bit
815          * is cleared, PL310 treats Normal Shared Non-cacheable
816          * accesses as Cacheable no-allocate.
817          */
818         setbits_le32(&pl310->pl310_aux_ctrl, L310_SHARED_ATT_OVERRIDE_ENABLE);
819
820 #if defined CONFIG_SOC_MX6SL
821         struct iomuxc *iomux = (struct iomuxc *)IOMUXC_BASE_ADDR;
822         val = readl(&iomux->gpr[11]);
823         if (val & IOMUXC_GPR11_L2CACHE_AS_OCRAM) {
824                 /* L2 cache configured as OCRAM, reset it */
825                 val &= ~IOMUXC_GPR11_L2CACHE_AS_OCRAM;
826                 writel(val, &iomux->gpr[11]);
827         }
828 #endif
829
830         /* Must disable the L2 before changing the latency parameters */
831         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
832
833         writel(0x132, &pl310->pl310_tag_latency_ctrl);
834         writel(0x132, &pl310->pl310_data_latency_ctrl);
835
836         val = readl(&pl310->pl310_prefetch_ctrl);
837
838         /* Turn on the L2 I/D prefetch */
839         val |= 0x30000000;
840
841         /*
842          * The L2 cache controller(PL310) version on the i.MX6D/Q is r3p1-50rel0
843          * The L2 cache controller(PL310) version on the i.MX6DL/SOLO/SL is r3p2
844          * But according to ARM PL310 errata: 752271
845          * ID: 752271: Double linefill feature can cause data corruption
846          * Fault Status: Present in: r3p0, r3p1, r3p1-50rel0. Fixed in r3p2
847          * Workaround: The only workaround to this erratum is to disable the
848          * double linefill feature. This is the default behavior.
849          */
850
851 #ifndef CONFIG_SOC_MX6Q
852         val |= 0x40800000;
853 #endif
854         writel(val, &pl310->pl310_prefetch_ctrl);
855
856         val = readl(&pl310->pl310_power_ctrl);
857         val |= L2X0_DYNAMIC_CLK_GATING_EN;
858         val |= L2X0_STNDBY_MODE_EN;
859         writel(val, &pl310->pl310_power_ctrl);
860
861         setbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
862 }
863
864 void v7_outer_cache_disable(void)
865 {
866         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
867
868         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
869 }
870 #endif /* !CONFIG_SYS_L2CACHE_OFF */