Merge branch 'u-boot-socfpga/topic/arm/socfpga-20141010' into 'u-boot-arm/master'
[karo-tx-uboot.git] / arch / arm / cpu / armv7 / mx6 / soc.c
1 /*
2  * (C) Copyright 2007
3  * Sascha Hauer, Pengutronix
4  *
5  * (C) Copyright 2009 Freescale Semiconductor, Inc.
6  *
7  * SPDX-License-Identifier:     GPL-2.0+
8  */
9
10 #include <common.h>
11 #include <asm/armv7.h>
12 #include <asm/pl310.h>
13 #include <asm/errno.h>
14 #include <asm/io.h>
15 #include <asm/arch/imx-regs.h>
16 #include <asm/arch/clock.h>
17 #include <asm/arch/sys_proto.h>
18 #include <asm/imx-common/boot_mode.h>
19 #include <asm/imx-common/dma.h>
20 #include <stdbool.h>
21 #include <asm/arch/mxc_hdmi.h>
22 #include <asm/arch/crm_regs.h>
23
24 enum ldo_reg {
25         LDO_ARM,
26         LDO_SOC,
27         LDO_PU,
28 };
29
30 struct scu_regs {
31         u32     ctrl;
32         u32     config;
33         u32     status;
34         u32     invalidate;
35         u32     fpga_rev;
36 };
37
38 u32 get_nr_cpus(void)
39 {
40         struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
41         return readl(&scu->config) & 3;
42 }
43
44 u32 get_cpu_rev(void)
45 {
46         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
47         u32 reg = readl(&anatop->digprog_sololite);
48         u32 type = ((reg >> 16) & 0xff);
49
50         if (type != MXC_CPU_MX6SL) {
51                 reg = readl(&anatop->digprog);
52                 struct scu_regs *scu = (struct scu_regs *)SCU_BASE_ADDR;
53                 u32 cfg = readl(&scu->config) & 3;
54                 type = ((reg >> 16) & 0xff);
55                 if (type == MXC_CPU_MX6DL) {
56                         if (!cfg)
57                                 type = MXC_CPU_MX6SOLO;
58                 }
59
60                 if (type == MXC_CPU_MX6Q) {
61                         if (cfg == 1)
62                                 type = MXC_CPU_MX6D;
63                 }
64
65         }
66         reg &= 0xff;            /* mx6 silicon revision */
67         return (type << 12) | (reg + 0x10);
68 }
69
70 #ifdef CONFIG_REVISION_TAG
71 u32 __weak get_board_rev(void)
72 {
73         u32 cpurev = get_cpu_rev();
74         u32 type = ((cpurev >> 12) & 0xff);
75         if (type == MXC_CPU_MX6SOLO)
76                 cpurev = (MXC_CPU_MX6DL) << 12 | (cpurev & 0xFFF);
77
78         if (type == MXC_CPU_MX6D)
79                 cpurev = (MXC_CPU_MX6Q) << 12 | (cpurev & 0xFFF);
80
81         return cpurev;
82 }
83 #endif
84
85 void init_aips(void)
86 {
87         struct aipstz_regs *aips1, *aips2;
88 #ifdef CONFIG_MX6SX
89         struct aipstz_regs *aips3;
90 #endif
91
92         aips1 = (struct aipstz_regs *)AIPS1_BASE_ADDR;
93         aips2 = (struct aipstz_regs *)AIPS2_BASE_ADDR;
94 #ifdef CONFIG_MX6SX
95         aips3 = (struct aipstz_regs *)AIPS3_BASE_ADDR;
96 #endif
97
98         /*
99          * Set all MPROTx to be non-bufferable, trusted for R/W,
100          * not forced to user-mode.
101          */
102         writel(0x77777777, &aips1->mprot0);
103         writel(0x77777777, &aips1->mprot1);
104         writel(0x77777777, &aips2->mprot0);
105         writel(0x77777777, &aips2->mprot1);
106
107         /*
108          * Set all OPACRx to be non-bufferable, not require
109          * supervisor privilege level for access,allow for
110          * write access and untrusted master access.
111          */
112         writel(0x00000000, &aips1->opacr0);
113         writel(0x00000000, &aips1->opacr1);
114         writel(0x00000000, &aips1->opacr2);
115         writel(0x00000000, &aips1->opacr3);
116         writel(0x00000000, &aips1->opacr4);
117         writel(0x00000000, &aips2->opacr0);
118         writel(0x00000000, &aips2->opacr1);
119         writel(0x00000000, &aips2->opacr2);
120         writel(0x00000000, &aips2->opacr3);
121         writel(0x00000000, &aips2->opacr4);
122
123 #ifdef CONFIG_MX6SX
124         /*
125          * Set all MPROTx to be non-bufferable, trusted for R/W,
126          * not forced to user-mode.
127          */
128         writel(0x77777777, &aips3->mprot0);
129         writel(0x77777777, &aips3->mprot1);
130
131         /*
132          * Set all OPACRx to be non-bufferable, not require
133          * supervisor privilege level for access,allow for
134          * write access and untrusted master access.
135          */
136         writel(0x00000000, &aips3->opacr0);
137         writel(0x00000000, &aips3->opacr1);
138         writel(0x00000000, &aips3->opacr2);
139         writel(0x00000000, &aips3->opacr3);
140         writel(0x00000000, &aips3->opacr4);
141 #endif
142 }
143
144 static void clear_ldo_ramp(void)
145 {
146         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
147         int reg;
148
149         /* ROM may modify LDO ramp up time according to fuse setting, so in
150          * order to be in the safe side we neeed to reset these settings to
151          * match the reset value: 0'b00
152          */
153         reg = readl(&anatop->ana_misc2);
154         reg &= ~(0x3f << 24);
155         writel(reg, &anatop->ana_misc2);
156 }
157
158 /*
159  * Set the PMU_REG_CORE register
160  *
161  * Set LDO_SOC/PU/ARM regulators to the specified millivolt level.
162  * Possible values are from 0.725V to 1.450V in steps of
163  * 0.025V (25mV).
164  */
165 static int set_ldo_voltage(enum ldo_reg ldo, u32 mv)
166 {
167         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
168         u32 val, step, old, reg = readl(&anatop->reg_core);
169         u8 shift;
170
171         if (mv < 725)
172                 val = 0x00;     /* Power gated off */
173         else if (mv > 1450)
174                 val = 0x1F;     /* Power FET switched full on. No regulation */
175         else
176                 val = (mv - 700) / 25;
177
178         clear_ldo_ramp();
179
180         switch (ldo) {
181         case LDO_SOC:
182                 shift = 18;
183                 break;
184         case LDO_PU:
185                 shift = 9;
186                 break;
187         case LDO_ARM:
188                 shift = 0;
189                 break;
190         default:
191                 return -EINVAL;
192         }
193
194         old = (reg & (0x1F << shift)) >> shift;
195         step = abs(val - old);
196         if (step == 0)
197                 return 0;
198
199         reg = (reg & ~(0x1F << shift)) | (val << shift);
200         writel(reg, &anatop->reg_core);
201
202         /*
203          * The LDO ramp-up is based on 64 clock cycles of 24 MHz = 2.6 us per
204          * step
205          */
206         udelay(3 * step);
207
208         return 0;
209 }
210
211 static void imx_set_wdog_powerdown(bool enable)
212 {
213         struct wdog_regs *wdog1 = (struct wdog_regs *)WDOG1_BASE_ADDR;
214         struct wdog_regs *wdog2 = (struct wdog_regs *)WDOG2_BASE_ADDR;
215
216         /* Write to the PDE (Power Down Enable) bit */
217         writew(enable, &wdog1->wmcr);
218         writew(enable, &wdog2->wmcr);
219 }
220
221 static void set_ahb_rate(u32 val)
222 {
223         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
224         u32 reg, div;
225
226         div = get_periph_clk() / val - 1;
227         reg = readl(&mxc_ccm->cbcdr);
228
229         writel((reg & (~MXC_CCM_CBCDR_AHB_PODF_MASK)) |
230                 (div << MXC_CCM_CBCDR_AHB_PODF_OFFSET), &mxc_ccm->cbcdr);
231 }
232
233 static void clear_mmdc_ch_mask(void)
234 {
235         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
236
237         /* Clear MMDC channel mask */
238         writel(0, &mxc_ccm->ccdr);
239 }
240
241 int arch_cpu_init(void)
242 {
243         init_aips();
244
245         /* Need to clear MMDC_CHx_MASK to make warm reset work. */
246         clear_mmdc_ch_mask();
247
248         /*
249          * When low freq boot is enabled, ROM will not set AHB
250          * freq, so we need to ensure AHB freq is 132MHz in such
251          * scenario.
252          */
253         if (mxc_get_clock(MXC_ARM_CLK) == 396000000)
254                 set_ahb_rate(132000000);
255
256         imx_set_wdog_powerdown(false); /* Disable PDE bit of WMCR register */
257
258 #ifdef CONFIG_APBH_DMA
259         /* Start APBH DMA */
260         mxs_dma_init();
261 #endif
262
263         return 0;
264 }
265
266 int board_postclk_init(void)
267 {
268         set_ldo_voltage(LDO_SOC, 1175); /* Set VDDSOC to 1.175V */
269
270         return 0;
271 }
272
273 #ifndef CONFIG_SYS_DCACHE_OFF
274 void enable_caches(void)
275 {
276 #if defined(CONFIG_SYS_ARM_CACHE_WRITETHROUGH)
277         enum dcache_option option = DCACHE_WRITETHROUGH;
278 #else
279         enum dcache_option option = DCACHE_WRITEBACK;
280 #endif
281
282         /* Avoid random hang when download by usb */
283         invalidate_dcache_all();
284
285         /* Enable D-cache. I-cache is already enabled in start.S */
286         dcache_enable();
287
288         /* Enable caching on OCRAM and ROM */
289         mmu_set_region_dcache_behaviour(ROMCP_ARB_BASE_ADDR,
290                                         ROMCP_ARB_END_ADDR,
291                                         option);
292         mmu_set_region_dcache_behaviour(IRAM_BASE_ADDR,
293                                         IRAM_SIZE,
294                                         option);
295 }
296 #endif
297
298 #if defined(CONFIG_FEC_MXC)
299 void imx_get_mac_from_fuse(int dev_id, unsigned char *mac)
300 {
301         struct ocotp_regs *ocotp = (struct ocotp_regs *)OCOTP_BASE_ADDR;
302         struct fuse_bank *bank = &ocotp->bank[4];
303         struct fuse_bank4_regs *fuse =
304                         (struct fuse_bank4_regs *)bank->fuse_regs;
305
306         u32 value = readl(&fuse->mac_addr_high);
307         mac[0] = (value >> 8);
308         mac[1] = value ;
309
310         value = readl(&fuse->mac_addr_low);
311         mac[2] = value >> 24 ;
312         mac[3] = value >> 16 ;
313         mac[4] = value >> 8 ;
314         mac[5] = value ;
315
316 }
317 #endif
318
319 void boot_mode_apply(unsigned cfg_val)
320 {
321         unsigned reg;
322         struct src *psrc = (struct src *)SRC_BASE_ADDR;
323         writel(cfg_val, &psrc->gpr9);
324         reg = readl(&psrc->gpr10);
325         if (cfg_val)
326                 reg |= 1 << 28;
327         else
328                 reg &= ~(1 << 28);
329         writel(reg, &psrc->gpr10);
330 }
331 /*
332  * cfg_val will be used for
333  * Boot_cfg4[7:0]:Boot_cfg3[7:0]:Boot_cfg2[7:0]:Boot_cfg1[7:0]
334  * After reset, if GPR10[28] is 1, ROM will copy GPR9[25:0]
335  * to SBMR1, which will determine the boot device.
336  */
337 const struct boot_mode soc_boot_modes[] = {
338         {"normal",      MAKE_CFGVAL(0x00, 0x00, 0x00, 0x00)},
339         /* reserved value should start rom usb */
340         {"usb",         MAKE_CFGVAL(0x01, 0x00, 0x00, 0x00)},
341         {"sata",        MAKE_CFGVAL(0x20, 0x00, 0x00, 0x00)},
342         {"ecspi1:0",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x08)},
343         {"ecspi1:1",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x18)},
344         {"ecspi1:2",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x28)},
345         {"ecspi1:3",    MAKE_CFGVAL(0x30, 0x00, 0x00, 0x38)},
346         /* 4 bit bus width */
347         {"esdhc1",      MAKE_CFGVAL(0x40, 0x20, 0x00, 0x00)},
348         {"esdhc2",      MAKE_CFGVAL(0x40, 0x28, 0x00, 0x00)},
349         {"esdhc3",      MAKE_CFGVAL(0x40, 0x30, 0x00, 0x00)},
350         {"esdhc4",      MAKE_CFGVAL(0x40, 0x38, 0x00, 0x00)},
351         {NULL,          0},
352 };
353
354 void s_init(void)
355 {
356         struct anatop_regs *anatop = (struct anatop_regs *)ANATOP_BASE_ADDR;
357         struct mxc_ccm_reg *ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
358         u32 mask480;
359         u32 mask528;
360         u32 reg, periph1, periph2;
361
362         if (is_cpu_type(MXC_CPU_MX6SX))
363                 return;
364
365         /* Due to hardware limitation, on MX6Q we need to gate/ungate all PFDs
366          * to make sure PFD is working right, otherwise, PFDs may
367          * not output clock after reset, MX6DL and MX6SL have added 396M pfd
368          * workaround in ROM code, as bus clock need it
369          */
370
371         mask480 = ANATOP_PFD_CLKGATE_MASK(0) |
372                 ANATOP_PFD_CLKGATE_MASK(1) |
373                 ANATOP_PFD_CLKGATE_MASK(2) |
374                 ANATOP_PFD_CLKGATE_MASK(3);
375         mask528 = ANATOP_PFD_CLKGATE_MASK(1) |
376                 ANATOP_PFD_CLKGATE_MASK(3);
377
378         reg = readl(&ccm->cbcmr);
379         periph2 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_MASK)
380                 >> MXC_CCM_CBCMR_PRE_PERIPH2_CLK_SEL_OFFSET);
381         periph1 = ((reg & MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_MASK)
382                 >> MXC_CCM_CBCMR_PRE_PERIPH_CLK_SEL_OFFSET);
383
384         /* Checking if PLL2 PFD0 or PLL2 PFD2 is using for periph clock */
385         if ((periph2 != 0x2) && (periph1 != 0x2))
386                 mask528 |= ANATOP_PFD_CLKGATE_MASK(0);
387
388         if ((periph2 != 0x1) && (periph1 != 0x1) &&
389                 (periph2 != 0x3) && (periph1 != 0x3))
390                 mask528 |= ANATOP_PFD_CLKGATE_MASK(2);
391
392         writel(mask480, &anatop->pfd_480_set);
393         writel(mask528, &anatop->pfd_528_set);
394         writel(mask480, &anatop->pfd_480_clr);
395         writel(mask528, &anatop->pfd_528_clr);
396 }
397
398 #ifdef CONFIG_IMX_HDMI
399 void imx_enable_hdmi_phy(void)
400 {
401         struct hdmi_regs *hdmi = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
402         u8 reg;
403         reg = readb(&hdmi->phy_conf0);
404         reg |= HDMI_PHY_CONF0_PDZ_MASK;
405         writeb(reg, &hdmi->phy_conf0);
406         udelay(3000);
407         reg |= HDMI_PHY_CONF0_ENTMDS_MASK;
408         writeb(reg, &hdmi->phy_conf0);
409         udelay(3000);
410         reg |= HDMI_PHY_CONF0_GEN2_TXPWRON_MASK;
411         writeb(reg, &hdmi->phy_conf0);
412         writeb(HDMI_MC_PHYRSTZ_ASSERT, &hdmi->mc_phyrstz);
413 }
414
415 void imx_setup_hdmi(void)
416 {
417         struct mxc_ccm_reg *mxc_ccm = (struct mxc_ccm_reg *)CCM_BASE_ADDR;
418         struct hdmi_regs *hdmi  = (struct hdmi_regs *)HDMI_ARB_BASE_ADDR;
419         int reg;
420
421         /* Turn on HDMI PHY clock */
422         reg = readl(&mxc_ccm->CCGR2);
423         reg |=  MXC_CCM_CCGR2_HDMI_TX_IAHBCLK_MASK|
424                  MXC_CCM_CCGR2_HDMI_TX_ISFRCLK_MASK;
425         writel(reg, &mxc_ccm->CCGR2);
426         writeb(HDMI_MC_PHYRSTZ_DEASSERT, &hdmi->mc_phyrstz);
427         reg = readl(&mxc_ccm->chsccdr);
428         reg &= ~(MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_MASK|
429                  MXC_CCM_CHSCCDR_IPU1_DI0_PODF_MASK|
430                  MXC_CCM_CHSCCDR_IPU1_DI0_CLK_SEL_MASK);
431         reg |= (CHSCCDR_PODF_DIVIDE_BY_3
432                  << MXC_CCM_CHSCCDR_IPU1_DI0_PODF_OFFSET)
433                  |(CHSCCDR_IPU_PRE_CLK_540M_PFD
434                  << MXC_CCM_CHSCCDR_IPU1_DI0_PRE_CLK_SEL_OFFSET);
435         writel(reg, &mxc_ccm->chsccdr);
436 }
437 #endif
438
439 #ifndef CONFIG_SYS_L2CACHE_OFF
440 #define IOMUXC_GPR11_L2CACHE_AS_OCRAM 0x00000002
441 void v7_outer_cache_enable(void)
442 {
443         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
444         unsigned int val;
445
446 #if defined CONFIG_MX6SL
447         struct iomuxc *iomux = (struct iomuxc *)IOMUXC_BASE_ADDR;
448         val = readl(&iomux->gpr[11]);
449         if (val & IOMUXC_GPR11_L2CACHE_AS_OCRAM) {
450                 /* L2 cache configured as OCRAM, reset it */
451                 val &= ~IOMUXC_GPR11_L2CACHE_AS_OCRAM;
452                 writel(val, &iomux->gpr[11]);
453         }
454 #endif
455
456         /* Must disable the L2 before changing the latency parameters */
457         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
458
459         writel(0x132, &pl310->pl310_tag_latency_ctrl);
460         writel(0x132, &pl310->pl310_data_latency_ctrl);
461
462         val = readl(&pl310->pl310_prefetch_ctrl);
463
464         /* Turn on the L2 I/D prefetch */
465         val |= 0x30000000;
466
467         /*
468          * The L2 cache controller(PL310) version on the i.MX6D/Q is r3p1-50rel0
469          * The L2 cache controller(PL310) version on the i.MX6DL/SOLO/SL is r3p2
470          * But according to ARM PL310 errata: 752271
471          * ID: 752271: Double linefill feature can cause data corruption
472          * Fault Status: Present in: r3p0, r3p1, r3p1-50rel0. Fixed in r3p2
473          * Workaround: The only workaround to this erratum is to disable the
474          * double linefill feature. This is the default behavior.
475          */
476
477 #ifndef CONFIG_MX6Q
478         val |= 0x40800000;
479 #endif
480         writel(val, &pl310->pl310_prefetch_ctrl);
481
482         val = readl(&pl310->pl310_power_ctrl);
483         val |= L2X0_DYNAMIC_CLK_GATING_EN;
484         val |= L2X0_STNDBY_MODE_EN;
485         writel(val, &pl310->pl310_power_ctrl);
486
487         setbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
488 }
489
490 void v7_outer_cache_disable(void)
491 {
492         struct pl310_regs *const pl310 = (struct pl310_regs *)L2_PL310_BASE;
493
494         clrbits_le32(&pl310->pl310_ctrl, L2X0_CTRL_EN);
495 }
496 #endif /* !CONFIG_SYS_L2CACHE_OFF */