arch/arm/cpu/ixp/start.S

   1 /* vi: set ts=8 sw=8 noet: */
   2 /*
   3  *  u-boot - Startup Code for XScale IXP
   4  *
   5  * Copyright (C) 2003   Kyle Harris <kharris@nexus-tech.net>
   6  *
   7  * Based on startup code example contained in the
   8  * Intel IXP4xx Programmer's Guide and past u-boot Start.S
   9  * samples.
  10  *
  11  * See file CREDITS for list of people who contributed to this
  12  * project.
  13  *
  14  * This program is free software; you can redistribute it and/or
  15  * modify it under the terms of the GNU General Public License as
  16  * published by the Free Software Foundation; either version 2 of
  17  * the License, or (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, write to the Free Software
  26  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  27  * MA 02111-1307 USA
  28  */
  29
  30 #include <asm-offsets.h>
  31 #include <config.h>
  32 #include <version.h>
  33 #include <asm/arch/ixp425.h>
  34
  35 #define MMU_Control_M  0x001    /* Enable MMU */
  36 #define MMU_Control_A  0x002    /* Enable address alignment faults */
  37 #define MMU_Control_C  0x004    /* Enable cache */
  38 #define MMU_Control_W  0x008    /* Enable write-buffer */
  39 #define MMU_Control_P  0x010    /* Compatability: 32 bit code */
  40 #define MMU_Control_D  0x020    /* Compatability: 32 bit data */
  41 #define MMU_Control_L  0x040    /* Compatability: */
  42 #define MMU_Control_B  0x080    /* Enable Big-Endian */
  43 #define MMU_Control_S  0x100    /* Enable system protection */
  44 #define MMU_Control_R  0x200    /* Enable ROM protection */
  45 #define MMU_Control_I  0x1000   /* Enable Instruction cache */
  46 #define MMU_Control_X  0x2000   /* Set interrupt vectors at 0xFFFF0000 */
  47 #define MMU_Control_Init (MMU_Control_P|MMU_Control_D|MMU_Control_L)
  48
  49
  50 /*
  51  * Macro definitions
  52  */
  53         /* Delay a bit */
  54         .macro DELAY_FOR cycles, reg0
  55         ldr     \reg0, =\cycles
  56         subs    \reg0, \reg0, #1
  57         subne   pc,  pc, #0xc
  58         .endm
  59
  60         /* wait for coprocessor write complete */
  61         .macro CPWAIT reg
  62         mrc  p15,0,\reg,c2,c0,0
  63         mov  \reg,\reg
  64         sub  pc,pc,#4
  65         .endm
  66
  67 .globl _start
  68 _start:
  69         ldr     pc, _reset
  70         ldr     pc, _undefined_instruction
  71         ldr     pc, _software_interrupt
  72         ldr     pc, _prefetch_abort
  73         ldr     pc, _data_abort
  74         ldr     pc, _not_used
  75         ldr     pc, _irq
  76         ldr     pc, _fiq
  77
  78 _reset:                 .word reset
  79 _undefined_instruction: .word undefined_instruction
  80 _software_interrupt:    .word software_interrupt
  81 _prefetch_abort:        .word prefetch_abort
  82 _data_abort:            .word data_abort
  83 _not_used:              .word not_used
  84 _irq:                   .word irq
  85 _fiq:                   .word fiq
  86
  87         .balignl 16,0xdeadbeef
  88
  89
  90 /*
  91  * Startup Code (reset vector)
  92  *
  93  * do important init only if we don't start from memory!
  94  * - relocate armboot to ram
  95  * - setup stack
  96  * - jump to second stage
  97  */
  98
  99 .globl _TEXT_BASE
 100 _TEXT_BASE:
 101 #if defined(CONFIG_SPL_BUILD) && defined(CONFIG_SPL_TEXT_BASE)
 102         .word   CONFIG_SPL_TEXT_BASE
 103 #else
 104         .word   CONFIG_SYS_TEXT_BASE
 105 #endif
 106
 107 /*
 108  * These are defined in the board-specific linker script.
 109  * Subtracting _start from them lets the linker put their
 110  * relative position in the executable instead of leaving
 111  * them null.
 112  */
 113 .globl _bss_start_ofs
 114 _bss_start_ofs:
 115         .word __bss_start - _start
 116
 117 .globl _bss_end_ofs
 118 _bss_end_ofs:
 119         .word __bss_end - _start
 120
 121 .globl _end_ofs
 122 _end_ofs:
 123         .word _end - _start
 124
 125 #ifdef CONFIG_USE_IRQ
 126 /* IRQ stack memory (calculated at run-time) */
 127 .globl IRQ_STACK_START
 128 IRQ_STACK_START:
 129         .word   0x0badc0de
 130
 131 /* IRQ stack memory (calculated at run-time) */
 132 .globl FIQ_STACK_START
 133 FIQ_STACK_START:
 134         .word 0x0badc0de
 135 #endif
 136
 137 /* IRQ stack memory (calculated at run-time) + 8 bytes */
 138 .globl IRQ_STACK_START_IN
 139 IRQ_STACK_START_IN:
 140         .word   0x0badc0de
 141
 142 /*
 143  * the actual reset code
 144  */
 145
 146 reset:
 147         /* disable mmu, set big-endian */
 148         mov     r0, #0xf8
 149         mcr     p15, 0, r0, c1, c0, 0
 150         CPWAIT  r0
 151
 152         /* invalidate I & D caches & BTB */
 153         mcr     p15, 0, r0, c7, c7, 0
 154         CPWAIT  r0
 155
 156         /* invalidate I & Data TLB */
 157         mcr     p15, 0, r0, c8, c7, 0
 158         CPWAIT r0
 159
 160         /* drain write and fill buffers */
 161         mcr     p15, 0, r0, c7, c10, 4
 162         CPWAIT  r0
 163
 164         /* disable write buffer coalescing */
 165         mrc     p15, 0, r0, c1, c0, 1
 166         orr     r0, r0, #1
 167         mcr     p15, 0, r0, c1, c0, 1
 168         CPWAIT  r0
 169
 170         /* set EXP CS0 to the optimum timing */
 171         ldr     r1, =CONFIG_SYS_EXP_CS0
 172         ldr     r2, =IXP425_EXP_CS0
 173         str     r1, [r2]
 174
 175         /* make sure flash is visible at 0 */
 176         mov     r1, #CONFIG_SYS_SDR_CONFIG
 177         ldr     r2, =IXP425_SDR_CONFIG
 178         str     r1, [r2]
 179
 180         /* disable refresh cycles */
 181         mov     r1, #0
 182         ldr     r3, =IXP425_SDR_REFRESH
 183         str     r1, [r3]
 184
 185         /* send nop command */
 186         mov     r1, #3
 187         ldr     r4, =IXP425_SDR_IR
 188         str     r1, [r4]
 189         DELAY_FOR 0x4000, r0
 190
 191         /* set SDRAM internal refresh val */
 192         ldr     r1, =CONFIG_SYS_SDRAM_REFRESH_CNT
 193         str     r1, [r3]
 194         DELAY_FOR 0x4000, r0
 195
 196         /* send precharge-all command to close all open banks */
 197         mov     r1, #2
 198         str     r1, [r4]
 199         DELAY_FOR 0x4000, r0
 200
 201         /* provide 8 auto-refresh cycles */
 202         mov     r1, #4
 203         mov     r5, #8
 204 111:    str     r1, [r4]
 205         DELAY_FOR 0x100, r0
 206         subs    r5, r5, #1
 207         bne     111b
 208
 209         /* set mode register in sdram */
 210         mov     r1, #CONFIG_SYS_SDR_MODE_CONFIG
 211         str     r1, [r4]
 212         DELAY_FOR 0x4000, r0
 213
 214         /* send normal operation command */
 215         mov     r1, #6
 216         str     r1, [r4]
 217         DELAY_FOR 0x4000, r0
 218
 219         /* invalidate I & D caches & BTB */
 220         mcr     p15, 0, r0, c7, c7, 0
 221         CPWAIT  r0
 222
 223         /* invalidate I & Data TLB */
 224         mcr     p15, 0, r0, c8, c7, 0
 225         CPWAIT r0
 226
 227         /* drain write and fill buffers */
 228         mcr     p15, 0, r0, c7, c10, 4
 229         CPWAIT  r0
 230
 231         /* remove flash mirror at 0x00000000 */
 232         ldr     r2, =IXP425_EXP_CFG0
 233         ldr     r1, [r2]
 234         bic     r1, r1, #0x80000000
 235         str     r1, [r2]
 236
 237         /* invalidate I & Data TLB */
 238         mcr     p15, 0, r0, c8, c7, 0
 239         CPWAIT r0
 240
 241         /* enable I cache */
 242         mrc     p15, 0, r0, c1, c0, 0
 243         orr     r0, r0, #MMU_Control_I
 244         mcr     p15, 0, r0, c1, c0, 0
 245         CPWAIT  r0
 246
 247         mrs     r0,cpsr                 /* set the cpu to SVC32 mode        */
 248         bic     r0,r0,#0x1f             /* (superviser mode, M=10011)       */
 249         orr     r0,r0,#0x13
 250         msr     cpsr,r0
 251
 252         bl      _main
 253
 254 /*------------------------------------------------------------------------------*/
 255
 256 #ifndef CONFIG_SPL_BUILD
 257 /*
 258  * void relocate_code(addr_moni)
 259  *
 260  * This function relocates the monitor code.
 261  */
 262         .globl  relocate_code
 263 relocate_code:
 264         mov     r6, r0  /* save addr of destination */
 265
 266         adr     r0, _start
 267         subs    r9, r6, r0              /* r9 <- relocation offset */
 268         beq     relocate_done           /* skip relocation */
 269         mov     r1, r6                  /* r1 <- scratch for copy_loop */
 270         ldr     r3, _image_copy_end_ofs
 271         add     r2, r0, r3              /* r2 <- source end address         */
 272
 273 copy_loop:
 274         ldmia   r0!, {r10-r11}          /* copy from source address [r0]    */
 275         stmia   r1!, {r10-r11}          /* copy to   target address [r1]    */
 276         cmp     r0, r2                  /* until source end address [r2]    */
 277         blo     copy_loop
 278
 279         /*
 280          * fix .rel.dyn relocations
 281          */
 282         ldr     r0, _TEXT_BASE          /* r0 <- Text base */
 283         ldr     r10, _dynsym_start_ofs  /* r10 <- sym table ofs */
 284         add     r10, r10, r0            /* r10 <- sym table in FLASH */
 285         ldr     r2, _rel_dyn_start_ofs  /* r2 <- rel dyn start ofs */
 286         add     r2, r2, r0              /* r2 <- rel dyn start in FLASH */
 287         ldr     r3, _rel_dyn_end_ofs    /* r3 <- rel dyn end ofs */
 288         add     r3, r3, r0              /* r3 <- rel dyn end in FLASH */
 289 fixloop:
 290         ldr     r0, [r2]                /* r0 <- location to fix up, IN FLASH! */
 291         add     r0, r0, r9              /* r0 <- location to fix up in RAM */
 292         ldr     r1, [r2, #4]
 293         and     r7, r1, #0xff
 294         cmp     r7, #23                 /* relative fixup? */
 295         beq     fixrel
 296         cmp     r7, #2                  /* absolute fixup? */
 297         beq     fixabs
 298         /* ignore unknown type of fixup */
 299         b       fixnext
 300 fixabs:
 301         /* absolute fix: set location to (offset) symbol value */
 302         mov     r1, r1, LSR #4          /* r1 <- symbol index in .dynsym */
 303         add     r1, r10, r1             /* r1 <- address of symbol in table */
 304         ldr     r1, [r1, #4]            /* r1 <- symbol value */
 305         add     r1, r1, r9              /* r1 <- relocated sym addr */
 306         b       fixnext
 307 fixrel:
 308         /* relative fix: increase location by offset */
 309         ldr     r1, [r0]
 310         add     r1, r1, r9
 311 fixnext:
 312         str     r1, [r0]
 313         add     r2, r2, #8              /* each rel.dyn entry is 8 bytes */
 314         cmp     r2, r3
 315         blo     fixloop
 316
 317 relocate_done:
 318
 319         bx      lr
 320
 321 _image_copy_end_ofs:
 322         .word __image_copy_end - _start
 323 _rel_dyn_start_ofs:
 324         .word __rel_dyn_start - _start
 325 _rel_dyn_end_ofs:
 326         .word __rel_dyn_end - _start
 327 _dynsym_start_ofs:
 328         .word __dynsym_start - _start
 329
 330 #endif
 331
 332         .globl  c_runtime_cpu_setup
 333 c_runtime_cpu_setup:
 334
 335         bx      lr
 336
 337 /****************************************************************************/
 338 /*                                                                          */
 339 /* Interrupt handling                                                       */
 340 /*                                                                          */
 341 /****************************************************************************/
 342
 343 /* IRQ stack frame                                                          */
 344
 345 #define S_FRAME_SIZE    72
 346
 347 #define S_OLD_R0        68
 348 #define S_PSR           64
 349 #define S_PC            60
 350 #define S_LR            56
 351 #define S_SP            52
 352
 353 #define S_IP            48
 354 #define S_FP            44
 355 #define S_R10           40
 356 #define S_R9            36
 357 #define S_R8            32
 358 #define S_R7            28
 359 #define S_R6            24
 360 #define S_R5            20
 361 #define S_R4            16
 362 #define S_R3            12
 363 #define S_R2            8
 364 #define S_R1            4
 365 #define S_R0            0
 366
 367 #define MODE_SVC 0x13
 368
 369         /* use bad_save_user_regs for abort/prefetch/undef/swi ...          */
 370
 371         .macro  bad_save_user_regs
 372         sub     sp, sp, #S_FRAME_SIZE
 373         stmia   sp, {r0 - r12}                  /* Calling r0-r12           */
 374         add     r8, sp, #S_PC
 375
 376         ldr     r2, IRQ_STACK_START_IN
 377         ldmia   r2, {r2 - r4}                   /* get pc, cpsr, old_r0     */
 378         add     r0, sp, #S_FRAME_SIZE           /* restore sp_SVC           */
 379
 380         add     r5, sp, #S_SP
 381         mov     r1, lr
 382         stmia   r5, {r0 - r4}                   /* save sp_SVC, lr_SVC, pc, cpsr, old_r */
 383         mov     r0, sp
 384         .endm
 385
 386
 387         /* use irq_save_user_regs / irq_restore_user_regs for                */
 388         /* IRQ/FIQ handling                                                  */
 389
 390         .macro  irq_save_user_regs
 391         sub     sp, sp, #S_FRAME_SIZE
 392         stmia   sp, {r0 - r12}                  /* Calling r0-r12            */
 393         add     r8, sp, #S_PC
 394         stmdb   r8, {sp, lr}^                   /* Calling SP, LR            */
 395         str     lr, [r8, #0]                    /* Save calling PC           */
 396         mrs     r6, spsr
 397         str     r6, [r8, #4]                    /* Save CPSR                 */
 398         str     r0, [r8, #8]                    /* Save OLD_R0               */
 399         mov     r0, sp
 400         .endm
 401
 402         .macro  irq_restore_user_regs
 403         ldmia   sp, {r0 - lr}^                  @ Calling r0 - lr
 404         mov     r0, r0
 405         ldr     lr, [sp, #S_PC]                 @ Get PC
 406         add     sp, sp, #S_FRAME_SIZE
 407         subs    pc, lr, #4                      @ return & move spsr_svc into cpsr
 408         .endm
 409
 410         .macro get_bad_stack
 411         ldr     r13, IRQ_STACK_START_IN         @ setup our mode stack
 412
 413         str     lr, [r13]                       @ save caller lr / spsr
 414         mrs     lr, spsr
 415         str     lr, [r13, #4]
 416
 417         mov     r13, #MODE_SVC                  @ prepare SVC-Mode
 418         msr     spsr_c, r13
 419         mov     lr, pc
 420         movs    pc, lr
 421         .endm
 422
 423         .macro get_irq_stack                    @ setup IRQ stack
 424         ldr     sp, IRQ_STACK_START
 425         .endm
 426
 427         .macro get_fiq_stack                    @ setup FIQ stack
 428         ldr     sp, FIQ_STACK_START
 429         .endm
 430
 431
 432 /****************************************************************************/
 433 /*                                                                          */
 434 /* exception handlers                                                       */
 435 /*                                                                          */
 436 /****************************************************************************/
 437
 438         .align  5
 439 undefined_instruction:
 440         get_bad_stack
 441         bad_save_user_regs
 442         bl      do_undefined_instruction
 443
 444         .align  5
 445 software_interrupt:
 446         get_bad_stack
 447         bad_save_user_regs
 448         bl      do_software_interrupt
 449
 450         .align  5
 451 prefetch_abort:
 452         get_bad_stack
 453         bad_save_user_regs
 454         bl      do_prefetch_abort
 455
 456         .align  5
 457 data_abort:
 458         get_bad_stack
 459         bad_save_user_regs
 460         bl      do_data_abort
 461
 462         .align  5
 463 not_used:
 464         get_bad_stack
 465         bad_save_user_regs
 466         bl      do_not_used
 467
 468 #ifdef CONFIG_USE_IRQ
 469
 470         .align  5
 471 irq:
 472         get_irq_stack
 473         irq_save_user_regs
 474         bl      do_irq
 475         irq_restore_user_regs
 476
 477         .align  5
 478 fiq:
 479         get_fiq_stack
 480         irq_save_user_regs              /* someone ought to write a more    */
 481         bl      do_fiq                  /* effiction fiq_save_user_regs     */
 482         irq_restore_user_regs
 483
 484 #else
 485
 486         .align  5
 487 irq:
 488         get_bad_stack
 489         bad_save_user_regs
 490         bl      do_irq
 491
 492         .align  5
 493 fiq:
 494         get_bad_stack
 495         bad_save_user_regs
 496         bl      do_fiq
 497
 498 #endif
 499
 500 /****************************************************************************/
 501 /*                                                                          */
 502 /* Reset function: Use Watchdog to reset                                    */
 503 /*                                                                          */
 504 /****************************************************************************/
 505
 506         .align  5
 507 .globl reset_cpu
 508
 509 reset_cpu:
 510         ldr     r1, =0x482e
 511         ldr     r2, =IXP425_OSWK
 512         str     r1, [r2]
 513         ldr     r1, =0x0fff
 514         ldr     r2, =IXP425_OSWT
 515         str     r1, [r2]
 516         ldr     r1, =0x5
 517         ldr     r2, =IXP425_OSWE
 518         str     r1, [r2]
 519         b       reset_endless
 520
 521 reset_endless:
 522         b       reset_endless