arch/arm/cpu/tegra-common/ap.c

   1 /*
   2 * (C) Copyright 2010-2011
   3 * NVIDIA Corporation <www.nvidia.com>
   4 *
   5  * SPDX-License-Identifier:     GPL-2.0+
   6 */
   7
   8 /* Tegra AP (Application Processor) code */
   9
  10 #include <common.h>
  11 #include <asm/io.h>
  12 #include <asm/arch/gp_padctrl.h>
  13 #include <asm/arch-tegra/ap.h>
  14 #include <asm/arch-tegra/clock.h>
  15 #include <asm/arch-tegra/fuse.h>
  16 #include <asm/arch-tegra/pmc.h>
  17 #include <asm/arch-tegra/scu.h>
  18 #include <asm/arch-tegra/tegra.h>
  19 #include <asm/arch-tegra/warmboot.h>
  20
  21 int tegra_get_chip(void)
  22 {
  23         int rev;
  24         struct apb_misc_gp_ctlr *gp =
  25                 (struct apb_misc_gp_ctlr *)NV_PA_APB_MISC_GP_BASE;
  26
  27         /*
  28          * This is undocumented, Chip ID is bits 15:8 of the register
  29          * APB_MISC + 0x804, and has value 0x20 for Tegra20, 0x30 for
  30          * Tegra30, and 0x35 for T114.
  31          */
  32         rev = (readl(&gp->hidrev) & HIDREV_CHIPID_MASK) >> HIDREV_CHIPID_SHIFT;
  33         debug("%s: CHIPID is 0x%02X\n", __func__, rev);
  34
  35         return rev;
  36 }
  37
  38 int tegra_get_sku_info(void)
  39 {
  40         int sku_id;
  41         struct fuse_regs *fuse = (struct fuse_regs *)NV_PA_FUSE_BASE;
  42
  43         sku_id = readl(&fuse->sku_info) & 0xff;
  44         debug("%s: SKU info byte is 0x%02X\n", __func__, sku_id);
  45
  46         return sku_id;
  47 }
  48
  49 int tegra_get_chip_sku(void)
  50 {
  51         uint sku_id, chip_id;
  52
  53         chip_id = tegra_get_chip();
  54         sku_id = tegra_get_sku_info();
  55
  56         switch (chip_id) {
  57         case CHIPID_TEGRA20:
  58                 switch (sku_id) {
  59                 case SKU_ID_T20_7:
  60                 case SKU_ID_T20:
  61                         return TEGRA_SOC_T20;
  62                 case SKU_ID_T25SE:
  63                 case SKU_ID_AP25:
  64                 case SKU_ID_T25:
  65                 case SKU_ID_AP25E:
  66                 case SKU_ID_T25E:
  67                         return TEGRA_SOC_T25;
  68                 }
  69                 break;
  70         case CHIPID_TEGRA30:
  71                 switch (sku_id) {
  72                 case SKU_ID_T33:
  73                 case SKU_ID_T30:
  74                         return TEGRA_SOC_T30;
  75                 }
  76                 break;
  77         case CHIPID_TEGRA114:
  78                 switch (sku_id) {
  79                 case SKU_ID_T114_ENG:
  80                 case SKU_ID_T114_1:
  81                         return TEGRA_SOC_T114;
  82                 }
  83                 break;
  84         }
  85         /* unknown chip/sku id */
  86         printf("%s: ERROR: UNKNOWN CHIP/SKU ID COMBO (0x%02X/0x%02X)\n",
  87                 __func__, chip_id, sku_id);
  88         return TEGRA_SOC_UNKNOWN;
  89 }
  90
  91 static void enable_scu(void)
  92 {
  93         struct scu_ctlr *scu = (struct scu_ctlr *)NV_PA_ARM_PERIPHBASE;
  94         u32 reg;
  95
  96         /* Only enable the SCU on T20/T25 */
  97         if (tegra_get_chip() != CHIPID_TEGRA20)
  98                 return;
  99
 100         /* If SCU already setup/enabled, return */
 101         if (readl(&scu->scu_ctrl) & SCU_CTRL_ENABLE)
 102                 return;
 103
 104         /* Invalidate all ways for all processors */
 105         writel(0xFFFF, &scu->scu_inv_all);
 106
 107         /* Enable SCU - bit 0 */
 108         reg = readl(&scu->scu_ctrl);
 109         reg |= SCU_CTRL_ENABLE;
 110         writel(reg, &scu->scu_ctrl);
 111 }
 112
 113 static u32 get_odmdata(void)
 114 {
 115         /*
 116          * ODMDATA is stored in the BCT in IRAM by the BootROM.
 117          * The BCT start and size are stored in the BIT in IRAM.
 118          * Read the data @ bct_start + (bct_size - 12). This works
 119          * on T20 and T30 BCTs, which are locked down. If this changes
 120          * in new chips (T114, etc.), we can revisit this algorithm.
 121          */
 122
 123         u32 bct_start, odmdata;
 124
 125         bct_start = readl(NV_PA_BASE_SRAM + NVBOOTINFOTABLE_BCTPTR);
 126         odmdata = readl(bct_start + BCT_ODMDATA_OFFSET);
 127
 128         return odmdata;
 129 }
 130
 131 static void init_pmc_scratch(void)
 132 {
 133         struct pmc_ctlr *const pmc = (struct pmc_ctlr *)NV_PA_PMC_BASE;
 134         u32 odmdata;
 135         int i;
 136
 137         /* SCRATCH0 is initialized by the boot ROM and shouldn't be cleared */
 138         for (i = 0; i < 23; i++)
 139                 writel(0, &pmc->pmc_scratch1+i);
 140
 141         /* ODMDATA is for kernel use to determine RAM size, LP config, etc. */
 142         odmdata = get_odmdata();
 143         writel(odmdata, &pmc->pmc_scratch20);
 144 }
 145
 146 void s_init(void)
 147 {
 148         /* Init PMC scratch memory */
 149         init_pmc_scratch();
 150
 151         enable_scu();
 152
 153         /* init the cache */
 154         config_cache();
 155 }