arch/arm/include/asm/arch-keystone/emac_defs.h

   1 /*
   2  * emac definitions for keystone2 devices
   3  *
   4  * (C) Copyright 2012-2014
   5  *     Texas Instruments Incorporated, <www.ti.com>
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #ifndef _EMAC_DEFS_H_
  11 #define _EMAC_DEFS_H_
  12
  13 #include <asm/arch/hardware.h>
  14 #include <asm/io.h>
  15
  16 #define EMAC_EMACSL_BASE_ADDR           (KS2_PASS_BASE + 0x00090900)
  17 #define EMAC_MDIO_BASE_ADDR             (KS2_PASS_BASE + 0x00090300)
  18 #define EMAC_SGMII_BASE_ADDR            (KS2_PASS_BASE + 0x00090100)
  19
  20 #define KEYSTONE2_EMAC_GIG_ENABLE
  21
  22 #define MAC_ID_BASE_ADDR                (KS2_DEVICE_STATE_CTRL_BASE + 0x110)
  23
  24 #ifdef CONFIG_SOC_K2HK
  25 /* MDIO module input frequency */
  26 #define EMAC_MDIO_BUS_FREQ              (clk_get_rate(pass_pll_clk))
  27 /* MDIO clock output frequency */
  28 #define EMAC_MDIO_CLOCK_FREQ            1000000         /* 1.0 MHz */
  29 #endif
  30
  31 /* MII Status Register */
  32 #define MII_STATUS_REG                  1
  33 #define MII_STATUS_LINK_MASK            (0x4)
  34
  35 /* Marvell 88E1111 PHY ID */
  36 #define PHY_MARVELL_88E1111             (0x01410cc0)
  37
  38 #define MDIO_CONTROL_IDLE               (0x80000000)
  39 #define MDIO_CONTROL_ENABLE             (0x40000000)
  40 #define MDIO_CONTROL_FAULT_ENABLE       (0x40000)
  41 #define MDIO_CONTROL_FAULT              (0x80000)
  42 #define MDIO_USERACCESS0_GO             (0x80000000)
  43 #define MDIO_USERACCESS0_WRITE_READ     (0x0)
  44 #define MDIO_USERACCESS0_WRITE_WRITE    (0x40000000)
  45 #define MDIO_USERACCESS0_ACK            (0x20000000)
  46
  47 #define EMAC_MACCONTROL_MIIEN_ENABLE       (0x20)
  48 #define EMAC_MACCONTROL_FULLDUPLEX_ENABLE  (0x1)
  49 #define EMAC_MACCONTROL_GIGABIT_ENABLE     (1 << 7)
  50 #define EMAC_MACCONTROL_GIGFORCE           (1 << 17)
  51 #define EMAC_MACCONTROL_RMIISPEED_100      (1 << 15)
  52
  53 #define EMAC_MIN_ETHERNET_PKT_SIZE         60
  54
  55 struct mac_sl_cfg {
  56         u_int32_t max_rx_len;   /* Maximum receive packet length. */
  57         u_int32_t ctl;          /* Control bitfield */
  58 };
  59
  60 /*
  61  * Definition: Control bitfields used in the ctl field of hwGmacSlCfg_t
  62  */
  63 #define GMACSL_RX_ENABLE_RCV_CONTROL_FRAMES       (1 << 24)
  64 #define GMACSL_RX_ENABLE_RCV_SHORT_FRAMES         (1 << 23)
  65 #define GMACSL_RX_ENABLE_RCV_ERROR_FRAMES         (1 << 22)
  66 #define GMACSL_RX_ENABLE_EXT_CTL                  (1 << 18)
  67 #define GMACSL_RX_ENABLE_GIG_FORCE                (1 << 17)
  68 #define GMACSL_RX_ENABLE_IFCTL_B                  (1 << 16)
  69 #define GMACSL_RX_ENABLE_IFCTL_A                  (1 << 15)
  70 #define GMACSL_RX_ENABLE_CMD_IDLE                 (1 << 11)
  71 #define GMACSL_TX_ENABLE_SHORT_GAP                (1 << 10)
  72 #define GMACSL_ENABLE_GIG_MODE                    (1 <<  7)
  73 #define GMACSL_TX_ENABLE_PACE                     (1 <<  6)
  74 #define GMACSL_ENABLE                             (1 <<  5)
  75 #define GMACSL_TX_ENABLE_FLOW_CTL                 (1 <<  4)
  76 #define GMACSL_RX_ENABLE_FLOW_CTL                 (1 <<  3)
  77 #define GMACSL_ENABLE_LOOPBACK                    (1 <<  1)
  78 #define GMACSL_ENABLE_FULL_DUPLEX                 (1 <<  0)
  79
  80 /*
  81  * DEFINTITION: function return values
  82  */
  83 #define GMACSL_RET_OK                        0
  84 #define GMACSL_RET_INVALID_PORT             -1
  85 #define GMACSL_RET_WARN_RESET_INCOMPLETE    -2
  86 #define GMACSL_RET_WARN_MAXLEN_TOO_BIG      -3
  87 #define GMACSL_RET_CONFIG_FAIL_RESET_ACTIVE -4
  88
  89 /* Register offsets */
  90 #define CPGMACSL_REG_ID         0x00
  91 #define CPGMACSL_REG_CTL        0x04
  92 #define CPGMACSL_REG_STATUS     0x08
  93 #define CPGMACSL_REG_RESET      0x0c
  94 #define CPGMACSL_REG_MAXLEN     0x10
  95 #define CPGMACSL_REG_BOFF       0x14
  96 #define CPGMACSL_REG_RX_PAUSE   0x18
  97 #define CPGMACSL_REG_TX_PAURSE  0x1c
  98 #define CPGMACSL_REG_EM_CTL     0x20
  99 #define CPGMACSL_REG_PRI        0x24
 100
 101 /* Soft reset register values */
 102 #define CPGMAC_REG_RESET_VAL_RESET_MASK      (1 << 0)
 103 #define CPGMAC_REG_RESET_VAL_RESET           (1 << 0)
 104
 105 /* Maxlen register values */
 106 #define CPGMAC_REG_MAXLEN_LEN                0x3fff
 107
 108 /* Control bitfields */
 109 #define CPSW_CTL_P2_PASS_PRI_TAGGED     (1 << 5)
 110 #define CPSW_CTL_P1_PASS_PRI_TAGGED     (1 << 4)
 111 #define CPSW_CTL_P0_PASS_PRI_TAGGED     (1 << 3)
 112 #define CPSW_CTL_P0_ENABLE              (1 << 2)
 113 #define CPSW_CTL_VLAN_AWARE             (1 << 1)
 114 #define CPSW_CTL_FIFO_LOOPBACK          (1 << 0)
 115
 116 #define DEVICE_CPSW_NUM_PORTS       5                    /* 5 switch ports */
 117 #define DEVICE_CPSW_BASE            (0x02090800)
 118 #define target_get_switch_ctl()     CPSW_CTL_P0_ENABLE   /* Enable port 0 */
 119 #define SWITCH_MAX_PKT_SIZE         9000
 120
 121 /* Register offsets */
 122 #define CPSW_REG_CTL                0x004
 123 #define CPSW_REG_STAT_PORT_EN       0x00c
 124 #define CPSW_REG_MAXLEN             0x040
 125 #define CPSW_REG_ALE_CONTROL        0x608
 126 #define CPSW_REG_ALE_PORTCTL(x)     (0x640 + (x)*4)
 127
 128 /* Register values */
 129 #define CPSW_REG_VAL_STAT_ENABLE_ALL             0xf
 130 #define CPSW_REG_VAL_ALE_CTL_RESET_AND_ENABLE    ((u_int32_t)0xc0000000)
 131 #define CPSW_REG_VAL_ALE_CTL_BYPASS              ((u_int32_t)0x00000010)
 132 #define CPSW_REG_VAL_PORTCTL_FORWARD_MODE        0x3
 133
 134 #define SGMII_REG_STATUS_LOCK           BIT(4)
 135 #define SGMII_REG_STATUS_LINK           BIT(0)
 136 #define SGMII_REG_STATUS_AUTONEG        BIT(2)
 137 #define SGMII_REG_CONTROL_AUTONEG       BIT(0)
 138 #define SGMII_REG_CONTROL_MASTER        BIT(5)
 139 #define SGMII_REG_MR_ADV_ENABLE         BIT(0)
 140 #define SGMII_REG_MR_ADV_LINK           BIT(15)
 141 #define SGMII_REG_MR_ADV_FULL_DUPLEX    BIT(12)
 142 #define SGMII_REG_MR_ADV_GIG_MODE       BIT(11)
 143
 144 #define SGMII_LINK_MAC_MAC_AUTONEG      0
 145 #define SGMII_LINK_MAC_PHY              1
 146 #define SGMII_LINK_MAC_MAC_FORCED       2
 147 #define SGMII_LINK_MAC_FIBER            3
 148 #define SGMII_LINK_MAC_PHY_FORCED       4
 149
 150 #define TARGET_SGMII_BASE              KS2_PASS_BASE + 0x00090100
 151 #define TARGET_SGMII_BASE_ADDRESSES    {KS2_PASS_BASE + 0x00090100, \
 152                                         KS2_PASS_BASE + 0x00090200, \
 153                                         KS2_PASS_BASE + 0x00090400, \
 154                                         KS2_PASS_BASE + 0x00090500}
 155
 156 #define SGMII_OFFSET(x) ((x <= 1) ? (x * 0x100) : ((x * 0x100) + 0x100))
 157
 158 /*
 159  * SGMII registers
 160  */
 161 #define SGMII_IDVER_REG(x)    (TARGET_SGMII_BASE + SGMII_OFFSET(x) + 0x000)
 162 #define SGMII_SRESET_REG(x)   (TARGET_SGMII_BASE + SGMII_OFFSET(x) + 0x004)
 163 #define SGMII_CTL_REG(x)      (TARGET_SGMII_BASE + SGMII_OFFSET(x) + 0x010)
 164 #define SGMII_STATUS_REG(x)   (TARGET_SGMII_BASE + SGMII_OFFSET(x) + 0x014)
 165 #define SGMII_MRADV_REG(x)    (TARGET_SGMII_BASE + SGMII_OFFSET(x) + 0x018)
 166 #define SGMII_LPADV_REG(x)    (TARGET_SGMII_BASE + SGMII_OFFSET(x) + 0x020)
 167 #define SGMII_TXCFG_REG(x)    (TARGET_SGMII_BASE + SGMII_OFFSET(x) + 0x030)
 168 #define SGMII_RXCFG_REG(x)    (TARGET_SGMII_BASE + SGMII_OFFSET(x) + 0x034)
 169 #define SGMII_AUXCFG_REG(x)   (TARGET_SGMII_BASE + SGMII_OFFSET(x) + 0x038)
 170
 171 #define DEVICE_EMACSL_BASE(x)      (KS2_PASS_BASE + 0x00090900 + (x) * 0x040)
 172 #define DEVICE_N_GMACSL_PORTS           4
 173 #define DEVICE_EMACSL_RESET_POLL_COUNT  100
 174
 175 #define DEVICE_PSTREAM_CFG_REG_ADDR                 (KS2_PASS_BASE + 0x604)
 176
 177 #ifdef CONFIG_SOC_K2HK
 178 #define DEVICE_PSTREAM_CFG_REG_VAL_ROUTE_CPPI      0x06060606
 179 #endif
 180
 181 #define hw_config_streaming_switch() \
 182         writel(DEVICE_PSTREAM_CFG_REG_VAL_ROUTE_CPPI,\
 183                DEVICE_PSTREAM_CFG_REG_ADDR);
 184
 185 /* EMAC MDIO Registers Structure */
 186 struct mdio_regs {
 187         dv_reg          version;
 188         dv_reg          control;
 189         dv_reg          alive;
 190         dv_reg          link;
 191         dv_reg          linkintraw;
 192         dv_reg          linkintmasked;
 193         u_int8_t        rsvd0[8];
 194         dv_reg          userintraw;
 195         dv_reg          userintmasked;
 196         dv_reg          userintmaskset;
 197         dv_reg          userintmaskclear;
 198         u_int8_t        rsvd1[80];
 199         dv_reg          useraccess0;
 200         dv_reg          userphysel0;
 201         dv_reg          useraccess1;
 202         dv_reg          userphysel1;
 203 };
 204
 205 /* Ethernet MAC Registers Structure */
 206 struct emac_regs {
 207         dv_reg          idver;
 208         dv_reg          maccontrol;
 209         dv_reg          macstatus;
 210         dv_reg          soft_reset;
 211         dv_reg          rx_maxlen;
 212         u32             rsvd0;
 213         dv_reg          rx_pause;
 214         dv_reg          tx_pause;
 215         dv_reg          emcontrol;
 216         dv_reg          pri_map;
 217         u32             rsvd1[6];
 218 };
 219
 220 #define SGMII_ACCESS(port, reg) \
 221         *((volatile unsigned int *)(sgmiis[port] + reg))
 222
 223 struct eth_priv_t {
 224         char    int_name[32];
 225         int     rx_flow;
 226         int     phy_addr;
 227         int     slave_port;
 228         int     sgmii_link_type;
 229 };
 230
 231 extern struct eth_priv_t eth_priv_cfg[];
 232
 233 int keystone2_emac_initialize(struct eth_priv_t *eth_priv);
 234 void sgmii_serdes_setup_156p25mhz(void);
 235 void sgmii_serdes_shutdown(void);
 236
 237 #endif  /* _EMAC_DEFS_H_ */