arch/arm/include/asm/arch-omap3/emif4.h

   1 /*
   2  * Auther:
   3  *       Vaibhav Hiremath <hvaibhav@ti.com>
   4  *
   5  * Copyright (C) 2010
   6  * Texas Instruments Incorporated - http://www.ti.com/
   7  *
   8  * SPDX-License-Identifier:     GPL-2.0+
   9  */
  10
  11 #ifndef _EMIF_H_
  12 #define _EMIF_H_
  13
  14 /*
  15  * Configuration values
  16  */
  17 #define EMIF4_TIM1_T_RP         (0x3 << 25)
  18 #define EMIF4_TIM1_T_RCD        (0x3 << 21)
  19 #define EMIF4_TIM1_T_WR         (0x3 << 17)
  20 #define EMIF4_TIM1_T_RAS        (0x8 << 12)
  21 #define EMIF4_TIM1_T_RC         (0xA << 6)
  22 #define EMIF4_TIM1_T_RRD        (0x2 << 3)
  23 #define EMIF4_TIM1_T_WTR        (0x2)
  24
  25 #define EMIF4_TIM2_T_XP         (0x2 << 28)
  26 #define EMIF4_TIM2_T_ODT        (0x0 << 25)
  27 #define EMIF4_TIM2_T_XSNR       (0x1C << 16)
  28 #define EMIF4_TIM2_T_XSRD       (0xC8 << 6)
  29 #define EMIF4_TIM2_T_RTP        (0x1 << 3)
  30 #define EMIF4_TIM2_T_CKE        (0x2)
  31
  32 #define EMIF4_TIM3_T_RFC        (0x25 << 4)
  33 #define EMIF4_TIM3_T_RAS_MAX    (0x7)
  34
  35 #define EMIF4_PWR_IDLE_MODE     (0x2 << 30)
  36 #define EMIF4_PWR_DPD_DIS       (0x0 << 10)
  37 #define EMIF4_PWR_DPD_EN        (0x1 << 10)
  38 #define EMIF4_PWR_LP_MODE       (0x0 << 8)
  39 #define EMIF4_PWR_PM_TIM        (0x0)
  40
  41 #define EMIF4_INITREF_DIS       (0x0 << 31)
  42 #define EMIF4_REFRESH_RATE      (0x50F)
  43
  44 #define EMIF4_CFG_SDRAM_TYP     (0x2 << 29)
  45 #define EMIF4_CFG_IBANK_POS     (0x0 << 27)
  46 #define EMIF4_CFG_DDR_TERM      (0x0 << 24)
  47 #define EMIF4_CFG_DDR2_DDQS     (0x1 << 23)
  48 #define EMIF4_CFG_DDR_DIS_DLL   (0x0 << 20)
  49 #define EMIF4_CFG_SDR_DRV       (0x0 << 18)
  50 #define EMIF4_CFG_NARROW_MD     (0x0 << 14)
  51 #define EMIF4_CFG_CL            (0x5 << 10)
  52 #define EMIF4_CFG_ROWSIZE       (0x0 << 7)
  53 #define EMIF4_CFG_IBANK         (0x3 << 4)
  54 #define EMIF4_CFG_EBANK         (0x0 << 3)
  55 #define EMIF4_CFG_PGSIZE        (0x2)
  56
  57 /*
  58  * EMIF4 PHY Control 1 register configuration
  59  */
  60 #define EMIF4_DDR1_EXT_STRB_EN  (0x1 << 7)
  61 #define EMIF4_DDR1_EXT_STRB_DIS (0x0 << 7)
  62 #define EMIF4_DDR1_PWRDN_DIS    (0x0 << 6)
  63 #define EMIF4_DDR1_PWRDN_EN     (0x1 << 6)
  64 #define EMIF4_DDR1_READ_LAT     (0x6 << 0)
  65
  66 #endif /* endif _EMIF_H_ */