arch/arm/mach-keystone/include/mach/clock-k2hk.h

   1 /*
   2  * K2HK: Clock management APIs
   3  *
   4  * (C) Copyright 2012-2014
   5  *     Texas Instruments Incorporated, <www.ti.com>
   6  *
   7  * SPDX-License-Identifier:     GPL-2.0+
   8  */
   9
  10 #ifndef __ASM_ARCH_CLOCK_K2HK_H
  11 #define __ASM_ARCH_CLOCK_K2HK_H
  12
  13 #define CLK_LIST(CLK)\
  14         CLK(0, core_pll_clk)\
  15         CLK(1, pass_pll_clk)\
  16         CLK(2, tetris_pll_clk)\
  17         CLK(3, ddr3a_pll_clk)\
  18         CLK(4, ddr3b_pll_clk)\
  19         CLK(5, sys_clk0_clk)\
  20         CLK(6, sys_clk0_1_clk)\
  21         CLK(7, sys_clk0_2_clk)\
  22         CLK(8, sys_clk0_3_clk)\
  23         CLK(9, sys_clk0_4_clk)\
  24         CLK(10, sys_clk0_6_clk)\
  25         CLK(11, sys_clk0_8_clk)\
  26         CLK(12, sys_clk0_12_clk)\
  27         CLK(13, sys_clk0_24_clk)\
  28         CLK(14, sys_clk1_clk)\
  29         CLK(15, sys_clk1_3_clk)\
  30         CLK(16, sys_clk1_4_clk)\
  31         CLK(17, sys_clk1_6_clk)\
  32         CLK(18, sys_clk1_12_clk)\
  33         CLK(19, sys_clk2_clk)\
  34         CLK(20, sys_clk3_clk)
  35
  36 #define PLLSET_CMD_LIST         "<pa|arm|ddr3a|ddr3b>"
  37
  38 #define KS2_CLK1_6 sys_clk0_6_clk
  39
  40 #define CORE_PLL_799    {CORE_PLL,      13,     1,      2}
  41 #define CORE_PLL_983    {CORE_PLL,      16,     1,      2}
  42 #define CORE_PLL_999    {CORE_PLL,      122,    15,     1}
  43 #define CORE_PLL_1167   {CORE_PLL,      19,     1,      2}
  44 #define CORE_PLL_1228   {CORE_PLL,      20,     1,      2}
  45 #define CORE_PLL_1200   {CORE_PLL,      625,    32,     2}
  46 #define PASS_PLL_1228   {PASS_PLL,      20,     1,      2}
  47 #define PASS_PLL_983    {PASS_PLL,      16,     1,      2}
  48 #define PASS_PLL_1050   {PASS_PLL,      205,    12,     2}
  49 #define TETRIS_PLL_500  {TETRIS_PLL,    8,      1,      2}
  50 #define TETRIS_PLL_750  {TETRIS_PLL,    12,     1,      2}
  51 #define TETRIS_PLL_800  {TETRIS_PLL,    32,     5,      1}
  52 #define TETRIS_PLL_687  {TETRIS_PLL,    11,     1,      2}
  53 #define TETRIS_PLL_625  {TETRIS_PLL,    10,     1,      2}
  54 #define TETRIS_PLL_812  {TETRIS_PLL,    13,     1,      2}
  55 #define TETRIS_PLL_875  {TETRIS_PLL,    14,     1,      2}
  56 #define TETRIS_PLL_1000 {TETRIS_PLL,    40,     5,      1}
  57 #define TETRIS_PLL_1188 {TETRIS_PLL,    19,     2,      1}
  58 #define TETRIS_PLL_1200 {TETRIS_PLL,    48,     5,      1}
  59 #define TETRIS_PLL_1350 {TETRIS_PLL,    54,     5,      1}
  60 #define TETRIS_PLL_1375 {TETRIS_PLL,    22,     2,      1}
  61 #define TETRIS_PLL_1400 {TETRIS_PLL,    56,     5,      1}
  62 #define DDR3_PLL_200(x) {DDR3##x##_PLL, 4,      1,      2}
  63 #define DDR3_PLL_400(x) {DDR3##x##_PLL, 16,     1,      4}
  64 #define DDR3_PLL_800(x) {DDR3##x##_PLL, 16,     1,      2}
  65 #define DDR3_PLL_333(x) {DDR3##x##_PLL, 20,     1,      6}
  66
  67 /* k2h DEV supports 800, 1000, 1200 MHz */
  68 #define DEV_SUPPORTED_SPEEDS    0x383
  69 /* k2h ARM supportd 800, 1000, 1200, 1350, 1400 MHz */
  70 #define ARM_SUPPORTED_SPEEDS    0x3EF
  71
  72 #endif