arch/mips/cpu/mips32/cache.S

   1 /*
   2  *  Cache-handling routined for MIPS CPUs
   3  *
   4  *  Copyright (c) 2003  Wolfgang Denk <wd@denx.de>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 #include <asm-offsets.h>
  26 #include <config.h>
  27 #include <asm/asm.h>
  28 #include <asm/regdef.h>
  29 #include <asm/mipsregs.h>
  30 #include <asm/addrspace.h>
  31 #include <asm/cacheops.h>
  32
  33 #define RA              t8
  34
  35 /*
  36  * 16kB is the maximum size of instruction and data caches on MIPS 4K,
  37  * 64kB is on 4KE, 24K, 5K, etc. Set bigger size for convenience.
  38  *
  39  * Note that the above size is the maximum size of primary cache. U-Boot
  40  * doesn't have L2 cache support for now.
  41  */
  42 #define MIPS_MAX_CACHE_SIZE     0x10000
  43
  44 #define INDEX_BASE      CKSEG0
  45
  46         .macro  cache_op op addr
  47         .set    push
  48         .set    noreorder
  49         .set    mips3
  50         cache   \op, 0(\addr)
  51         .set    pop
  52         .endm
  53
  54         .macro  f_fill64 dst, offset, val
  55         LONG_S  \val, (\offset +  0 * LONGSIZE)(\dst)
  56         LONG_S  \val, (\offset +  1 * LONGSIZE)(\dst)
  57         LONG_S  \val, (\offset +  2 * LONGSIZE)(\dst)
  58         LONG_S  \val, (\offset +  3 * LONGSIZE)(\dst)
  59         LONG_S  \val, (\offset +  4 * LONGSIZE)(\dst)
  60         LONG_S  \val, (\offset +  5 * LONGSIZE)(\dst)
  61         LONG_S  \val, (\offset +  6 * LONGSIZE)(\dst)
  62         LONG_S  \val, (\offset +  7 * LONGSIZE)(\dst)
  63 #if LONGSIZE == 4
  64         LONG_S  \val, (\offset +  8 * LONGSIZE)(\dst)
  65         LONG_S  \val, (\offset +  9 * LONGSIZE)(\dst)
  66         LONG_S  \val, (\offset + 10 * LONGSIZE)(\dst)
  67         LONG_S  \val, (\offset + 11 * LONGSIZE)(\dst)
  68         LONG_S  \val, (\offset + 12 * LONGSIZE)(\dst)
  69         LONG_S  \val, (\offset + 13 * LONGSIZE)(\dst)
  70         LONG_S  \val, (\offset + 14 * LONGSIZE)(\dst)
  71         LONG_S  \val, (\offset + 15 * LONGSIZE)(\dst)
  72 #endif
  73         .endm
  74
  75 /*
  76  * mips_init_icache(uint PRId, ulong icache_size, unchar icache_linesz)
  77  */
  78 LEAF(mips_init_icache)
  79         blez    a1, 9f
  80         mtc0    zero, CP0_TAGLO
  81         /* clear tag to invalidate */
  82         PTR_LI          t0, INDEX_BASE
  83         PTR_ADDU        t1, t0, a1
  84 1:      cache_op        Index_Store_Tag_I t0
  85         PTR_ADDU        t0, a2
  86         bne             t0, t1, 1b
  87         /* fill once, so data field parity is correct */
  88         PTR_LI          t0, INDEX_BASE
  89 2:      cache_op        Fill t0
  90         PTR_ADDU        t0, a2
  91         bne             t0, t1, 2b
  92         /* invalidate again - prudent but not strictly neccessary */
  93         PTR_LI          t0, INDEX_BASE
  94 1:      cache_op        Index_Store_Tag_I t0
  95         PTR_ADDU        t0, a2
  96         bne             t0, t1, 1b
  97 9:      jr      ra
  98         END(mips_init_icache)
  99
 100 /*
 101  * mips_init_dcache(uint PRId, ulong dcache_size, unchar dcache_linesz)
 102  */
 103 LEAF(mips_init_dcache)
 104         blez    a1, 9f
 105         mtc0    zero, CP0_TAGLO
 106         /* clear all tags */
 107         PTR_LI          t0, INDEX_BASE
 108         PTR_ADDU        t1, t0, a1
 109 1:      cache_op        Index_Store_Tag_D t0
 110         PTR_ADDU        t0, a2
 111         bne             t0, t1, 1b
 112         /* load from each line (in cached space) */
 113         PTR_LI          t0, INDEX_BASE
 114 2:      LONG_L          zero, 0(t0)
 115         PTR_ADDU        t0, a2
 116         bne             t0, t1, 2b
 117         /* clear all tags */
 118         PTR_LI          t0, INDEX_BASE
 119 1:      cache_op        Index_Store_Tag_D t0
 120         PTR_ADDU        t0, a2
 121         bne             t0, t1, 1b
 122 9:      jr      ra
 123         END(mips_init_dcache)
 124
 125 /*******************************************************************************
 126 *
 127 * mips_cache_reset - low level initialisation of the primary caches
 128 *
 129 * This routine initialises the primary caches to ensure that they
 130 * have good parity.  It must be called by the ROM before any cached locations
 131 * are used to prevent the possibility of data with bad parity being written to
 132 * memory.
 133 * To initialise the instruction cache it is essential that a source of data
 134 * with good parity is available. This routine
 135 * will initialise an area of memory starting at location zero to be used as
 136 * a source of parity.
 137 *
 138 * RETURNS: N/A
 139 *
 140 */
 141 NESTED(mips_cache_reset, 0, ra)
 142         move    RA, ra
 143         li      t2, CONFIG_SYS_ICACHE_SIZE
 144         li      t3, CONFIG_SYS_DCACHE_SIZE
 145         li      t4, CONFIG_SYS_CACHELINE_SIZE
 146         move    t5, t4
 147
 148         li      v0, MIPS_MAX_CACHE_SIZE
 149
 150         /*
 151          * Now clear that much memory starting from zero.
 152          */
 153         PTR_LI          a0, CKSEG1
 154         PTR_ADDU        a1, a0, v0
 155 2:      PTR_ADDIU       a0, 64
 156         f_fill64        a0, -64, zero
 157         bne             a0, a1, 2b
 158
 159         /*
 160          * The caches are probably in an indeterminate state,
 161          * so we force good parity into them by doing an
 162          * invalidate, load/fill, invalidate for each line.
 163          */
 164
 165         /*
 166          * Assume bottom of RAM will generate good parity for the cache.
 167          */
 168
 169         /*
 170          * Initialize the I-cache first,
 171          */
 172         move    a1, t2
 173         move    a2, t4
 174         PTR_LA  t7, mips_init_icache
 175         jalr    t7
 176
 177         /*
 178          * then initialize D-cache.
 179          */
 180         move    a1, t3
 181         move    a2, t5
 182         PTR_LA  t7, mips_init_dcache
 183         jalr    t7
 184
 185         jr      RA
 186         END(mips_cache_reset)
 187
 188 /*******************************************************************************
 189 *
 190 * dcache_status - get cache status
 191 *
 192 * RETURNS: 0 - cache disabled; 1 - cache enabled
 193 *
 194 */
 195 LEAF(dcache_status)
 196         mfc0    t0, CP0_CONFIG
 197         li      t1, CONF_CM_UNCACHED
 198         andi    t0, t0, CONF_CM_CMASK
 199         move    v0, zero
 200         beq     t0, t1, 2f
 201         li      v0, 1
 202 2:      jr      ra
 203         END(dcache_status)
 204
 205 /*******************************************************************************
 206 *
 207 * dcache_disable - disable cache
 208 *
 209 * RETURNS: N/A
 210 *
 211 */
 212 LEAF(dcache_disable)
 213         mfc0    t0, CP0_CONFIG
 214         li      t1, -8
 215         and     t0, t0, t1
 216         ori     t0, t0, CONF_CM_UNCACHED
 217         mtc0    t0, CP0_CONFIG
 218         jr      ra
 219         END(dcache_disable)
 220
 221 /*******************************************************************************
 222 *
 223 * dcache_enable - enable cache
 224 *
 225 * RETURNS: N/A
 226 *
 227 */
 228 LEAF(dcache_enable)
 229         mfc0    t0, CP0_CONFIG
 230         ori     t0, CONF_CM_CMASK
 231         xori    t0, CONF_CM_CMASK
 232         ori     t0, CONF_CM_CACHABLE_NONCOHERENT
 233         mtc0    t0, CP0_CONFIG
 234         jr      ra
 235         END(dcache_enable)