arch/mips/cpu/mips32/cache.S

   1 /*
   2  *  Cache-handling routined for MIPS CPUs
   3  *
   4  *  Copyright (c) 2003  Wolfgang Denk <wd@denx.de>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 #include <asm-offsets.h>
  26 #include <config.h>
  27 #include <asm/asm.h>
  28 #include <asm/regdef.h>
  29 #include <asm/mipsregs.h>
  30 #include <asm/addrspace.h>
  31 #include <asm/cacheops.h>
  32
  33 #define RA              t8
  34
  35 /*
  36  * 16kB is the maximum size of instruction and data caches on MIPS 4K,
  37  * 64kB is on 4KE, 24K, 5K, etc. Set bigger size for convenience.
  38  *
  39  * Note that the above size is the maximum size of primary cache. U-Boot
  40  * doesn't have L2 cache support for now.
  41  */
  42 #define MIPS_MAX_CACHE_SIZE     0x10000
  43
  44 #define INDEX_BASE      CKSEG0
  45
  46         .macro  cache_op op addr
  47         .set    push
  48         .set    noreorder
  49         .set    mips3
  50         cache   \op, 0(\addr)
  51         .set    pop
  52         .endm
  53
  54         .macro  f_fill64 dst, offset, val
  55         LONG_S  \val, (\offset +  0 * LONGSIZE)(\dst)
  56         LONG_S  \val, (\offset +  1 * LONGSIZE)(\dst)
  57         LONG_S  \val, (\offset +  2 * LONGSIZE)(\dst)
  58         LONG_S  \val, (\offset +  3 * LONGSIZE)(\dst)
  59         LONG_S  \val, (\offset +  4 * LONGSIZE)(\dst)
  60         LONG_S  \val, (\offset +  5 * LONGSIZE)(\dst)
  61         LONG_S  \val, (\offset +  6 * LONGSIZE)(\dst)
  62         LONG_S  \val, (\offset +  7 * LONGSIZE)(\dst)
  63 #if LONGSIZE == 4
  64         LONG_S  \val, (\offset +  8 * LONGSIZE)(\dst)
  65         LONG_S  \val, (\offset +  9 * LONGSIZE)(\dst)
  66         LONG_S  \val, (\offset + 10 * LONGSIZE)(\dst)
  67         LONG_S  \val, (\offset + 11 * LONGSIZE)(\dst)
  68         LONG_S  \val, (\offset + 12 * LONGSIZE)(\dst)
  69         LONG_S  \val, (\offset + 13 * LONGSIZE)(\dst)
  70         LONG_S  \val, (\offset + 14 * LONGSIZE)(\dst)
  71         LONG_S  \val, (\offset + 15 * LONGSIZE)(\dst)
  72 #endif
  73         .endm
  74
  75 /*
  76  * mips_init_icache(uint PRId, ulong icache_size, unchar icache_linesz)
  77  */
  78 LEAF(mips_init_icache)
  79         blez            a1, 9f
  80         mtc0            zero, CP0_TAGLO
  81         /* clear tag to invalidate */
  82         PTR_LI          t0, INDEX_BASE
  83         PTR_ADDU        t1, t0, a1
  84 1:      cache_op        Index_Store_Tag_I t0
  85         PTR_ADDU        t0, a2
  86         bne             t0, t1, 1b
  87         /* fill once, so data field parity is correct */
  88         PTR_LI          t0, INDEX_BASE
  89 2:      cache_op        Fill t0
  90         PTR_ADDU        t0, a2
  91         bne             t0, t1, 2b
  92         /* invalidate again - prudent but not strictly neccessary */
  93         PTR_LI          t0, INDEX_BASE
  94 1:      cache_op        Index_Store_Tag_I t0
  95         PTR_ADDU        t0, a2
  96         bne             t0, t1, 1b
  97 9:      jr              ra
  98         END(mips_init_icache)
  99
 100 /*
 101  * mips_init_dcache(uint PRId, ulong dcache_size, unchar dcache_linesz)
 102  */
 103 LEAF(mips_init_dcache)
 104         blez            a1, 9f
 105         mtc0            zero, CP0_TAGLO
 106         /* clear all tags */
 107         PTR_LI          t0, INDEX_BASE
 108         PTR_ADDU        t1, t0, a1
 109 1:      cache_op        Index_Store_Tag_D t0
 110         PTR_ADDU        t0, a2
 111         bne             t0, t1, 1b
 112         /* load from each line (in cached space) */
 113         PTR_LI          t0, INDEX_BASE
 114 2:      LONG_L          zero, 0(t0)
 115         PTR_ADDU        t0, a2
 116         bne             t0, t1, 2b
 117         /* clear all tags */
 118         PTR_LI          t0, INDEX_BASE
 119 1:      cache_op        Index_Store_Tag_D t0
 120         PTR_ADDU        t0, a2
 121         bne             t0, t1, 1b
 122 9:      jr              ra
 123         END(mips_init_dcache)
 124
 125 /*
 126  * mips_cache_reset - low level initialisation of the primary caches
 127  *
 128  * This routine initialises the primary caches to ensure that they have good
 129  * parity.  It must be called by the ROM before any cached locations are used
 130  * to prevent the possibility of data with bad parity being written to memory.
 131  *
 132  * To initialise the instruction cache it is essential that a source of data
 133  * with good parity is available. This routine will initialise an area of
 134  * memory starting at location zero to be used as a source of parity.
 135  *
 136  * RETURNS: N/A
 137  *
 138  */
 139 NESTED(mips_cache_reset, 0, ra)
 140         move    RA, ra
 141         li      t2, CONFIG_SYS_ICACHE_SIZE
 142         li      t3, CONFIG_SYS_DCACHE_SIZE
 143         li      t4, CONFIG_SYS_CACHELINE_SIZE
 144         move    t5, t4
 145
 146         li      v0, MIPS_MAX_CACHE_SIZE
 147
 148         /*
 149          * Now clear that much memory starting from zero.
 150          */
 151         PTR_LI          a0, CKSEG1
 152         PTR_ADDU        a1, a0, v0
 153 2:      PTR_ADDIU       a0, 64
 154         f_fill64        a0, -64, zero
 155         bne             a0, a1, 2b
 156
 157         /*
 158          * The caches are probably in an indeterminate state,
 159          * so we force good parity into them by doing an
 160          * invalidate, load/fill, invalidate for each line.
 161          */
 162
 163         /*
 164          * Assume bottom of RAM will generate good parity for the cache.
 165          */
 166
 167         /*
 168          * Initialize the I-cache first,
 169          */
 170         move    a1, t2
 171         move    a2, t4
 172         PTR_LA  t7, mips_init_icache
 173         jalr    t7
 174
 175         /*
 176          * then initialize D-cache.
 177          */
 178         move    a1, t3
 179         move    a2, t5
 180         PTR_LA  t7, mips_init_dcache
 181         jalr    t7
 182
 183         jr      RA
 184         END(mips_cache_reset)
 185
 186 /*
 187  * dcache_status - get cache status
 188  *
 189  * RETURNS: 0 - cache disabled; 1 - cache enabled
 190  *
 191  */
 192 LEAF(dcache_status)
 193         mfc0    t0, CP0_CONFIG
 194         li      t1, CONF_CM_UNCACHED
 195         andi    t0, t0, CONF_CM_CMASK
 196         move    v0, zero
 197         beq     t0, t1, 2f
 198         li      v0, 1
 199 2:      jr      ra
 200         END(dcache_status)
 201
 202 /*
 203  * dcache_disable - disable cache
 204  *
 205  * RETURNS: N/A
 206  *
 207  */
 208 LEAF(dcache_disable)
 209         mfc0    t0, CP0_CONFIG
 210         li      t1, -8
 211         and     t0, t0, t1
 212         ori     t0, t0, CONF_CM_UNCACHED
 213         mtc0    t0, CP0_CONFIG
 214         jr      ra
 215         END(dcache_disable)
 216
 217 /*
 218  * dcache_enable - enable cache
 219  *
 220  * RETURNS: N/A
 221  *
 222  */
 223 LEAF(dcache_enable)
 224         mfc0    t0, CP0_CONFIG
 225         ori     t0, CONF_CM_CMASK
 226         xori    t0, CONF_CM_CMASK
 227         ori     t0, CONF_CM_CACHABLE_NONCOHERENT
 228         mtc0    t0, CP0_CONFIG
 229         jr      ra
 230         END(dcache_enable)