arch/powerpc/cpu/mpc85xx/speed.c

   1 /*
   2  * Copyright 2004, 2007-2010 Freescale Semiconductor, Inc.
   3  *
   4  * (C) Copyright 2003 Motorola Inc.
   5  * Xianghua Xiao, (X.Xiao@motorola.com)
   6  *
   7  * (C) Copyright 2000
   8  * Wolfgang Denk, DENX Software Engineering, wd@denx.de.
   9  *
  10  * See file CREDITS for list of people who contributed to this
  11  * project.
  12  *
  13  * This program is free software; you can redistribute it and/or
  14  * modify it under the terms of the GNU General Public License as
  15  * published by the Free Software Foundation; either version 2 of
  16  * the License, or (at your option) any later version.
  17  *
  18  * This program is distributed in the hope that it will be useful,
  19  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  20  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  21  * GNU General Public License for more details.
  22  *
  23  * You should have received a copy of the GNU General Public License
  24  * along with this program; if not, write to the Free Software
  25  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  26  * MA 02111-1307 USA
  27  */
  28
  29 #include <common.h>
  30 #include <ppc_asm.tmpl>
  31 #include <asm/processor.h>
  32 #include <asm/io.h>
  33
  34 DECLARE_GLOBAL_DATA_PTR;
  35
  36 /* --------------------------------------------------------------- */
  37
  38 void get_sys_info (sys_info_t * sysInfo)
  39 {
  40         volatile ccsr_gur_t *gur = (void *)(CONFIG_SYS_MPC85xx_GUTS_ADDR);
  41 #ifdef CONFIG_FSL_CORENET
  42         volatile ccsr_clk_t *clk = (void *)(CONFIG_SYS_FSL_CORENET_CLK_ADDR);
  43
  44         const u8 core_cplx_PLL[16] = {
  45                 [ 0] = 0,       /* CC1 PPL / 1 */
  46                 [ 1] = 0,       /* CC1 PPL / 2 */
  47                 [ 2] = 0,       /* CC1 PPL / 4 */
  48                 [ 4] = 1,       /* CC2 PPL / 1 */
  49                 [ 5] = 1,       /* CC2 PPL / 2 */
  50                 [ 6] = 1,       /* CC2 PPL / 4 */
  51                 [ 8] = 2,       /* CC3 PPL / 1 */
  52                 [ 9] = 2,       /* CC3 PPL / 2 */
  53                 [10] = 2,       /* CC3 PPL / 4 */
  54                 [12] = 3,       /* CC4 PPL / 1 */
  55                 [13] = 3,       /* CC4 PPL / 2 */
  56                 [14] = 3,       /* CC4 PPL / 4 */
  57         };
  58
  59         const u8 core_cplx_PLL_div[16] = {
  60                 [ 0] = 1,       /* CC1 PPL / 1 */
  61                 [ 1] = 2,       /* CC1 PPL / 2 */
  62                 [ 2] = 4,       /* CC1 PPL / 4 */
  63                 [ 4] = 1,       /* CC2 PPL / 1 */
  64                 [ 5] = 2,       /* CC2 PPL / 2 */
  65                 [ 6] = 4,       /* CC2 PPL / 4 */
  66                 [ 8] = 1,       /* CC3 PPL / 1 */
  67                 [ 9] = 2,       /* CC3 PPL / 2 */
  68                 [10] = 4,       /* CC3 PPL / 4 */
  69                 [12] = 1,       /* CC4 PPL / 1 */
  70                 [13] = 2,       /* CC4 PPL / 2 */
  71                 [14] = 4,       /* CC4 PPL / 4 */
  72         };
  73         uint lcrr_div, i, freqCC_PLL[4], rcw_tmp;
  74         uint ratio[4];
  75         unsigned long sysclk = CONFIG_SYS_CLK_FREQ;
  76         uint mem_pll_rat;
  77
  78         sysInfo->freqSystemBus = sysclk;
  79         sysInfo->freqDDRBus = sysclk;
  80
  81         sysInfo->freqSystemBus *= (in_be32(&gur->rcwsr[0]) >> 25) & 0x1f;
  82         mem_pll_rat = (in_be32(&gur->rcwsr[0]) >> 17) & 0x1f;
  83         if (mem_pll_rat > 2)
  84                 sysInfo->freqDDRBus *= mem_pll_rat;
  85         else
  86                 sysInfo->freqDDRBus = sysInfo->freqSystemBus * mem_pll_rat;
  87
  88         ratio[0] = (in_be32(&clk->pllc1gsr) >> 1) & 0x3f;
  89         ratio[1] = (in_be32(&clk->pllc2gsr) >> 1) & 0x3f;
  90         ratio[2] = (in_be32(&clk->pllc3gsr) >> 1) & 0x3f;
  91         ratio[3] = (in_be32(&clk->pllc4gsr) >> 1) & 0x3f;
  92         for (i = 0; i < 4; i++) {
  93                 if (ratio[i] > 4)
  94                         freqCC_PLL[i] = sysclk * ratio[i];
  95                 else
  96                         freqCC_PLL[i] = sysInfo->freqSystemBus * ratio[i];
  97         }
  98         rcw_tmp = in_be32(&gur->rcwsr[3]);
  99         for (i = 0; i < cpu_numcores(); i++) {
 100                 u32 c_pll_sel = (in_be32(&clk->clkc0csr + i*8) >> 27) & 0xf;
 101                 u32 cplx_pll = core_cplx_PLL[c_pll_sel];
 102
 103                 sysInfo->freqProcessor[i] =
 104                          freqCC_PLL[cplx_pll] / core_cplx_PLL_div[c_pll_sel];
 105         }
 106
 107 #define PME_CLK_SEL     0x80000000
 108 #define FM1_CLK_SEL     0x40000000
 109 #define FM2_CLK_SEL     0x20000000
 110         rcw_tmp = in_be32(&gur->rcwsr[7]);
 111
 112 #ifdef CONFIG_SYS_DPAA_PME
 113         if (rcw_tmp & PME_CLK_SEL)
 114                 sysInfo->freqPME = freqCC_PLL[2] / 2;
 115         else
 116                 sysInfo->freqPME = sysInfo->freqSystemBus / 2;
 117 #endif
 118
 119 #ifdef CONFIG_SYS_DPAA_FMAN
 120         if (rcw_tmp & FM1_CLK_SEL)
 121                 sysInfo->freqFMan[0] = freqCC_PLL[2] / 2;
 122         else
 123                 sysInfo->freqFMan[0] = sysInfo->freqSystemBus / 2;
 124 #if (CONFIG_SYS_NUM_FMAN) == 2
 125         if (rcw_tmp & FM2_CLK_SEL)
 126                 sysInfo->freqFMan[1] = freqCC_PLL[2] / 2;
 127         else
 128                 sysInfo->freqFMan[1] = sysInfo->freqSystemBus / 2;
 129 #endif
 130 #endif
 131
 132 #else
 133         uint plat_ratio,e500_ratio,half_freqSystemBus;
 134         uint lcrr_div;
 135         int i;
 136 #ifdef CONFIG_QE
 137         u32 qe_ratio;
 138 #endif
 139
 140         plat_ratio = (gur->porpllsr) & 0x0000003e;
 141         plat_ratio >>= 1;
 142         sysInfo->freqSystemBus = plat_ratio * CONFIG_SYS_CLK_FREQ;
 143
 144         /* Divide before multiply to avoid integer
 145          * overflow for processor speeds above 2GHz */
 146         half_freqSystemBus = sysInfo->freqSystemBus/2;
 147         for (i = 0; i < cpu_numcores(); i++) {
 148                 e500_ratio = ((gur->porpllsr) >> (i * 8 + 16)) & 0x3f;
 149                 sysInfo->freqProcessor[i] = e500_ratio * half_freqSystemBus;
 150         }
 151
 152         /* Note: freqDDRBus is the MCLK frequency, not the data rate. */
 153         sysInfo->freqDDRBus = sysInfo->freqSystemBus;
 154
 155 #ifdef CONFIG_DDR_CLK_FREQ
 156         {
 157                 u32 ddr_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_DDR_RATIO)
 158                         >> MPC85xx_PORPLLSR_DDR_RATIO_SHIFT;
 159                 if (ddr_ratio != 0x7)
 160                         sysInfo->freqDDRBus = ddr_ratio * CONFIG_DDR_CLK_FREQ;
 161         }
 162 #endif
 163 #endif
 164
 165 #ifdef CONFIG_QE
 166         qe_ratio = ((gur->porpllsr) & MPC85xx_PORPLLSR_QE_RATIO)
 167                         >> MPC85xx_PORPLLSR_QE_RATIO_SHIFT;
 168         sysInfo->freqQE = qe_ratio * CONFIG_SYS_CLK_FREQ;
 169 #endif
 170
 171 #if defined(CONFIG_SYS_LBC_LCRR)
 172         /* We will program LCRR to this value later */
 173         lcrr_div = CONFIG_SYS_LBC_LCRR & LCRR_CLKDIV;
 174 #else
 175         {
 176             volatile ccsr_lbc_t *lbc = (void *)(CONFIG_SYS_MPC85xx_LBC_ADDR);
 177             lcrr_div = in_be32(&lbc->lcrr) & LCRR_CLKDIV;
 178         }
 179 #endif
 180         if (lcrr_div == 2 || lcrr_div == 4 || lcrr_div == 8) {
 181 #if defined(CONFIG_FSL_CORENET)
 182                 /* If this is corenet based SoC, bit-representation
 183                  * for four times the clock divider values.
 184                  */
 185                 lcrr_div *= 4;
 186 #elif !defined(CONFIG_MPC8540) && !defined(CONFIG_MPC8541) && \
 187     !defined(CONFIG_MPC8555) && !defined(CONFIG_MPC8560)
 188                 /*
 189                  * Yes, the entire PQ38 family use the same
 190                  * bit-representation for twice the clock divider values.
 191                  */
 192                 lcrr_div *= 2;
 193 #endif
 194                 sysInfo->freqLocalBus = sysInfo->freqSystemBus / lcrr_div;
 195         } else {
 196                 /* In case anyone cares what the unknown value is */
 197                 sysInfo->freqLocalBus = lcrr_div;
 198         }
 199 }
 200
 201
 202 int get_clocks (void)
 203 {
 204         sys_info_t sys_info;
 205 #ifdef CONFIG_MPC8544
 206         volatile ccsr_gur_t *gur = (void *) CONFIG_SYS_MPC85xx_GUTS_ADDR;
 207 #endif
 208 #if defined(CONFIG_CPM2)
 209         volatile ccsr_cpm_t *cpm = (ccsr_cpm_t *)CONFIG_SYS_MPC85xx_CPM_ADDR;
 210         uint sccr, dfbrg;
 211
 212         /* set VCO = 4 * BRG */
 213         cpm->im_cpm_intctl.sccr &= 0xfffffffc;
 214         sccr = cpm->im_cpm_intctl.sccr;
 215         dfbrg = (sccr & SCCR_DFBRG_MSK) >> SCCR_DFBRG_SHIFT;
 216 #endif
 217         get_sys_info (&sys_info);
 218         gd->cpu_clk = sys_info.freqProcessor[0];
 219         gd->bus_clk = sys_info.freqSystemBus;
 220         gd->mem_clk = sys_info.freqDDRBus;
 221         gd->lbc_clk = sys_info.freqLocalBus;
 222
 223 #ifdef CONFIG_QE
 224         gd->qe_clk = sys_info.freqQE;
 225         gd->brg_clk = gd->qe_clk / 2;
 226 #endif
 227         /*
 228          * The base clock for I2C depends on the actual SOC.  Unfortunately,
 229          * there is no pattern that can be used to determine the frequency, so
 230          * the only choice is to look up the actual SOC number and use the value
 231          * for that SOC. This information is taken from application note
 232          * AN2919.
 233          */
 234 #if defined(CONFIG_MPC8540) || defined(CONFIG_MPC8541) || \
 235         defined(CONFIG_MPC8560) || defined(CONFIG_MPC8555)
 236         gd->i2c1_clk = sys_info.freqSystemBus;
 237 #elif defined(CONFIG_MPC8544)
 238         /*
 239          * On the 8544, the I2C clock is the same as the SEC clock.  This can be
 240          * either CCB/2 or CCB/3, depending on the value of cfg_sec_freq. See
 241          * 4.4.3.3 of the 8544 RM.  Note that this might actually work for all
 242          * 85xx, but only the 8544 has cfg_sec_freq, so it's unknown if the
 243          * PORDEVSR2_SEC_CFG bit is 0 on all 85xx boards that are not an 8544.
 244          */
 245         if (gur->pordevsr2 & MPC85xx_PORDEVSR2_SEC_CFG)
 246                 gd->i2c1_clk = sys_info.freqSystemBus / 3;
 247         else
 248                 gd->i2c1_clk = sys_info.freqSystemBus / 2;
 249 #else
 250         /* Most 85xx SOCs use CCB/2, so this is the default behavior. */
 251         gd->i2c1_clk = sys_info.freqSystemBus / 2;
 252 #endif
 253         gd->i2c2_clk = gd->i2c1_clk;
 254
 255 #if defined(CONFIG_FSL_ESDHC)
 256 #ifdef CONFIG_MPC8569
 257         gd->sdhc_clk = gd->bus_clk;
 258 #else
 259         gd->sdhc_clk = gd->bus_clk / 2;
 260 #endif
 261 #endif /* defined(CONFIG_FSL_ESDHC) */
 262
 263 #if defined(CONFIG_CPM2)
 264         gd->vco_out = 2*sys_info.freqSystemBus;
 265         gd->cpm_clk = gd->vco_out / 2;
 266         gd->scc_clk = gd->vco_out / 4;
 267         gd->brg_clk = gd->vco_out / (1 << (2 * (dfbrg + 1)));
 268 #endif
 269
 270         if(gd->cpu_clk != 0) return (0);
 271         else return (1);
 272 }
 273
 274
 275 /********************************************
 276  * get_bus_freq
 277  * return system bus freq in Hz
 278  *********************************************/
 279 ulong get_bus_freq (ulong dummy)
 280 {
 281         return gd->bus_clk;
 282 }
 283
 284 /********************************************
 285  * get_ddr_freq
 286  * return ddr bus freq in Hz
 287  *********************************************/
 288 ulong get_ddr_freq (ulong dummy)
 289 {
 290         return gd->mem_clk;
 291 }