board/LaCie/wireless_space/kwbimage.cfg

   1 #
   2 # Copyright (C) 2012 Albert ARIBAUD <albert.u.boot@aribaud.net>
   3 #
   4 # Based on netspace_v2 kwbimage.cfg:
   5 # Copyright (C) 2011 Simon Guinot <sguinot@lacie.com>
   6 #
   7 # Based on Kirkwood support:
   8 # (C) Copyright 2009
   9 # Marvell Semiconductor <www.marvell.com>
  10 # Written-by: Prafulla Wadaskar <prafulla@marvell.com>
  11 #
  12 # See file CREDITS for list of people who contributed to this
  13 # project.
  14 #
  15 # This program is free software; you can redistribute it and/or
  16 # modify it under the terms of the GNU General Public License as
  17 # published by the Free Software Foundation; either version 2 of
  18 # the License, or (at your option) any later version.
  19 #
  20 # This program is distributed in the hope that it will be useful,
  21 # but WITHOUT ANY WARRANTY; without even the implied warranty of
  22 # MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  23 # GNU General Public License for more details.
  24 #
  25 # Refer doc/README.kwbimage for more details about how-to configure
  26 # and create kirkwood boot image
  27 #
  28
  29 # Boot Media configurations
  30 BOOT_FROM       nand    # Boot from NAND flash
  31 NAND_PAGE_SIZE 800
  32
  33 # SOC registers configuration using bootrom header extension
  34 # Maximum KWBIMAGE_MAX_CONFIG configurations allowed
  35
  36 # Values taken from image original LaCie U-Boot header dump!
  37
  38 # Configure RGMII-0 interface pad voltage to 1.8V
  39 DATA 0xFFD100e0 0x1B1B1B9B
  40
  41 #Dram initalization for SINGLE x16 CL=5 @ 400MHz
  42 DATA 0xFFD01400 0x43000c30      # DDR Configuration register
  43
  44 DATA 0xFFD01404 0x37743000      # DDR Controller Control Low
  45
  46 DATA 0xFFD01408 0x11012228      # DDR Timing (Low) (active cycles value +1)
  47
  48 DATA 0xFFD0140C 0x00000A19      #  DDR Timing (High)
  49
  50 DATA 0xFFD01410 0x0000CCCC      #  DDR Address Control
  51
  52 DATA 0xFFD01414 0x00000000      #  DDR Open Pages Control
  53
  54 DATA 0xFFD01418 0x00000000      #  DDR Operation
  55
  56 DATA 0xFFD0141C 0x00000662      #  DDR Mode
  57
  58 DATA 0xFFD01420 0x00000004      #  DDR Extended Mode
  59
  60 DATA 0xFFD01424 0x0000F07F      #  DDR Controller Control High
  61
  62 DATA 0xFFD01428 0x00096630      # DDR2 ODT Read Timing (default values)
  63
  64 DATA 0xFFD0147C 0x00009663      # DDR2 ODT Write Timing (default values)
  65
  66 DATA 0xFFD01504 0x0FFFFFF1      # CS[0]n Size
  67 DATA 0xFFD01508 0x00000000      # CS[1]n Base address to 0x0
  68 DATA 0xFFD0150C 0x00000000      # CS[1]n Size, window disabled
  69 DATA 0xFFD01514 0x00000000      # CS[2]n Size, window disabled
  70 DATA 0xFFD0151C 0x00000000      # CS[3]n Size, window disabled
  71 DATA 0xFFD01494 0x00120012      #  DDR ODT Control (Low)
  72 DATA 0xFFD01498 0x00000000      #  DDR ODT Control (High)
  73 DATA 0xFFD0149C 0x0000E40F      # CPU ODT Control
  74 DATA 0xFFD01480 0x00000001      # DDR Initialization Control
  75 DATA 0xFFD20134 0x66666666
  76 DATA 0xFFD20138 0x66666666
  77 DATA 0xFFD10000 0x01112222
  78 DATA 0xFFD1000C 0x00000000
  79 DATA 0xFFD10104 0x00000000
  80 DATA 0xFFD10100 0x40000000
  81 # End of Header extension
  82 DATA 0x0 0x0