board/altera/socfpga/qts/sequencer_defines.h

   1 /*
   2  * Copyright Altera Corporation (C) 2012-2015
   3  *
   4  * SPDX-License-Identifier:    BSD-3-Clause
   5  */
   6
   7 #ifndef _SEQUENCER_DEFINES_H_
   8 #define _SEQUENCER_DEFINES_H_
   9
  10 #define AC_ROM_MR1_MIRR 0000000000100
  11 #define AC_ROM_MR1_OCD_ENABLE
  12 #define AC_ROM_MR2_MIRR 0000000010000
  13 #define AC_ROM_MR3_MIRR 0000000000000
  14 #define AC_ROM_MR0_CALIB
  15 #ifdef CONFIG_SOCFPGA_ARRIA5
  16 /* The if..else... is not required if generated by tools */
  17 #define AC_ROM_MR0_DLL_RESET_MIRR 0100011001000
  18 #define AC_ROM_MR0_DLL_RESET 0100100110000
  19 #define AC_ROM_MR0_MIRR 0100001001001
  20 #define AC_ROM_MR0 0100000110001
  21 #else
  22 #define AC_ROM_MR0_DLL_RESET_MIRR 0010011001000
  23 #define AC_ROM_MR0_DLL_RESET 0010100110000
  24 #define AC_ROM_MR0_MIRR 0010001001001
  25 #define AC_ROM_MR0 0010000110001
  26 #endif /* CONFIG_SOCFPGA_ARRIA5 */
  27 #define AC_ROM_MR1 0000000000100
  28 #define AC_ROM_MR2 0000000001000
  29 #define AC_ROM_MR3 0000000000000
  30 #ifdef CONFIG_SOCFPGA_ARRIA5
  31 /* The if..else... is not required if generated by tools */
  32 #define AFI_CLK_FREQ 534
  33 #else
  34 #define AFI_CLK_FREQ 401
  35 #endif /* CONFIG_SOCFPGA_ARRIA5 */
  36 #define AFI_RATE_RATIO 1
  37 #define AVL_CLK_FREQ 67
  38 #define BFM_MODE 0
  39 #define BURST2 0
  40 #ifdef CONFIG_SOCFPGA_ARRIA5
  41 /* The if..else... is not required if generated by tools */
  42 #define CALIB_LFIFO_OFFSET 8
  43 #define CALIB_VFIFO_OFFSET 6
  44 #else
  45 #define CALIB_LFIFO_OFFSET 7
  46 #define CALIB_VFIFO_OFFSET 5
  47 #endif /* CONFIG_SOCFPGA_ARRIA5 */
  48 #define ENABLE_EXPORT_SEQ_DEBUG_BRIDGE 0
  49 #define ENABLE_SUPER_QUICK_CALIBRATION 0
  50 #define GUARANTEED_READ_BRINGUP_TEST 0
  51 #define HARD_PHY 1
  52 #define HARD_VFIFO 1
  53 #define HPS_HW 1
  54 #define HR_DDIO_OUT_HAS_THREE_REGS 0
  55 #define IO_DELAY_PER_DCHAIN_TAP 25
  56 #define IO_DELAY_PER_DQS_EN_DCHAIN_TAP 25
  57 #ifdef CONFIG_SOCFPGA_ARRIA5
  58 /* The if..else... is not required if generated by tools */
  59 #define IO_DELAY_PER_OPA_TAP 234
  60 #else
  61 #define IO_DELAY_PER_OPA_TAP 312
  62 #endif /* CONFIG_SOCFPGA_ARRIA5 */
  63 #define IO_DLL_CHAIN_LENGTH 8
  64 #define IO_DM_OUT_RESERVE 0
  65 #define IO_DQDQS_OUT_PHASE_MAX 0
  66 #ifdef CONFIG_SOCFPGA_ARRIA5
  67 /* The if..else... is not required if generated by tools */
  68 #define IO_DQS_EN_DELAY_MAX 15
  69 #define IO_DQS_EN_DELAY_OFFSET 16
  70 #else
  71 #define IO_DQS_EN_DELAY_MAX 31
  72 #define IO_DQS_EN_DELAY_OFFSET 0
  73 #endif /* CONFIG_SOCFPGA_ARRIA5 */
  74 #define IO_DQS_EN_PHASE_MAX 7
  75 #define IO_DQS_IN_DELAY_MAX 31
  76 #define IO_DQS_IN_RESERVE 4
  77 #define IO_DQS_OUT_RESERVE 6
  78 #define IO_DQ_OUT_RESERVE 0
  79 #define IO_IO_IN_DELAY_MAX 31
  80 #define IO_IO_OUT1_DELAY_MAX 31
  81 #define IO_IO_OUT2_DELAY_MAX 0
  82 #define IO_SHIFT_DQS_EN_WHEN_SHIFT_DQS 0
  83 #define MARGIN_VARIATION_TEST 0
  84 #define MAX_LATENCY_COUNT_WIDTH 5
  85 #define MEM_ADDR_WIDTH 13
  86 #define READ_VALID_FIFO_SIZE 16
  87 #ifdef CONFIG_SOCFPGA_ARRIA5
  88 /* The if..else... is not required if generated by tools */
  89 #define REG_FILE_INIT_SEQ_SIGNATURE 0x5555048c
  90 #else
  91 #define REG_FILE_INIT_SEQ_SIGNATURE 0x55550483
  92 #endif /* CONFIG_SOCFPGA_ARRIA5 */
  93 #define RW_MGR_MEM_ADDRESS_MIRRORING 0
  94 #define RW_MGR_MEM_ADDRESS_WIDTH 15
  95 #define RW_MGR_MEM_BANK_WIDTH 3
  96 #define RW_MGR_MEM_CHIP_SELECT_WIDTH 1
  97 #define RW_MGR_MEM_CLK_EN_WIDTH 1
  98 #define RW_MGR_MEM_CONTROL_WIDTH 1
  99 #define RW_MGR_MEM_DATA_MASK_WIDTH 5
 100 #define RW_MGR_MEM_DATA_WIDTH 40
 101 #define RW_MGR_MEM_DQ_PER_READ_DQS 8
 102 #define RW_MGR_MEM_DQ_PER_WRITE_DQS 8
 103 #define RW_MGR_MEM_IF_READ_DQS_WIDTH 5
 104 #define RW_MGR_MEM_IF_WRITE_DQS_WIDTH 5
 105 #define RW_MGR_MEM_NUMBER_OF_CS_PER_DIMM 1
 106 #define RW_MGR_MEM_ODT_WIDTH 1
 107 #define RW_MGR_MEM_VIRTUAL_GROUPS_PER_READ_DQS 1
 108 #define RW_MGR_MEM_VIRTUAL_GROUPS_PER_WRITE_DQS 1
 109 #define RW_MGR_MR0_BL 1
 110 #define RW_MGR_MR0_CAS_LATENCY 3
 111 #define RW_MGR_TRUE_MEM_DATA_MASK_WIDTH 5
 112 #define RW_MGR_WRITE_TO_DEBUG_READ 1.0
 113 #define SKEW_CALIBRATION 0
 114 #define TINIT_CNTR1_VAL 32
 115 #define TINIT_CNTR2_VAL 32
 116 #define TINIT_CNTR0_VAL 132
 117 #define TRESET_CNTR1_VAL 99
 118 #define TRESET_CNTR2_VAL 10
 119 #define TRESET_CNTR0_VAL 132
 120
 121 #endif /* _SEQUENCER_DEFINES_H_ */