board/amcc/canyonlands/canyonlands.c

   1 /*
   2  * (C) Copyright 2008
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 #include <common.h>
  22 #include <ppc440.h>
  23 #include <libfdt.h>
  24 #include <fdt_support.h>
  25 #include <asm/processor.h>
  26 #include <asm/io.h>
  27 #include <asm/mmu.h>
  28 #include <asm/4xx_pcie.h>
  29 #include <asm/gpio.h>
  30
  31 extern flash_info_t flash_info[CFG_MAX_FLASH_BANKS]; /* info for FLASH chips */
  32
  33 DECLARE_GLOBAL_DATA_PTR;
  34
  35 #define CFG_BCSR3_PCIE          0x10
  36
  37 #define BOARD_CANYONLANDS_PCIE  1
  38 #define BOARD_CANYONLANDS_SATA  2
  39 #define BOARD_GLACIER           3
  40
  41 int board_early_init_f(void)
  42 {
  43         u32 sdr0_cust0;
  44         u32 pvr = get_pvr();
  45
  46         /*
  47          * Setup the interrupt controller polarities, triggers, etc.
  48          */
  49         mtdcr(uic0sr, 0xffffffff);      /* clear all */
  50         mtdcr(uic0er, 0x00000000);      /* disable all */
  51         mtdcr(uic0cr, 0x00000005);      /* ATI & UIC1 crit are critical */
  52         mtdcr(uic0pr, 0xffffffff);      /* per ref-board manual */
  53         mtdcr(uic0tr, 0x00000000);      /* per ref-board manual */
  54         mtdcr(uic0vr, 0x00000000);      /* int31 highest, base=0x000 */
  55         mtdcr(uic0sr, 0xffffffff);      /* clear all */
  56
  57         mtdcr(uic1sr, 0xffffffff);      /* clear all */
  58         mtdcr(uic1er, 0x00000000);      /* disable all */
  59         mtdcr(uic1cr, 0x00000000);      /* all non-critical */
  60         mtdcr(uic1pr, 0xffffffff);      /* per ref-board manual */
  61         mtdcr(uic1tr, 0x00000000);      /* per ref-board manual */
  62         mtdcr(uic1vr, 0x00000000);      /* int31 highest, base=0x000 */
  63         mtdcr(uic1sr, 0xffffffff);      /* clear all */
  64
  65         mtdcr(uic2sr, 0xffffffff);      /* clear all */
  66         mtdcr(uic2er, 0x00000000);      /* disable all */
  67         mtdcr(uic2cr, 0x00000000);      /* all non-critical */
  68         mtdcr(uic2pr, 0xffffffff);      /* per ref-board manual */
  69         mtdcr(uic2tr, 0x00000000);      /* per ref-board manual */
  70         mtdcr(uic2vr, 0x00000000);      /* int31 highest, base=0x000 */
  71         mtdcr(uic2sr, 0xffffffff);      /* clear all */
  72
  73         mtdcr(uic3sr, 0xffffffff);      /* clear all */
  74         mtdcr(uic3er, 0x00000000);      /* disable all */
  75         mtdcr(uic3cr, 0x00000000);      /* all non-critical */
  76         mtdcr(uic3pr, 0xffffffff);      /* per ref-board manual */
  77         mtdcr(uic3tr, 0x00000000);      /* per ref-board manual */
  78         mtdcr(uic3vr, 0x00000000);      /* int31 highest, base=0x000 */
  79         mtdcr(uic3sr, 0xffffffff);      /* clear all */
  80
  81         /* SDR Setting - enable NDFC */
  82         mfsdr(SDR0_CUST0, sdr0_cust0);
  83         sdr0_cust0 = SDR0_CUST0_MUX_NDFC_SEL    |
  84                 SDR0_CUST0_NDFC_ENABLE          |
  85                 SDR0_CUST0_NDFC_BW_8_BIT        |
  86                 SDR0_CUST0_NDFC_ARE_MASK        |
  87                 SDR0_CUST0_NDFC_BAC_ENCODE(3)   |
  88                 (0x80000000 >> (28 + CFG_NAND_CS));
  89         mtsdr(SDR0_CUST0, sdr0_cust0);
  90
  91         /*
  92          * Configure PFC (Pin Function Control) registers
  93          * UART0: 4 pins
  94          */
  95         mtsdr(SDR0_PFC1, 0x00040000);
  96
  97         /* Enable PCI host functionality in SDR0_PCI0 */
  98         mtsdr(SDR0_PCI0, 0xe0000000);
  99
 100         /* Enable ethernet and take out of reset */
 101         out_8((void *)CFG_BCSR_BASE + 6, 0);
 102
 103         /* Remove NOR-FLASH, NAND-FLASH & EEPROM hardware write protection */
 104         out_8((void *)CFG_BCSR_BASE + 5, 0);
 105
 106         /* Enable USB host & USB-OTG */
 107         out_8((void *)CFG_BCSR_BASE + 7, 0);
 108
 109         mtsdr(SDR0_SRST1, 0);   /* Pull AHB out of reset default=1 */
 110
 111         /* Setup PLB4-AHB bridge based on the system address map */
 112         mtdcr(AHB_TOP, 0x8000004B);
 113         mtdcr(AHB_BOT, 0x8000004B);
 114
 115         if ((pvr == PVR_460EX_RA) || (pvr == PVR_460EX_SE_RA)) {
 116                 /*
 117                  * Configure USB-STP pins as alternate and not GPIO
 118                  * It seems to be neccessary to configure the STP pins as GPIO
 119                  * input at powerup (perhaps while USB reset is asserted). So
 120                  * we configure those pins to their "real" function now.
 121                  */
 122                 gpio_config(16, GPIO_OUT, GPIO_ALT1, GPIO_OUT_1);
 123                 gpio_config(19, GPIO_OUT, GPIO_ALT1, GPIO_OUT_1);
 124         }
 125
 126         return 0;
 127 }
 128
 129 static void canyonlands_sata_init(int board_type)
 130 {
 131         u32 reg;
 132
 133         if (board_type == BOARD_CANYONLANDS_SATA) {
 134                 /* Put SATA in reset */
 135                 SDR_WRITE(SDR0_SRST1, 0x00020001);
 136
 137                 /* Set the phy for SATA, not PCI-E port 0 */
 138                 reg = SDR_READ(PESDR0_PHY_CTL_RST);
 139                 SDR_WRITE(PESDR0_PHY_CTL_RST, (reg & 0xeffffffc) | 0x00000001);
 140                 reg = SDR_READ(PESDR0_L0CLK);
 141                 SDR_WRITE(PESDR0_L0CLK, (reg & 0xfffffff8) | 0x00000007);
 142                 SDR_WRITE(PESDR0_L0CDRCTL, 0x00003111);
 143                 SDR_WRITE(PESDR0_L0DRV, 0x00000104);
 144
 145                 /* Bring SATA out of reset */
 146                 SDR_WRITE(SDR0_SRST1, 0x00000000);
 147         }
 148 }
 149
 150 int checkboard(void)
 151 {
 152         char *s = getenv("serial#");
 153         u32 pvr = get_pvr();
 154
 155         if ((pvr == PVR_460GT_RA) || (pvr == PVR_460GT_SE_RA)) {
 156                 printf("Board: Glacier - AMCC PPC460GT Evaluation Board");
 157                 gd->board_type = BOARD_GLACIER;
 158         } else {
 159                 printf("Board: Canyonlands - AMCC PPC460EX Evaluation Board");
 160                 if (in_8((void *)(CFG_BCSR_BASE + 3)) & CFG_BCSR3_PCIE)
 161                         gd->board_type = BOARD_CANYONLANDS_PCIE;
 162                 else
 163                         gd->board_type = BOARD_CANYONLANDS_SATA;
 164         }
 165
 166         switch (gd->board_type) {
 167         case BOARD_CANYONLANDS_PCIE:
 168         case BOARD_GLACIER:
 169                 puts(", 2*PCIe");
 170                 break;
 171
 172         case BOARD_CANYONLANDS_SATA:
 173                 puts(", 1*PCIe/1*SATA");
 174                 break;
 175         }
 176
 177         printf(", Rev. %X", in_8((void *)(CFG_BCSR_BASE + 0)));
 178
 179         if (s != NULL) {
 180                 puts(", serial# ");
 181                 puts(s);
 182         }
 183         putc('\n');
 184
 185         canyonlands_sata_init(gd->board_type);
 186
 187         return (0);
 188 }
 189
 190 /*
 191  * Override the default functions in cpu/ppc4xx/44x_spd_ddr2.c with
 192  * board specific values.
 193  */
 194 u32 ddr_wrdtr(u32 default_val) {
 195         return (SDRAM_WRDTR_LLWP_1_CYC | SDRAM_WRDTR_WTR_180_DEG_ADV | 0x823);
 196 }
 197
 198 u32 ddr_clktr(u32 default_val) {
 199         return (SDRAM_CLKTR_CLKP_90_DEG_ADV);
 200 }
 201
 202 #if defined(CONFIG_NAND_U_BOOT)
 203 /*
 204  * NAND booting U-Boot version uses a fixed initialization, since the whole
 205  * I2C SPD DIMM autodetection/calibration doesn't fit into the 4k of boot
 206  * code.
 207  */
 208 long int initdram(int board_type)
 209 {
 210         return CFG_MBYTES_SDRAM << 20;
 211 }
 212 #endif
 213
 214 #if defined(CFG_DRAM_TEST)
 215 int testdram(void)
 216 {
 217         unsigned long *mem = (unsigned long *)0;
 218         const unsigned long kend = (1024 / sizeof(unsigned long));
 219         unsigned long k, n;
 220
 221         mtmsr(0);
 222
 223         for (k = 0; k < CFG_KBYTES_SDRAM;
 224              ++k, mem += (1024 / sizeof(unsigned long))) {
 225                 if ((k & 1023) == 0) {
 226                         printf("%3d MB\r", k / 1024);
 227                 }
 228
 229                 memset(mem, 0xaaaaaaaa, 1024);
 230                 for (n = 0; n < kend; ++n) {
 231                         if (mem[n] != 0xaaaaaaaa) {
 232                                 printf("SDRAM test fails at: %08x\n",
 233                                        (uint) & mem[n]);
 234                                 return 1;
 235                         }
 236                 }
 237
 238                 memset(mem, 0x55555555, 1024);
 239                 for (n = 0; n < kend; ++n) {
 240                         if (mem[n] != 0x55555555) {
 241                                 printf("SDRAM test fails at: %08x\n",
 242                                        (uint) & mem[n]);
 243                                 return 1;
 244                         }
 245                 }
 246         }
 247         printf("SDRAM test passes\n");
 248         return 0;
 249 }
 250 #endif
 251
 252 /*
 253  *  pci_target_init
 254  *
 255  *      The bootstrap configuration provides default settings for the pci
 256  *      inbound map (PIM). But the bootstrap config choices are limited and
 257  *      may not be sufficient for a given board.
 258  */
 259 #if defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT)
 260 void pci_target_init(struct pci_controller * hose )
 261 {
 262         /*
 263          * Disable everything
 264          */
 265         out_le32((void *)PCIX0_PIM0SA, 0); /* disable */
 266         out_le32((void *)PCIX0_PIM1SA, 0); /* disable */
 267         out_le32((void *)PCIX0_PIM2SA, 0); /* disable */
 268         out_le32((void *)PCIX0_EROMBA, 0); /* disable expansion rom */
 269
 270         /*
 271          * Map all of SDRAM to PCI address 0x0000_0000. Note that the 440
 272          * strapping options to not support sizes such as 128/256 MB.
 273          */
 274         out_le32((void *)PCIX0_PIM0LAL, CFG_SDRAM_BASE);
 275         out_le32((void *)PCIX0_PIM0LAH, 0);
 276         out_le32((void *)PCIX0_PIM0SA, ~(gd->ram_size - 1) | 1);
 277         out_le32((void *)PCIX0_BAR0, 0);
 278
 279         /*
 280          * Program the board's subsystem id/vendor id
 281          */
 282         out_le16((void *)PCIX0_SBSYSVID, CFG_PCI_SUBSYS_VENDORID);
 283         out_le16((void *)PCIX0_SBSYSID, CFG_PCI_SUBSYS_DEVICEID);
 284
 285         out_le16((void *)PCIX0_CMD, in16r(PCIX0_CMD) | PCI_COMMAND_MEMORY);
 286 }
 287 #endif  /* defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT) */
 288
 289 #if defined(CONFIG_PCI)
 290 /*
 291  * is_pci_host
 292  *
 293  * This routine is called to determine if a pci scan should be
 294  * performed. With various hardware environments (especially cPCI and
 295  * PPMC) it's insufficient to depend on the state of the arbiter enable
 296  * bit in the strap register, or generic host/adapter assumptions.
 297  *
 298  * Rather than hard-code a bad assumption in the general 440 code, the
 299  * 440 pci code requires the board to decide at runtime.
 300  *
 301  * Return 0 for adapter mode, non-zero for host (monarch) mode.
 302  */
 303 int is_pci_host(struct pci_controller *hose)
 304 {
 305         /* Board is always configured as host. */
 306         return (1);
 307 }
 308
 309 static struct pci_controller pcie_hose[2] = {{0},{0}};
 310
 311 void pcie_setup_hoses(int busno)
 312 {
 313         struct pci_controller *hose;
 314         int i, bus;
 315         int ret = 0;
 316         char *env;
 317         unsigned int delay;
 318         int start;
 319
 320         /*
 321          * assume we're called after the PCIX hose is initialized, which takes
 322          * bus ID 0 and therefore start numbering PCIe's from 1.
 323          */
 324         bus = busno;
 325
 326         /*
 327          * Canyonlands with SATA enabled has only one PCIe slot
 328          * (2nd one).
 329          */
 330         if (gd->board_type == BOARD_CANYONLANDS_SATA)
 331                 start = 1;
 332         else
 333                 start = 0;
 334
 335         for (i = start; i <= 1; i++) {
 336
 337                 if (is_end_point(i))
 338                         ret = ppc4xx_init_pcie_endport(i);
 339                 else
 340                         ret = ppc4xx_init_pcie_rootport(i);
 341                 if (ret) {
 342                         printf("PCIE%d: initialization as %s failed\n", i,
 343                                is_end_point(i) ? "endpoint" : "root-complex");
 344                         continue;
 345                 }
 346
 347                 hose = &pcie_hose[i];
 348                 hose->first_busno = bus;
 349                 hose->last_busno = bus;
 350                 hose->current_busno = bus;
 351
 352                 /* setup mem resource */
 353                 pci_set_region(hose->regions + 0,
 354                                CFG_PCIE_MEMBASE + i * CFG_PCIE_MEMSIZE,
 355                                CFG_PCIE_MEMBASE + i * CFG_PCIE_MEMSIZE,
 356                                CFG_PCIE_MEMSIZE,
 357                                PCI_REGION_MEM);
 358                 hose->region_count = 1;
 359                 pci_register_hose(hose);
 360
 361                 if (is_end_point(i)) {
 362                         ppc4xx_setup_pcie_endpoint(hose, i);
 363                         /*
 364                          * Reson for no scanning is endpoint can not generate
 365                          * upstream configuration accesses.
 366                          */
 367                 } else {
 368                         ppc4xx_setup_pcie_rootpoint(hose, i);
 369                         env = getenv ("pciscandelay");
 370                         if (env != NULL) {
 371                                 delay = simple_strtoul(env, NULL, 10);
 372                                 if (delay > 5)
 373                                         printf("Warning, expect noticable delay before "
 374                                                "PCIe scan due to 'pciscandelay' value!\n");
 375                                 mdelay(delay * 1000);
 376                         }
 377
 378                         /*
 379                          * Config access can only go down stream
 380                          */
 381                         hose->last_busno = pci_hose_scan(hose);
 382                         bus = hose->last_busno + 1;
 383                 }
 384         }
 385 }
 386 #endif /* CONFIG_PCI */
 387
 388 int board_early_init_r (void)
 389 {
 390         /*
 391          * Canyonlands has 64MBytes of NOR FLASH (Spansion 29GL512), but the
 392          * boot EBC mapping only supports a maximum of 16MBytes
 393          * (4.ff00.0000 - 4.ffff.ffff).
 394          * To solve this problem, the FLASH has to get remapped to another
 395          * EBC address which accepts bigger regions:
 396          *
 397          * 0xfc00.0000 -> 4.cc00.0000
 398          */
 399
 400         /* Remap the NOR FLASH to 0xcc00.0000 ... 0xcfff.ffff */
 401 #if defined(CONFIG_NAND_U_BOOT) || defined(CONFIG_NAND_SPL)
 402         mtebc(pb3cr, CFG_FLASH_BASE_PHYS_L | 0xda000);
 403 #else
 404         mtebc(pb0cr, CFG_FLASH_BASE_PHYS_L | 0xda000);
 405 #endif
 406
 407         /* Remove TLB entry of boot EBC mapping */
 408         remove_tlb(CFG_BOOT_BASE_ADDR, 16 << 20);
 409
 410         /* Add TLB entry for 0xfc00.0000 -> 0x4.cc00.0000 */
 411         program_tlb(CFG_FLASH_BASE_PHYS, CFG_FLASH_BASE, CFG_FLASH_SIZE,
 412                     TLB_WORD2_I_ENABLE);
 413
 414         /*
 415          * Now accessing of the whole 64Mbytes of NOR FLASH at virtual address
 416          * 0xfc00.0000 is possible
 417          */
 418
 419         /*
 420          * Clear potential errors resulting from auto-calibration.
 421          * If not done, then we could get an interrupt later on when
 422          * exceptions are enabled.
 423          */
 424         set_mcsr(get_mcsr());
 425
 426         return 0;
 427 }
 428
 429 int misc_init_r(void)
 430 {
 431         u32 sdr0_srst1 = 0;
 432         u32 eth_cfg;
 433         u32 pvr = get_pvr();
 434
 435         /*
 436          * Set EMAC mode/configuration (GMII, SGMII, RGMII...).
 437          * This is board specific, so let's do it here.
 438          */
 439         mfsdr(SDR0_ETH_CFG, eth_cfg);
 440         /* disable SGMII mode */
 441         eth_cfg &= ~(SDR0_ETH_CFG_SGMII2_ENABLE |
 442                      SDR0_ETH_CFG_SGMII1_ENABLE |
 443                      SDR0_ETH_CFG_SGMII0_ENABLE);
 444         /* Set the for 2 RGMII mode */
 445         /* GMC0 EMAC4_0, GMC0 EMAC4_1, RGMII Bridge 0 */
 446         eth_cfg &= ~SDR0_ETH_CFG_GMC0_BRIDGE_SEL;
 447         if ((pvr == PVR_460EX_RA) || (pvr == PVR_460EX_SE_RA))
 448                 eth_cfg |= SDR0_ETH_CFG_GMC1_BRIDGE_SEL;
 449         else
 450                 eth_cfg &= ~SDR0_ETH_CFG_GMC1_BRIDGE_SEL;
 451         mtsdr(SDR0_ETH_CFG, eth_cfg);
 452
 453         /*
 454          * The AHB Bridge core is held in reset after power-on or reset
 455          * so enable it now
 456          */
 457         mfsdr(SDR0_SRST1, sdr0_srst1);
 458         sdr0_srst1 &= ~SDR0_SRST1_AHB;
 459         mtsdr(SDR0_SRST1, sdr0_srst1);
 460
 461         return 0;
 462 }
 463
 464 #if defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP)
 465 void ft_board_setup(void *blob, bd_t *bd)
 466 {
 467         u32 val[4];
 468         int rc;
 469
 470         ft_cpu_setup(blob, bd);
 471
 472         /* Fixup NOR mapping */
 473         val[0] = 0;                             /* chip select number */
 474         val[1] = 0;                             /* always 0 */
 475         val[2] = CFG_FLASH_BASE_PHYS_L;         /* we fixed up this address */
 476         val[3] = gd->bd->bi_flashsize;
 477         rc = fdt_find_and_setprop(blob, "/plb/opb/ebc", "ranges",
 478                                   val, sizeof(val), 1);
 479         if (rc)
 480                 printf("Unable to update property NOR mapping, err=%s\n",
 481                        fdt_strerror(rc));
 482 }
 483 #endif /* defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP) */