board/amcc/canyonlands/canyonlands.c

   1 /*
   2  * (C) Copyright 2008
   3  * Stefan Roese, DENX Software Engineering, sr@denx.de.
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation; either version 2 of
   8  * the License, or (at your option) any later version.
   9  *
  10  * This program is distributed in the hope that it will be useful,
  11  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  12  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  13  * GNU General Public License for more details.
  14  *
  15  * You should have received a copy of the GNU General Public License
  16  * along with this program; if not, write to the Free Software
  17  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  18  * MA 02111-1307 USA
  19  */
  20
  21 #include <common.h>
  22 #include <ppc440.h>
  23 #include <libfdt.h>
  24 #include <fdt_support.h>
  25 #include <asm/processor.h>
  26 #include <asm/io.h>
  27 #include <asm/mmu.h>
  28 #include <asm/4xx_pcie.h>
  29 #include <asm/gpio.h>
  30
  31 extern flash_info_t flash_info[CFG_MAX_FLASH_BANKS]; /* info for FLASH chips */
  32
  33 DECLARE_GLOBAL_DATA_PTR;
  34
  35 #define CFG_BCSR3_PCIE          0x10
  36
  37 #define BOARD_CANYONLANDS_PCIE  1
  38 #define BOARD_CANYONLANDS_SATA  2
  39 #define BOARD_GLACIER           3
  40
  41 int board_early_init_f(void)
  42 {
  43         u32 sdr0_cust0;
  44         u32 pvr = get_pvr();
  45
  46         /*------------------------------------------------------------------+
  47          * Setup the interrupt controller polarities, triggers, etc.
  48          *------------------------------------------------------------------*/
  49         mtdcr(uic0sr, 0xffffffff);      /* clear all */
  50         mtdcr(uic0er, 0x00000000);      /* disable all */
  51         mtdcr(uic0cr, 0x00000005);      /* ATI & UIC1 crit are critical */
  52         mtdcr(uic0pr, 0xffffffff);      /* per ref-board manual */
  53         mtdcr(uic0tr, 0x00000000);      /* per ref-board manual */
  54         mtdcr(uic0vr, 0x00000000);      /* int31 highest, base=0x000 */
  55         mtdcr(uic0sr, 0xffffffff);      /* clear all */
  56
  57         mtdcr(uic1sr, 0xffffffff);      /* clear all */
  58         mtdcr(uic1er, 0x00000000);      /* disable all */
  59         mtdcr(uic1cr, 0x00000000);      /* all non-critical */
  60         mtdcr(uic1pr, 0xffffffff);      /* per ref-board manual */
  61         mtdcr(uic1tr, 0x00000000);      /* per ref-board manual */
  62         mtdcr(uic1vr, 0x00000000);      /* int31 highest, base=0x000 */
  63         mtdcr(uic1sr, 0xffffffff);      /* clear all */
  64
  65         mtdcr(uic2sr, 0xffffffff);      /* clear all */
  66         mtdcr(uic2er, 0x00000000);      /* disable all */
  67         mtdcr(uic2cr, 0x00000000);      /* all non-critical */
  68         mtdcr(uic2pr, 0xffffffff);      /* per ref-board manual */
  69         mtdcr(uic2tr, 0x00000000);      /* per ref-board manual */
  70         mtdcr(uic2vr, 0x00000000);      /* int31 highest, base=0x000 */
  71         mtdcr(uic2sr, 0xffffffff);      /* clear all */
  72
  73         mtdcr(uic3sr, 0xffffffff);      /* clear all */
  74         mtdcr(uic3er, 0x00000000);      /* disable all */
  75         mtdcr(uic3cr, 0x00000000);      /* all non-critical */
  76         mtdcr(uic3pr, 0xffffffff);      /* per ref-board manual */
  77         mtdcr(uic3tr, 0x00000000);      /* per ref-board manual */
  78         mtdcr(uic3vr, 0x00000000);      /* int31 highest, base=0x000 */
  79         mtdcr(uic3sr, 0xffffffff);      /* clear all */
  80
  81         /* SDR Setting - enable NDFC */
  82         mfsdr(SDR0_CUST0, sdr0_cust0);
  83         sdr0_cust0 = SDR0_CUST0_MUX_NDFC_SEL    |
  84                 SDR0_CUST0_NDFC_ENABLE          |
  85                 SDR0_CUST0_NDFC_BW_8_BIT        |
  86                 SDR0_CUST0_NDFC_ARE_MASK        |
  87                 SDR0_CUST0_NDFC_BAC_ENCODE(3)   |
  88                 (0x80000000 >> (28 + CFG_NAND_CS));
  89         mtsdr(SDR0_CUST0, sdr0_cust0);
  90
  91         /*
  92          * Configure PFC (Pin Function Control) registers
  93          * UART0: 4 pins
  94          */
  95         mtsdr(SDR0_PFC1, 0x00040000);
  96
  97         /* Enable PCI host functionality in SDR0_PCI0 */
  98         mtsdr(SDR0_PCI0, 0xe0000000);
  99
 100         /* Enable ethernet and take out of reset */
 101         out_8((void *)CFG_BCSR_BASE + 6, 0);
 102
 103         /* Remove NOR-FLASH, NAND-FLASH & EEPROM hardware write protection */
 104         out_8((void *)CFG_BCSR_BASE + 5, 0);
 105
 106         /* Enable USB host & USB-OTG */
 107         out_8((void *)CFG_BCSR_BASE + 7, 0);
 108
 109         mtsdr(SDR0_SRST1, 0);   /* Pull AHB out of reset default=1 */
 110
 111         /* Setup PLB4-AHB bridge based on the system address map */
 112         mtdcr(AHB_TOP, 0x8000004B);
 113         mtdcr(AHB_BOT, 0x8000004B);
 114
 115         if ((pvr == PVR_460EX_RA) || (pvr == PVR_460EX_SE_RA)) {
 116                 /*
 117                  * Configure USB-STP pins as alternate and not GPIO
 118                  * It seems to be neccessary to configure the STP pins as GPIO
 119                  * input at powerup (perhaps while USB reset is asserted). So
 120                  * we configure those pins to their "real" function now.
 121                  */
 122                 gpio_config(16, GPIO_OUT, GPIO_ALT1, GPIO_OUT_1);
 123                 gpio_config(19, GPIO_OUT, GPIO_ALT1, GPIO_OUT_1);
 124         }
 125
 126         return 0;
 127 }
 128
 129 int checkboard (void)
 130 {
 131         char *s = getenv("serial#");
 132         u32 pvr = get_pvr();
 133
 134         if ((pvr == PVR_460GT_RA) || (pvr == PVR_460GT_SE_RA)) {
 135                 printf("Board: Glacier - AMCC PPC460GT Evaluation Board");
 136                 gd->board_type = BOARD_GLACIER;
 137         } else {
 138                 printf("Board: Canyonlands - AMCC PPC460EX Evaluation Board");
 139                 if (in_8((void *)(CFG_BCSR_BASE + 3)) & CFG_BCSR3_PCIE)
 140                         gd->board_type = BOARD_CANYONLANDS_PCIE;
 141                 else
 142                         gd->board_type = BOARD_CANYONLANDS_SATA;
 143         }
 144
 145         switch (gd->board_type) {
 146         case BOARD_CANYONLANDS_PCIE:
 147         case BOARD_GLACIER:
 148                 puts(", 2*PCIe");
 149                 break;
 150
 151         case BOARD_CANYONLANDS_SATA:
 152                 puts(", 1*PCIe/1*SATA");
 153                 break;
 154         }
 155
 156         printf(", Rev. %X", in_8((void *)(CFG_BCSR_BASE + 0)));
 157
 158         if (s != NULL) {
 159                 puts(", serial# ");
 160                 puts(s);
 161         }
 162         putc('\n');
 163
 164         return (0);
 165 }
 166
 167 /*
 168  * Override the default functions in cpu/ppc4xx/44x_spd_ddr2.c with
 169  * board specific values.
 170  */
 171 u32 ddr_wrdtr(u32 default_val) {
 172         return (SDRAM_WRDTR_LLWP_1_CYC | SDRAM_WRDTR_WTR_180_DEG_ADV | 0x823);
 173 }
 174
 175 u32 ddr_clktr(u32 default_val) {
 176         return (SDRAM_CLKTR_CLKP_90_DEG_ADV);
 177 }
 178
 179 #if defined(CONFIG_NAND_U_BOOT)
 180 /*
 181  * NAND booting U-Boot version uses a fixed initialization, since the whole
 182  * I2C SPD DIMM autodetection/calibration doesn't fit into the 4k of boot
 183  * code.
 184  */
 185 long int initdram(int board_type)
 186 {
 187         return CFG_MBYTES_SDRAM << 20;
 188 }
 189 #endif
 190
 191 #if defined(CFG_DRAM_TEST)
 192 int testdram(void)
 193 {
 194         unsigned long *mem = (unsigned long *)0;
 195         const unsigned long kend = (1024 / sizeof(unsigned long));
 196         unsigned long k, n;
 197
 198         mtmsr(0);
 199
 200         for (k = 0; k < CFG_KBYTES_SDRAM;
 201              ++k, mem += (1024 / sizeof(unsigned long))) {
 202                 if ((k & 1023) == 0) {
 203                         printf("%3d MB\r", k / 1024);
 204                 }
 205
 206                 memset(mem, 0xaaaaaaaa, 1024);
 207                 for (n = 0; n < kend; ++n) {
 208                         if (mem[n] != 0xaaaaaaaa) {
 209                                 printf("SDRAM test fails at: %08x\n",
 210                                        (uint) & mem[n]);
 211                                 return 1;
 212                         }
 213                 }
 214
 215                 memset(mem, 0x55555555, 1024);
 216                 for (n = 0; n < kend; ++n) {
 217                         if (mem[n] != 0x55555555) {
 218                                 printf("SDRAM test fails at: %08x\n",
 219                                        (uint) & mem[n]);
 220                                 return 1;
 221                         }
 222                 }
 223         }
 224         printf("SDRAM test passes\n");
 225         return 0;
 226 }
 227 #endif
 228
 229 /*************************************************************************
 230  *  pci_target_init
 231  *
 232  *      The bootstrap configuration provides default settings for the pci
 233  *      inbound map (PIM). But the bootstrap config choices are limited and
 234  *      may not be sufficient for a given board.
 235  *
 236  ************************************************************************/
 237 #if defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT)
 238 void pci_target_init(struct pci_controller * hose )
 239 {
 240         /*-------------------------------------------------------------------+
 241          * Disable everything
 242          *-------------------------------------------------------------------*/
 243         out_le32((void *)PCIX0_PIM0SA, 0); /* disable */
 244         out_le32((void *)PCIX0_PIM1SA, 0); /* disable */
 245         out_le32((void *)PCIX0_PIM2SA, 0); /* disable */
 246         out_le32((void *)PCIX0_EROMBA, 0); /* disable expansion rom */
 247
 248         /*-------------------------------------------------------------------+
 249          * Map all of SDRAM to PCI address 0x0000_0000. Note that the 440
 250          * strapping options to not support sizes such as 128/256 MB.
 251          *-------------------------------------------------------------------*/
 252         out_le32((void *)PCIX0_PIM0LAL, CFG_SDRAM_BASE);
 253         out_le32((void *)PCIX0_PIM0LAH, 0);
 254         out_le32((void *)PCIX0_PIM0SA, ~(gd->ram_size - 1) | 1);
 255         out_le32((void *)PCIX0_BAR0, 0);
 256
 257         /*-------------------------------------------------------------------+
 258          * Program the board's subsystem id/vendor id
 259          *-------------------------------------------------------------------*/
 260         out_le16((void *)PCIX0_SBSYSVID, CFG_PCI_SUBSYS_VENDORID);
 261         out_le16((void *)PCIX0_SBSYSID, CFG_PCI_SUBSYS_DEVICEID);
 262
 263         out_le16((void *)PCIX0_CMD, in16r(PCIX0_CMD) | PCI_COMMAND_MEMORY);
 264 }
 265 #endif  /* defined(CONFIG_PCI) && defined(CFG_PCI_TARGET_INIT) */
 266
 267 #if defined(CONFIG_PCI)
 268 /*
 269  * is_pci_host
 270  *
 271  * This routine is called to determine if a pci scan should be
 272  * performed. With various hardware environments (especially cPCI and
 273  * PPMC) it's insufficient to depend on the state of the arbiter enable
 274  * bit in the strap register, or generic host/adapter assumptions.
 275  *
 276  * Rather than hard-code a bad assumption in the general 440 code, the
 277  * 440 pci code requires the board to decide at runtime.
 278  *
 279  * Return 0 for adapter mode, non-zero for host (monarch) mode.
 280  */
 281 int is_pci_host(struct pci_controller *hose)
 282 {
 283         /* Board is always configured as host. */
 284         return (1);
 285 }
 286
 287 static struct pci_controller pcie_hose[2] = {{0},{0}};
 288
 289 void pcie_setup_hoses(int busno)
 290 {
 291         struct pci_controller *hose;
 292         int i, bus;
 293         int ret = 0;
 294         char *env;
 295         unsigned int delay;
 296         int start;
 297
 298         /*
 299          * assume we're called after the PCIX hose is initialized, which takes
 300          * bus ID 0 and therefore start numbering PCIe's from 1.
 301          */
 302         bus = busno;
 303
 304         /*
 305          * Canyonlands with SATA enabled has only one PCIe slot
 306          * (2nd one).
 307          */
 308         if (gd->board_type == BOARD_CANYONLANDS_SATA)
 309                 start = 1;
 310         else
 311                 start = 0;
 312
 313         for (i = start; i <= 1; i++) {
 314
 315                 if (is_end_point(i))
 316                         ret = ppc4xx_init_pcie_endport(i);
 317                 else
 318                         ret = ppc4xx_init_pcie_rootport(i);
 319                 if (ret) {
 320                         printf("PCIE%d: initialization as %s failed\n", i,
 321                                is_end_point(i) ? "endpoint" : "root-complex");
 322                         continue;
 323                 }
 324
 325                 hose = &pcie_hose[i];
 326                 hose->first_busno = bus;
 327                 hose->last_busno = bus;
 328                 hose->current_busno = bus;
 329
 330                 /* setup mem resource */
 331                 pci_set_region(hose->regions + 0,
 332                                CFG_PCIE_MEMBASE + i * CFG_PCIE_MEMSIZE,
 333                                CFG_PCIE_MEMBASE + i * CFG_PCIE_MEMSIZE,
 334                                CFG_PCIE_MEMSIZE,
 335                                PCI_REGION_MEM);
 336                 hose->region_count = 1;
 337                 pci_register_hose(hose);
 338
 339                 if (is_end_point(i)) {
 340                         ppc4xx_setup_pcie_endpoint(hose, i);
 341                         /*
 342                          * Reson for no scanning is endpoint can not generate
 343                          * upstream configuration accesses.
 344                          */
 345                 } else {
 346                         ppc4xx_setup_pcie_rootpoint(hose, i);
 347                         env = getenv ("pciscandelay");
 348                         if (env != NULL) {
 349                                 delay = simple_strtoul(env, NULL, 10);
 350                                 if (delay > 5)
 351                                         printf("Warning, expect noticable delay before "
 352                                                "PCIe scan due to 'pciscandelay' value!\n");
 353                                 mdelay(delay * 1000);
 354                         }
 355
 356                         /*
 357                          * Config access can only go down stream
 358                          */
 359                         hose->last_busno = pci_hose_scan(hose);
 360                         bus = hose->last_busno + 1;
 361                 }
 362         }
 363 }
 364 #endif /* CONFIG_PCI */
 365
 366 int board_early_init_r (void)
 367 {
 368         /*
 369          * Canyonlands has 64MBytes of NOR FLASH (Spansion 29GL512), but the
 370          * boot EBC mapping only supports a maximum of 16MBytes
 371          * (4.ff00.0000 - 4.ffff.ffff).
 372          * To solve this problem, the FLASH has to get remapped to another
 373          * EBC address which accepts bigger regions:
 374          *
 375          * 0xfc00.0000 -> 4.cc00.0000
 376          */
 377
 378         /* Remap the NOR FLASH to 0xcc00.0000 ... 0xcfff.ffff */
 379 #if defined(CONFIG_NAND_U_BOOT) || defined(CONFIG_NAND_SPL)
 380         mtebc(pb3cr, CFG_FLASH_BASE_PHYS_L | 0xda000);
 381 #else
 382         mtebc(pb0cr, CFG_FLASH_BASE_PHYS_L | 0xda000);
 383 #endif
 384
 385         /* Remove TLB entry of boot EBC mapping */
 386         remove_tlb(CFG_BOOT_BASE_ADDR, 16 << 20);
 387
 388         /* Add TLB entry for 0xfc00.0000 -> 0x4.cc00.0000 */
 389         program_tlb(CFG_FLASH_BASE_PHYS, CFG_FLASH_BASE, CFG_FLASH_SIZE,
 390                     TLB_WORD2_I_ENABLE);
 391
 392         /*
 393          * Now accessing of the whole 64Mbytes of NOR FLASH at virtual address
 394          * 0xfc00.0000 is possible
 395          */
 396
 397         /*
 398          * Clear potential errors resulting from auto-calibration.
 399          * If not done, then we could get an interrupt later on when
 400          * exceptions are enabled.
 401          */
 402         set_mcsr(get_mcsr());
 403
 404         return 0;
 405 }
 406
 407 int misc_init_r(void)
 408 {
 409         u32 sdr0_srst1 = 0;
 410         u32 eth_cfg;
 411         u32 pvr = get_pvr();
 412
 413         /*
 414          * Set EMAC mode/configuration (GMII, SGMII, RGMII...).
 415          * This is board specific, so let's do it here.
 416          */
 417         mfsdr(SDR0_ETH_CFG, eth_cfg);
 418         /* disable SGMII mode */
 419         eth_cfg &= ~(SDR0_ETH_CFG_SGMII2_ENABLE |
 420                      SDR0_ETH_CFG_SGMII1_ENABLE |
 421                      SDR0_ETH_CFG_SGMII0_ENABLE);
 422         /* Set the for 2 RGMII mode */
 423         /* GMC0 EMAC4_0, GMC0 EMAC4_1, RGMII Bridge 0 */
 424         eth_cfg &= ~SDR0_ETH_CFG_GMC0_BRIDGE_SEL;
 425         if ((pvr == PVR_460EX_RA) || (pvr == PVR_460EX_SE_RA))
 426                 eth_cfg |= SDR0_ETH_CFG_GMC1_BRIDGE_SEL;
 427         else
 428                 eth_cfg &= ~SDR0_ETH_CFG_GMC1_BRIDGE_SEL;
 429         mtsdr(SDR0_ETH_CFG, eth_cfg);
 430
 431         /*
 432          * The AHB Bridge core is held in reset after power-on or reset
 433          * so enable it now
 434          */
 435         mfsdr(SDR0_SRST1, sdr0_srst1);
 436         sdr0_srst1 &= ~SDR0_SRST1_AHB;
 437         mtsdr(SDR0_SRST1, sdr0_srst1);
 438
 439         return 0;
 440 }
 441
 442 #if defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP)
 443 void ft_board_setup(void *blob, bd_t *bd)
 444 {
 445         u32 val[4];
 446         int rc;
 447
 448         ft_cpu_setup(blob, bd);
 449
 450         /* Fixup NOR mapping */
 451         val[0] = 0;                             /* chip select number */
 452         val[1] = 0;                             /* always 0 */
 453         val[2] = CFG_FLASH_BASE_PHYS_L;         /* we fixed up this address */
 454         val[3] = gd->bd->bi_flashsize;
 455         rc = fdt_find_and_setprop(blob, "/plb/opb/ebc", "ranges",
 456                                   val, sizeof(val), 1);
 457         if (rc)
 458                 printf("Unable to update property NOR mapping, err=%s\n",
 459                        fdt_strerror(rc));
 460 }
 461 #endif /* defined(CONFIG_OF_LIBFDT) && defined(CONFIG_OF_BOARD_SETUP) */