board/atum8548/init.S

   1 /*
   2  * Copyright 2007
   3  * Robert Lazarski, Instituto Atlantico, robertlazarski@gmail.com
   4  * Copyright 2004, 2007 Freescale Semiconductor.
   5  * Copyright 2002,2003, Motorola Inc.
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <ppc_asm.tmpl>
  27 #include <ppc_defs.h>
  28 #include <asm/cache.h>
  29 #include <asm/mmu.h>
  30 #include <config.h>
  31 #include <mpc85xx.h>
  32
  33 #define LAWAR_TRGT_PCI1         0x00000000
  34 #define LAWAR_TRGT_PCI2         0x00100000
  35 #define LAWAR_TRGT_PCIE         0x00200000
  36 #define LAWAR_TRGT_DDR          0x00f00000
  37
  38 /*
  39  * TLB0 and TLB1 Entries
  40  *
  41  * Out of reset, TLB1's Entry 0 maps the highest 4K for CCSRBAR.
  42  * However, CCSRBAR is then relocated to CFG_CCSRBAR right after
  43  * these TLB entries are established.
  44  *
  45  * The TLB entries for DDR are dynamically setup in spd_sdram()
  46  * and use TLB1 Entries 8 through 15 as needed according to the
  47  * size of DDR memory.
  48  *
  49  * MAS0: tlbsel, esel, nv
  50  * MAS1: valid, iprot, tid, ts, tsize
  51  * MAS2: epn, x0, x1, w, i, m, g, e
  52  * MAS3: rpn, u0-u3, ux, sx, uw, sw, ur, sr
  53  */
  54
  55 #define entry_start \
  56         mflr    r1      ;       \
  57         bl      0f      ;
  58
  59 #define entry_end \
  60 0:      mflr    r0      ;       \
  61         mtlr    r1      ;       \
  62         blr             ;
  63
  64
  65         .section        .bootpg, "ax"
  66         .globl  tlb1_entry
  67 tlb1_entry:
  68         entry_start
  69
  70         /*
  71          * Number of TLB0 and TLB1 entries in the following table
  72          */
  73         .long (2f-1f)/16
  74
  75 1:
  76 #if (CFG_CCSRBAR_DEFAULT != CFG_CCSRBAR)
  77         /*
  78          * TLB0         4K      Non-cacheable, guarded
  79          * 0xff700000   4K      Initial CCSRBAR mapping
  80          *
  81          * This ends up at a TLB0 Index==0 entry, and must not collide
  82          * with other TLB0 Entries.
  83          */
  84         .long FSL_BOOKE_MAS0(0, 0, 0)
  85         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
  86         .long FSL_BOOKE_MAS2(CFG_CCSRBAR_DEFAULT, (MAS2_I|MAS2_G))
  87         .long FSL_BOOKE_MAS3(CFG_CCSRBAR_DEFAULT, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
  88 #else
  89 #error("Update the number of table entries in tlb1_entry")
  90 #endif
  91
  92         /*
  93          * TLB0         16K     Cacheable, guarded
  94          * Temporary Global data for initialization
  95          *
  96          * Use four 4K TLB0 entries.  These entries must be cacheable
  97          * as they provide the bootstrap memory before the memory
  98          * controler and real memory have been configured.
  99          *
 100          * These entries end up at TLB0 Indicies 0x10, 0x14, 0x18 and 0x1c,
 101          * and must not collide with other TLB0 entries.
 102          */
 103         .long FSL_BOOKE_MAS0(0, 0, 0)
 104         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 105         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR, MAS2_G)
 106         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 107
 108         .long FSL_BOOKE_MAS0(0, 0, 0)
 109         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 110         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 4 * 1024, MAS2_G)
 111         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 4 * 1024, 0,
 112                         (MAS3_SX|MAS3_SW|MAS3_SR))
 113
 114         .long FSL_BOOKE_MAS0(0, 0, 0)
 115         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 116         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 8 * 1024, MAS2_G)
 117         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 8 * 1024, 0,
 118                         (MAS3_SX|MAS3_SW|MAS3_SR))
 119
 120         .long FSL_BOOKE_MAS0(0, 0, 0)
 121         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 122         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 12 * 1024, MAS2_G)
 123         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 12 * 1024, 0,
 124                         (MAS3_SX|MAS3_SW|MAS3_SR))
 125
 126         /* TLB 1 Initializations */
 127         /*
 128          * TLB 0, 1:    128M    Non-cacheable, guarded
 129          * 0xf8000000   128M    FLASH
 130          * Out of reset this entry is only 4K.
 131          */
 132         .long FSL_BOOKE_MAS0(1, 0, 0)
 133         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 134         .long FSL_BOOKE_MAS2(CFG_FLASH_BASE + 0x4000000, (MAS2_I|MAS2_G))
 135         .long FSL_BOOKE_MAS3(CFG_FLASH_BASE + 0x4000000, 0,
 136                         (MAS3_SX|MAS3_SW|MAS3_SR))
 137
 138         .long FSL_BOOKE_MAS0(1, 1, 0)
 139         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 140         .long FSL_BOOKE_MAS2(CFG_FLASH_BASE, (MAS2_I|MAS2_G))
 141         .long FSL_BOOKE_MAS3(CFG_FLASH_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 142
 143         /*
 144          * TLB 2:       1G      Non-cacheable, guarded
 145          * 0x80000000   1G      PCI1/PCIE  8,9,a,b
 146          */
 147         .long FSL_BOOKE_MAS0(1, 2, 0)
 148         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_1G)
 149         .long FSL_BOOKE_MAS2(CFG_PCI_PHYS, (MAS2_I|MAS2_G))
 150         .long FSL_BOOKE_MAS3(CFG_PCI_PHYS, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 151
 152         /*
 153          * TLB 3, 4:    512M    Non-cacheable, guarded
 154          * 0xc0000000   1G      PCI2
 155          */
 156         .long FSL_BOOKE_MAS0(1, 3, 0)
 157         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 158         .long FSL_BOOKE_MAS2(CFG_PCI2_MEM_PHYS, (MAS2_I|MAS2_G))
 159         .long FSL_BOOKE_MAS3(CFG_PCI2_MEM_PHYS, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 160
 161         .long FSL_BOOKE_MAS0(1, 4, 0)
 162         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 163         .long FSL_BOOKE_MAS2(CFG_PCI2_MEM_PHYS + 0x10000000, (MAS2_I|MAS2_G))
 164         .long FSL_BOOKE_MAS3(CFG_PCI2_MEM_PHYS + 0x10000000, 0,
 165                         (MAS3_SX|MAS3_SW|MAS3_SR))
 166
 167         /*
 168          * TLB 5:       64M     Non-cacheable, guarded
 169          * 0xe000_0000  1M      CCSRBAR
 170          * 0xe200_0000  1M      PCI1 IO
 171          * 0xe210_0000  1M      PCI2 IO
 172          * 0xe300_0000  1M      PCIe IO
 173          */
 174         .long FSL_BOOKE_MAS0(1, 5, 0)
 175         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 176         .long FSL_BOOKE_MAS2(CFG_CCSRBAR, (MAS2_I|MAS2_G))
 177         .long FSL_BOOKE_MAS3(CFG_CCSRBAR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 178
 179 2:
 180         entry_end
 181
 182 /*
 183  * LAW(Local Access Window) configuration:
 184  *
 185  * 0x0000_0000     0x7fff_ffff     DDR                     2G
 186  * 0x8000_0000     0x9fff_ffff     PCI1 MEM                512M
 187  * 0xa000_0000     0xbfff_ffff     PCIe MEM                512M
 188  * 0xc000_0000     0xdfff_ffff     PCI2 MEM                512M
 189  * 0xe000_0000     0xe000_ffff     CCSR                    1M
 190  * 0xe200_0000     0xe10f_ffff     PCI1 IO                 1M
 191  * 0xe280_0000     0xe20f_ffff     PCI2 IO                 1M
 192  * 0xe300_0000     0xe30f_ffff     PCIe IO                 1M
 193  * 0xf800_0000     0xffff_ffff     FLASH (boot bank)       128M
 194  *
 195  * Notes:
 196  *    CCSRBAR and L2-as-SRAM don't need a configured Local Access Window.
 197  *    If flash is 8M at default position (last 8M), no LAW needed.
 198  *
 199  * LAW 0 is reserved for boot mapping
 200  */
 201
 202         .section .bootpg, "ax"
 203         .globl  law_entry
 204 law_entry:
 205         entry_start
 206
 207         .long (4f-3f)/8
 208 3:
 209         .long  0
 210         .long  (LAWAR_TRGT_DDR | (LAWAR_SIZE & LAWAR_SIZE_1G)) & ~LAWAR_EN
 211
 212         .long   (CFG_PCI1_MEM_PHYS>>12) & 0xfffff
 213         .long   LAWAR_EN | LAWAR_TRGT_PCI1 | (LAWAR_SIZE & LAWAR_SIZE_512M)
 214
 215         .long   (CFG_PCI1_IO_PHYS>>12) & 0xfffff
 216         .long   LAWAR_EN | LAWAR_TRGT_PCI1 | (LAWAR_SIZE & LAWAR_SIZE_1M)
 217
 218         .long   (CFG_PCI2_MEM_PHYS>>12) & 0xfffff
 219         .long   LAWAR_EN | LAWAR_TRGT_PCI2 | (LAWAR_SIZE & LAWAR_SIZE_512M)
 220
 221         .long   (CFG_PCI2_IO_PHYS>>12) & 0xfffff
 222         .long   LAWAR_EN | LAWAR_TRGT_PCI2 | (LAWAR_SIZE & LAWAR_SIZE_1M)
 223
 224         .long   (CFG_PCIE1_MEM_PHYS>>12) & 0xfffff
 225         .long   LAWAR_EN | LAWAR_TRGT_PCIE | (LAWAR_SIZE & LAWAR_SIZE_512M)
 226
 227         .long   (CFG_PCIE1_IO_PHYS>>12) & 0xfffff
 228         .long   LAWAR_EN | LAWAR_TRGT_PCIE | (LAWAR_SIZE & LAWAR_SIZE_1M)
 229
 230          /* LBC window - maps 256M 0xf0000000 -> 0xffffffff */
 231         .long   (CFG_LBC_CACHE_BASE>>12) & 0xfffff
 232         .long   LAWAR_EN | LAWAR_TRGT_IF_LBC | (LAWAR_SIZE & LAWAR_SIZE_256M)
 233
 234 4:
 235         entry_end