board/delta/nand.c

   1 /*
   2  * (C) Copyright 2006 DENX Software Engineering
   3  *
   4  * See file CREDITS for list of people who contributed to this
   5  * project.
   6  *
   7  * This program is free software; you can redistribute it and/or
   8  * modify it under the terms of the GNU General Public License as
   9  * published by the Free Software Foundation; either version 2 of
  10  * the License, or (at your option) any later version.
  11  *
  12  * This program is distributed in the hope that it will be useful,
  13  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  15  * GNU General Public License for more details.
  16  *
  17  * You should have received a copy of the GNU General Public License
  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22
  23 #include <common.h>
  24
  25 #if defined(CONFIG_CMD_NAND)
  26
  27 #include <nand.h>
  28 #include <asm/arch/pxa-regs.h>
  29
  30 #ifdef CONFIG_SYS_DFC_DEBUG1
  31 # define DFC_DEBUG1(fmt, args...) printf(fmt, ##args)
  32 #else
  33 # define DFC_DEBUG1(fmt, args...)
  34 #endif
  35
  36 #ifdef CONFIG_SYS_DFC_DEBUG2
  37 # define DFC_DEBUG2(fmt, args...) printf(fmt, ##args)
  38 #else
  39 # define DFC_DEBUG2(fmt, args...)
  40 #endif
  41
  42 #ifdef CONFIG_SYS_DFC_DEBUG3
  43 # define DFC_DEBUG3(fmt, args...) printf(fmt, ##args)
  44 #else
  45 # define DFC_DEBUG3(fmt, args...)
  46 #endif
  47
  48 /* These really don't belong here, as they are specific to the NAND Model */
  49 static uint8_t scan_ff_pattern[] = { 0xff, 0xff };
  50
  51 static struct nand_bbt_descr delta_bbt_descr = {
  52         .options = 0,
  53         .offs = 0,
  54         .len = 2,
  55         .pattern = scan_ff_pattern
  56 };
  57
  58 static struct nand_ecclayout delta_oob = {
  59         .eccbytes = 6,
  60         .eccpos = {2, 3, 4, 5, 6, 7},
  61         .oobfree = { {8, 2}, {12, 4} }
  62 };
  63
  64 /*
  65  * not required for Monahans DFC
  66  */
  67 static void dfc_hwcontrol(struct mtd_info *mtd, int cmd, unsigned int ctrl)
  68 {
  69         return;
  70 }
  71
  72 #if 0
  73 /* read device ready pin */
  74 static int dfc_device_ready(struct mtd_info *mtdinfo)
  75 {
  76         if(NDSR & NDSR_RDY)
  77                 return 1;
  78         else
  79                 return 0;
  80         return 0;
  81 }
  82 #endif
  83
  84 /*
  85  * Write buf to the DFC Controller Data Buffer
  86  */
  87 static void dfc_write_buf(struct mtd_info *mtd, const u_char *buf, int len)
  88 {
  89         unsigned long bytes_multi = len & 0xfffffffc;
  90         unsigned long rest = len & 0x3;
  91         unsigned long *long_buf;
  92         int i;
  93
  94         DFC_DEBUG2("dfc_write_buf: writing %d bytes starting with 0x%x.\n", len, *((unsigned long*) buf));
  95         if(bytes_multi) {
  96                 for(i=0; i<bytes_multi; i+=4) {
  97                         long_buf = (unsigned long*) &buf[i];
  98                         NDDB = *long_buf;
  99                 }
 100         }
 101         if(rest) {
 102                 printf("dfc_write_buf: ERROR, writing non 4-byte aligned data.\n");
 103         }
 104         return;
 105 }
 106
 107
 108 static void dfc_read_buf(struct mtd_info *mtd, u_char* const buf, int len)
 109 {
 110         int i=0, j;
 111
 112         /* we have to be carefull not to overflow the buffer if len is
 113          * not a multiple of 4 */
 114         unsigned long bytes_multi = len & 0xfffffffc;
 115         unsigned long rest = len & 0x3;
 116         unsigned long *long_buf;
 117
 118         DFC_DEBUG3("dfc_read_buf: reading %d bytes.\n", len);
 119         /* if there are any, first copy multiple of 4 bytes */
 120         if(bytes_multi) {
 121                 for(i=0; i<bytes_multi; i+=4) {
 122                         long_buf = (unsigned long*) &buf[i];
 123                         *long_buf = NDDB;
 124                 }
 125         }
 126
 127         /* ...then the rest */
 128         if(rest) {
 129                 unsigned long rest_data = NDDB;
 130                 for(j=0;j<rest; j++)
 131                         buf[i+j] = (u_char) ((rest_data>>j) & 0xff);
 132         }
 133
 134         return;
 135 }
 136
 137 /*
 138  * read a word. Not implemented as not used in NAND code.
 139  */
 140 static u16 dfc_read_word(struct mtd_info *mtd)
 141 {
 142         printf("dfc_read_word: UNIMPLEMENTED.\n");
 143         return 0;
 144 }
 145
 146 /* global var, too bad: mk@tbd: move to ->priv pointer */
 147 static unsigned long read_buf = 0;
 148 static int bytes_read = -1;
 149
 150 /*
 151  * read a byte from NDDB Because we can only read 4 bytes from NDDB at
 152  * a time, we buffer the remaining bytes. The buffer is reset when a
 153  * new command is sent to the chip.
 154  *
 155  * WARNING:
 156  * This function is currently only used to read status and id
 157  * bytes. For these commands always 8 bytes need to be read from
 158  * NDDB. So we read and discard these bytes right now. In case this
 159  * function is used for anything else in the future, we must check
 160  * what was the last command issued and read the appropriate amount of
 161  * bytes respectively.
 162  */
 163 static u_char dfc_read_byte(struct mtd_info *mtd)
 164 {
 165         unsigned char byte;
 166         unsigned long dummy;
 167
 168         if(bytes_read < 0) {
 169                 read_buf = NDDB;
 170                 dummy = NDDB;
 171                 bytes_read = 0;
 172         }
 173         byte = (unsigned char) (read_buf>>(8 * bytes_read++));
 174         if(bytes_read >= 4)
 175                 bytes_read = -1;
 176
 177         DFC_DEBUG2("dfc_read_byte: byte %u: 0x%x of (0x%x).\n", bytes_read - 1, byte, read_buf);
 178         return byte;
 179 }
 180
 181 /* calculate delta between OSCR values start and now  */
 182 static unsigned long get_delta(unsigned long start)
 183 {
 184         unsigned long cur = OSCR;
 185
 186         if(cur < start) /* OSCR overflowed */
 187                 return (cur + (start^0xffffffff));
 188         else
 189                 return (cur - start);
 190 }
 191
 192 /* delay function, this doesn't belong here */
 193 static void wait_us(unsigned long us)
 194 {
 195         unsigned long start = OSCR;
 196         us = DIV_ROUND_UP(us * OSCR_CLK_FREQ, 1000);
 197
 198         while (get_delta(start) < us) {
 199                 /* do nothing */
 200         }
 201 }
 202
 203 static void dfc_clear_nddb(void)
 204 {
 205         NDCR &= ~NDCR_ND_RUN;
 206         wait_us(CONFIG_SYS_NAND_OTHER_TO);
 207 }
 208
 209 /* wait_event with timeout */
 210 static unsigned long dfc_wait_event(unsigned long event)
 211 {
 212         unsigned long ndsr, timeout, start = OSCR;
 213
 214         if(!event)
 215                 return 0xff000000;
 216         else if(event & (NDSR_CS0_CMDD | NDSR_CS0_BBD))
 217                 timeout = DIV_ROUND_UP(CONFIG_SYS_NAND_PROG_ERASE_TO
 218                                         * OSCR_CLK_FREQ, 1000);
 219         else
 220                 timeout = DIV_ROUND_UP(CONFIG_SYS_NAND_OTHER_TO
 221                                         * OSCR_CLK_FREQ, 1000);
 222
 223         while(1) {
 224                 ndsr = NDSR;
 225                 if(ndsr & event) {
 226                         NDSR |= event;
 227                         break;
 228                 }
 229                 if(get_delta(start) > timeout) {
 230                         DFC_DEBUG1("dfc_wait_event: TIMEOUT waiting for event: 0x%lx.\n", event);
 231                         return 0xff000000;
 232                 }
 233
 234         }
 235         return ndsr;
 236 }
 237
 238 /* we don't always wan't to do this */
 239 static void dfc_new_cmd(void)
 240 {
 241         int retry = 0;
 242         unsigned long status;
 243
 244         while(retry++ <= CONFIG_SYS_NAND_SENDCMD_RETRY) {
 245                 /* Clear NDSR */
 246                 NDSR = 0xFFF;
 247
 248                 /* set NDCR[NDRUN] */
 249                 if(!(NDCR & NDCR_ND_RUN))
 250                         NDCR |= NDCR_ND_RUN;
 251
 252                 status = dfc_wait_event(NDSR_WRCMDREQ);
 253
 254                 if(status & NDSR_WRCMDREQ)
 255                         return;
 256
 257                 DFC_DEBUG2("dfc_new_cmd: FAILED to get WRITECMDREQ, retry: %d.\n", retry);
 258                 dfc_clear_nddb();
 259         }
 260         DFC_DEBUG1("dfc_new_cmd: giving up after %d retries.\n", retry);
 261 }
 262
 263 /* this function is called after Programm and Erase Operations to
 264  * check for success or failure */
 265 static int dfc_wait(struct mtd_info *mtd, struct nand_chip *this)
 266 {
 267         unsigned long ndsr=0, event=0;
 268         int state = this->state;
 269
 270         if(state == FL_WRITING) {
 271                 event = NDSR_CS0_CMDD | NDSR_CS0_BBD;
 272         } else if(state == FL_ERASING) {
 273                 event = NDSR_CS0_CMDD | NDSR_CS0_BBD;
 274         }
 275
 276         ndsr = dfc_wait_event(event);
 277
 278         if((ndsr & NDSR_CS0_BBD) || (ndsr & 0xff000000))
 279                 return(0x1); /* Status Read error */
 280         return 0;
 281 }
 282
 283 /* cmdfunc send commands to the DFC */
 284 static void dfc_cmdfunc(struct mtd_info *mtd, unsigned command,
 285                         int column, int page_addr)
 286 {
 287         /* register struct nand_chip *this = mtd->priv; */
 288         unsigned long ndcb0=0, ndcb1=0, ndcb2=0, event=0;
 289
 290         /* clear the ugly byte read buffer */
 291         bytes_read = -1;
 292         read_buf = 0;
 293
 294         switch (command) {
 295         case NAND_CMD_READ0:
 296                 DFC_DEBUG3("dfc_cmdfunc: NAND_CMD_READ0, page_addr: 0x%x, column: 0x%x.\n", page_addr, (column>>1));
 297                 dfc_new_cmd();
 298                 ndcb0 = (NAND_CMD_READ0 | (4<<16));
 299                 column >>= 1; /* adjust for 16 bit bus */
 300                 ndcb1 = (((column>>1) & 0xff) |
 301                          ((page_addr<<8) & 0xff00) |
 302                          ((page_addr<<8) & 0xff0000) |
 303                          ((page_addr<<8) & 0xff000000)); /* make this 0x01000000 ? */
 304                 event = NDSR_RDDREQ;
 305                 goto write_cmd;
 306         case NAND_CMD_READ1:
 307                 DFC_DEBUG2("dfc_cmdfunc: NAND_CMD_READ1 unimplemented!\n");
 308                 goto end;
 309         case NAND_CMD_READOOB:
 310                 DFC_DEBUG1("dfc_cmdfunc: NAND_CMD_READOOB unimplemented!\n");
 311                 goto end;
 312         case NAND_CMD_READID:
 313                 dfc_new_cmd();
 314                 DFC_DEBUG2("dfc_cmdfunc: NAND_CMD_READID.\n");
 315                 ndcb0 = (NAND_CMD_READID | (3 << 21) | (1 << 16)); /* addr cycles*/
 316                 event = NDSR_RDDREQ;
 317                 goto write_cmd;
 318         case NAND_CMD_PAGEPROG:
 319                 /* sent as a multicommand in NAND_CMD_SEQIN */
 320                 DFC_DEBUG2("dfc_cmdfunc: NAND_CMD_PAGEPROG empty due to multicmd.\n");
 321                 goto end;
 322         case NAND_CMD_ERASE1:
 323                 DFC_DEBUG2("dfc_cmdfunc: NAND_CMD_ERASE1,  page_addr: 0x%x, column: 0x%x.\n", page_addr, (column>>1));
 324                 dfc_new_cmd();
 325                 ndcb0 = (0xd060 | (1<<25) | (2<<21) | (1<<19) | (3<<16));
 326                 ndcb1 = (page_addr & 0x00ffffff);
 327                 goto write_cmd;
 328         case NAND_CMD_ERASE2:
 329                 DFC_DEBUG2("dfc_cmdfunc: NAND_CMD_ERASE2 empty due to multicmd.\n");
 330                 goto end;
 331         case NAND_CMD_SEQIN:
 332                 /* send PAGE_PROG command(0x1080) */
 333                 dfc_new_cmd();
 334                 DFC_DEBUG2("dfc_cmdfunc: NAND_CMD_SEQIN/PAGE_PROG,  page_addr: 0x%x, column: 0x%x.\n", page_addr, (column>>1));
 335                 ndcb0 = (0x1080 | (1<<25) | (1<<21) | (1<<19) | (4<<16));
 336                 column >>= 1; /* adjust for 16 bit bus */
 337                 ndcb1 = (((column>>1) & 0xff) |
 338                          ((page_addr<<8) & 0xff00) |
 339                          ((page_addr<<8) & 0xff0000) |
 340                          ((page_addr<<8) & 0xff000000)); /* make this 0x01000000 ? */
 341                 event = NDSR_WRDREQ;
 342                 goto write_cmd;
 343         case NAND_CMD_STATUS:
 344                 DFC_DEBUG2("dfc_cmdfunc: NAND_CMD_STATUS.\n");
 345                 dfc_new_cmd();
 346                 ndcb0 = NAND_CMD_STATUS | (4<<21);
 347                 event = NDSR_RDDREQ;
 348                 goto write_cmd;
 349         case NAND_CMD_RESET:
 350                 DFC_DEBUG2("dfc_cmdfunc: NAND_CMD_RESET.\n");
 351                 ndcb0 = NAND_CMD_RESET | (5<<21);
 352                 event = NDSR_CS0_CMDD;
 353                 goto write_cmd;
 354         default:
 355                 printk("dfc_cmdfunc: error, unsupported command.\n");
 356                 goto end;
 357         }
 358
 359  write_cmd:
 360         NDCB0 = ndcb0;
 361         NDCB0 = ndcb1;
 362         NDCB0 = ndcb2;
 363
 364         /*  wait_event: */
 365         dfc_wait_event(event);
 366  end:
 367         return;
 368 }
 369
 370 static void dfc_gpio_init(void)
 371 {
 372         DFC_DEBUG2("Setting up DFC GPIO's.\n");
 373
 374         /* no idea what is done here, see zylonite.c */
 375         GPIO4 = 0x1;
 376
 377         DF_ALE_WE1 = 0x00000001;
 378         DF_ALE_WE2 = 0x00000001;
 379         DF_nCS0 = 0x00000001;
 380         DF_nCS1 = 0x00000001;
 381         DF_nWE = 0x00000001;
 382         DF_nRE = 0x00000001;
 383         DF_IO0 = 0x00000001;
 384         DF_IO8 = 0x00000001;
 385         DF_IO1 = 0x00000001;
 386         DF_IO9 = 0x00000001;
 387         DF_IO2 = 0x00000001;
 388         DF_IO10 = 0x00000001;
 389         DF_IO3 = 0x00000001;
 390         DF_IO11 = 0x00000001;
 391         DF_IO4 = 0x00000001;
 392         DF_IO12 = 0x00000001;
 393         DF_IO5 = 0x00000001;
 394         DF_IO13 = 0x00000001;
 395         DF_IO6 = 0x00000001;
 396         DF_IO14 = 0x00000001;
 397         DF_IO7 = 0x00000001;
 398         DF_IO15 = 0x00000001;
 399
 400         DF_nWE = 0x1901;
 401         DF_nRE = 0x1901;
 402         DF_CLE_NOE = 0x1900;
 403         DF_ALE_WE1 = 0x1901;
 404         DF_INT_RnB = 0x1900;
 405 }
 406
 407 /*
 408  * Board-specific NAND initialization. The following members of the
 409  * argument are board-specific (per include/linux/mtd/nand_new.h):
 410  * - IO_ADDR_R?: address to read the 8 I/O lines of the flash device
 411  * - IO_ADDR_W?: address to write the 8 I/O lines of the flash device
 412  * - hwcontrol: hardwarespecific function for accesing control-lines
 413  * - dev_ready: hardwarespecific function for  accesing device ready/busy line
 414  * - enable_hwecc?: function to enable (reset)  hardware ecc generator. Must
 415  *   only be provided if a hardware ECC is available
 416  * - ecc.mode: mode of ecc, see defines
 417  * - chip_delay: chip dependent delay for transfering data from array to
 418  *   read regs (tR)
 419  * - options: various chip options. They can partly be set to inform
 420  *   nand_scan about special functionality. See the defines for further
 421  *   explanation
 422  * Members with a "?" were not set in the merged testing-NAND branch,
 423  * so they are not set here either.
 424  */
 425 int board_nand_init(struct nand_chip *nand)
 426 {
 427         unsigned long tCH, tCS, tWH, tWP, tRH, tRP, tRP_high, tR, tWHR, tAR;
 428
 429         /* set up GPIO Control Registers */
 430         dfc_gpio_init();
 431
 432         /* turn on the NAND Controller Clock (104 MHz @ D0) */
 433         CKENA |= (CKENA_4_NAND | CKENA_9_SMC);
 434
 435 #undef CONFIG_SYS_TIMING_TIGHT
 436 #ifndef CONFIG_SYS_TIMING_TIGHT
 437         tCH = MIN(((unsigned long) (NAND_TIMING_tCH * DFC_CLK_PER_US) + 1),
 438                   DFC_MAX_tCH);
 439         tCS = MIN(((unsigned long) (NAND_TIMING_tCS * DFC_CLK_PER_US) + 1),
 440                   DFC_MAX_tCS);
 441         tWH = MIN(((unsigned long) (NAND_TIMING_tWH * DFC_CLK_PER_US) + 1),
 442                   DFC_MAX_tWH);
 443         tWP = MIN(((unsigned long) (NAND_TIMING_tWP * DFC_CLK_PER_US) + 1),
 444                   DFC_MAX_tWP);
 445         tRH = MIN(((unsigned long) (NAND_TIMING_tRH * DFC_CLK_PER_US) + 1),
 446                   DFC_MAX_tRH);
 447         tRP = MIN(((unsigned long) (NAND_TIMING_tRP * DFC_CLK_PER_US) + 1),
 448                   DFC_MAX_tRP);
 449         tR = MIN(((unsigned long) (NAND_TIMING_tR * DFC_CLK_PER_US) + 1),
 450                  DFC_MAX_tR);
 451         tWHR = MIN(((unsigned long) (NAND_TIMING_tWHR * DFC_CLK_PER_US) + 1),
 452                    DFC_MAX_tWHR);
 453         tAR = MIN(((unsigned long) (NAND_TIMING_tAR * DFC_CLK_PER_US) + 1),
 454                   DFC_MAX_tAR);
 455 #else /* this is the tight timing */
 456
 457         tCH = MIN(((unsigned long) (NAND_TIMING_tCH * DFC_CLK_PER_US)),
 458                   DFC_MAX_tCH);
 459         tCS = MIN(((unsigned long) (NAND_TIMING_tCS * DFC_CLK_PER_US)),
 460                   DFC_MAX_tCS);
 461         tWH = MIN(((unsigned long) (NAND_TIMING_tWH * DFC_CLK_PER_US)),
 462                   DFC_MAX_tWH);
 463         tWP = MIN(((unsigned long) (NAND_TIMING_tWP * DFC_CLK_PER_US)),
 464                   DFC_MAX_tWP);
 465         tRH = MIN(((unsigned long) (NAND_TIMING_tRH * DFC_CLK_PER_US)),
 466                   DFC_MAX_tRH);
 467         tRP = MIN(((unsigned long) (NAND_TIMING_tRP * DFC_CLK_PER_US)),
 468                   DFC_MAX_tRP);
 469         tR = MIN(((unsigned long) (NAND_TIMING_tR * DFC_CLK_PER_US) - tCH - 2),
 470                  DFC_MAX_tR);
 471         tWHR = MIN(((unsigned long) (NAND_TIMING_tWHR * DFC_CLK_PER_US) - tCH - 2),
 472                    DFC_MAX_tWHR);
 473         tAR = MIN(((unsigned long) (NAND_TIMING_tAR * DFC_CLK_PER_US) - 2),
 474                   DFC_MAX_tAR);
 475 #endif /* CONFIG_SYS_TIMING_TIGHT */
 476
 477
 478         DFC_DEBUG2("tCH=%u, tCS=%u, tWH=%u, tWP=%u, tRH=%u, tRP=%u, tR=%u, tWHR=%u, tAR=%u.\n", tCH, tCS, tWH, tWP, tRH, tRP, tR, tWHR, tAR);
 479
 480         /* tRP value is split in the register */
 481         if(tRP & (1 << 4)) {
 482                 tRP_high = 1;
 483                 tRP &= ~(1 << 4);
 484         } else {
 485                 tRP_high = 0;
 486         }
 487
 488         NDTR0CS0 = (tCH << 19) |
 489                 (tCS << 16) |
 490                 (tWH << 11) |
 491                 (tWP << 8) |
 492                 (tRP_high << 6) |
 493                 (tRH << 3) |
 494                 (tRP << 0);
 495
 496         NDTR1CS0 = (tR << 16) |
 497                 (tWHR << 4) |
 498                 (tAR << 0);
 499
 500         /* If it doesn't work (unlikely) think about:
 501          *  - ecc enable
 502          *  - chip select don't care
 503          *  - read id byte count
 504          *
 505          * Intentionally enabled by not setting bits:
 506          *  - dma (DMA_EN)
 507          *  - page size = 512
 508          *  - cs don't care, see if we can enable later!
 509          *  - row address start position (after second cycle)
 510          *  - pages per block = 32
 511          *  - ND_RDY : clears command buffer
 512          */
 513         /* NDCR_NCSX |          /\* Chip select busy don't care *\/ */
 514
 515         NDCR = (NDCR_SPARE_EN |         /* use the spare area */
 516                 NDCR_DWIDTH_C |         /* 16bit DFC data bus width  */
 517                 NDCR_DWIDTH_M |         /* 16 bit Flash device data bus width */
 518                 (2 << 16) |             /* read id count = 7 ???? mk@tbd */
 519                 NDCR_ND_ARB_EN |        /* enable bus arbiter */
 520                 NDCR_RDYM |             /* flash device ready ir masked */
 521                 NDCR_CS0_PAGEDM |       /* ND_nCSx page done ir masked */
 522                 NDCR_CS1_PAGEDM |
 523                 NDCR_CS0_CMDDM |        /* ND_CSx command done ir masked */
 524                 NDCR_CS1_CMDDM |
 525                 NDCR_CS0_BBDM |         /* ND_CSx bad block detect ir masked */
 526                 NDCR_CS1_BBDM |
 527                 NDCR_DBERRM |           /* double bit error ir masked */
 528                 NDCR_SBERRM |           /* single bit error ir masked */
 529                 NDCR_WRDREQM |          /* write data request ir masked */
 530                 NDCR_RDDREQM |          /* read data request ir masked */
 531                 NDCR_WRCMDREQM);        /* write command request ir masked */
 532
 533
 534         /* wait 10 us due to cmd buffer clear reset */
 535         /*      wait(10); */
 536
 537
 538         nand->cmd_ctrl = dfc_hwcontrol;
 539 /*      nand->dev_ready = dfc_device_ready; */
 540         nand->ecc.mode = NAND_ECC_SOFT;
 541         nand->ecc.layout = &delta_oob;
 542         nand->options = NAND_BUSWIDTH_16;
 543         nand->waitfunc = dfc_wait;
 544         nand->read_byte = dfc_read_byte;
 545         nand->read_word = dfc_read_word;
 546         nand->read_buf = dfc_read_buf;
 547         nand->write_buf = dfc_write_buf;
 548
 549         nand->cmdfunc = dfc_cmdfunc;
 550         nand->badblock_pattern = &delta_bbt_descr;
 551         return 0;
 552 }
 553
 554 #endif