board/freescale/mpc8560ads/init.S

   1 /*
   2  * Copyright 2004 Freescale Semiconductor.
   3  * Copyright (C) 2002,2003, Motorola Inc.
   4  * Xianghua Xiao <X.Xiao@motorola.com>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 #include <ppc_asm.tmpl>
  26 #include <ppc_defs.h>
  27 #include <asm/cache.h>
  28 #include <asm/mmu.h>
  29 #include <config.h>
  30 #include <mpc85xx.h>
  31
  32
  33 /*
  34  * TLB0 and TLB1 Entries
  35  *
  36  * Out of reset, TLB1's Entry 0 maps the highest 4K for CCSRBAR.
  37  * However, CCSRBAR is then relocated to CFG_CCSRBAR right after
  38  * these TLB entries are established.
  39  *
  40  * The TLB entries for DDR are dynamically setup in spd_sdram()
  41  * and use TLB1 Entries 8 through 15 as needed according to the
  42  * size of DDR memory.
  43  *
  44  * MAS0: tlbsel, esel, nv
  45  * MAS1: valid, iprot, tid, ts, tsize
  46  * MAS2: epn, x0, x1, w, i, m, g, e
  47  * MAS3: rpn, u0-u3, ux, sx, uw, sw, ur, sr
  48  */
  49
  50 #define entry_start \
  51         mflr    r1      ;       \
  52         bl      0f      ;
  53
  54 #define entry_end \
  55 0:      mflr    r0      ;       \
  56         mtlr    r1      ;       \
  57         blr             ;
  58
  59
  60         .section        .bootpg, "ax"
  61         .globl  tlb1_entry
  62 tlb1_entry:
  63         entry_start
  64
  65         /*
  66          * Number of TLB0 and TLB1 entries in the following table
  67          */
  68         .long 13
  69
  70 #if (CFG_CCSRBAR_DEFAULT != CFG_CCSRBAR)
  71         /*
  72          * TLB0         4K      Non-cacheable, guarded
  73          * 0xff700000   4K      Initial CCSRBAR mapping
  74          *
  75          * This ends up at a TLB0 Index==0 entry, and must not collide
  76          * with other TLB0 Entries.
  77          */
  78         .long FSL_BOOKE_MAS0(0, 0, 0)
  79         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
  80         .long FSL_BOOKE_MAS2(CFG_CCSRBAR_DEFAULT, (MAS2_I|MAS2_G))
  81         .long FSL_BOOKE_MAS3(CFG_CCSRBAR_DEFAULT, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
  82 #else
  83 #error("Update the number of table entries in tlb1_entry")
  84 #endif
  85
  86         /*
  87          * TLB0         16K     Cacheable, non-guarded
  88          * 0xd001_0000  16K     Temporary Global data for initialization
  89          *
  90          * Use four 4K TLB0 entries.  These entries must be cacheable
  91          * as they provide the bootstrap memory before the memory
  92          * controler and real memory have been configured.
  93          *
  94          * These entries end up at TLB0 Indicies 0x10, 0x14, 0x18 and 0x1c,
  95          * and must not collide with other TLB0 entries.
  96          */
  97         .long FSL_BOOKE_MAS0(0, 0, 0)
  98         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
  99         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR, 0)
 100         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 101
 102         .long FSL_BOOKE_MAS0(0, 0, 0)
 103         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 104         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 4 * 1024, 0)
 105         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 4 * 1024, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 106
 107         .long FSL_BOOKE_MAS0(0, 0, 0)
 108         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 109         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 8 * 1024, 0)
 110         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 8 * 1024, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 111
 112         .long FSL_BOOKE_MAS0(0, 0, 0)
 113         .long FSL_BOOKE_MAS1(1, 0, 0, 0, 0)
 114         .long FSL_BOOKE_MAS2(CFG_INIT_RAM_ADDR + 12 * 1024, 0)
 115         .long FSL_BOOKE_MAS3(CFG_INIT_RAM_ADDR + 12 * 1024, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 116
 117
 118         /*
 119          * TLB 0:       16M     Non-cacheable, guarded
 120          * 0xff000000   16M     FLASH
 121          * Out of reset this entry is only 4K.
 122          */
 123         .long FSL_BOOKE_MAS0(1, 0, 0)
 124         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_16M)
 125         .long FSL_BOOKE_MAS2(CFG_FLASH_BASE, (MAS2_I|MAS2_G))
 126         .long FSL_BOOKE_MAS3(CFG_FLASH_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 127
 128         /*
 129          * TLB 1:       256M    Non-cacheable, guarded
 130          * 0x80000000   256M    PCI1 MEM First half
 131          */
 132         .long FSL_BOOKE_MAS0(1, 1, 0)
 133         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 134         .long FSL_BOOKE_MAS2(CFG_PCI1_MEM_PHYS, (MAS2_I|MAS2_G))
 135         .long FSL_BOOKE_MAS3(CFG_PCI1_MEM_PHYS, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 136
 137         /*
 138          * TLB 2:       256M    Non-cacheable, guarded
 139          * 0x90000000   256M    PCI1 MEM Second half
 140          */
 141         .long FSL_BOOKE_MAS0(1, 2, 0)
 142         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 143         .long FSL_BOOKE_MAS2(CFG_PCI1_MEM_PHYS + 0x10000000, (MAS2_I|MAS2_G))
 144         .long FSL_BOOKE_MAS3(CFG_PCI1_MEM_PHYS + 0x10000000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 145
 146         /*
 147          * TLB 3:       256M    Non-cacheable, guarded
 148          * 0xc0000000   256M    Rapid IO MEM First half
 149          */
 150         .long FSL_BOOKE_MAS0(1, 3, 0)
 151         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 152         .long FSL_BOOKE_MAS2(CFG_RIO_MEM_BASE, (MAS2_I|MAS2_G))
 153         .long FSL_BOOKE_MAS3(CFG_RIO_MEM_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 154
 155         /*
 156          * TLB 4:       256M    Non-cacheable, guarded
 157          * 0xd0000000   256M    Rapid IO MEM Second half
 158          */
 159         .long FSL_BOOKE_MAS0(1, 4, 0)
 160         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_256M)
 161         .long FSL_BOOKE_MAS2(CFG_RIO_MEM_BASE + 0x10000000, (MAS2_I|MAS2_G))
 162         .long FSL_BOOKE_MAS3(CFG_RIO_MEM_BASE + 0x10000000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 163
 164         /*
 165          * TLB 5:       64M     Non-cacheable, guarded
 166          * 0xe000_0000  1M      CCSRBAR
 167          * 0xe200_0000  16M     PCI1 IO
 168          */
 169         .long FSL_BOOKE_MAS0(1, 5, 0)
 170         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 171         .long FSL_BOOKE_MAS2(CFG_CCSRBAR, (MAS2_I|MAS2_G))
 172         .long FSL_BOOKE_MAS3(CFG_CCSRBAR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 173
 174         /*
 175          * TLB 6:       64M     Cacheable, non-guarded
 176          * 0xf000_0000  64M     LBC SDRAM
 177          */
 178         .long FSL_BOOKE_MAS0(1, 6, 0)
 179         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 180         .long FSL_BOOKE_MAS2(CFG_LBC_SDRAM_BASE, 0)
 181         .long FSL_BOOKE_MAS3(CFG_LBC_SDRAM_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 182
 183         /*
 184          * TLB 7:       16K     Non-cacheable, guarded
 185          * 0xf8000000   16K     BCSR registers
 186          */
 187         .long FSL_BOOKE_MAS0(1, 7, 0)
 188         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_16K)
 189         .long FSL_BOOKE_MAS2(CFG_BCSR, (MAS2_I|MAS2_G))
 190         .long FSL_BOOKE_MAS3(CFG_BCSR, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 191
 192 #if !defined(CONFIG_SPD_EEPROM)
 193         /*
 194          * TLB 8, 9:    128M    DDR
 195          * 0x00000000   64M     DDR System memory
 196          * 0x04000000   64M     DDR System memory
 197          * Without SPD EEPROM configured DDR, this must be setup manually.
 198          * Make sure the TLB count at the top of this table is correct.
 199          * Likely it needs to be increased by two for these entries.
 200          */
 201 #error("Update the number of table entries in tlb1_entry")
 202         .long FSL_BOOKE_MAS0(1, 8, 0)
 203         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 204         .long FSL_BOOKE_MAS2(CFG_DDR_SDRAM_BASE, 0)
 205         .long FSL_BOOKE_MAS3(CFG_DDR_SDRAM_BASE, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 206
 207         .long FSL_BOOKE_MAS0(1, 9, 0)
 208         .long FSL_BOOKE_MAS1(1, 1, 0, 0, BOOKE_PAGESZ_64M)
 209         .long FSL_BOOKE_MAS2(CFG_DDR_SDRAM_BASE + 0x4000000, 0)
 210         .long FSL_BOOKE_MAS3(CFG_DDR_SDRAM_BASE + 0x4000000, 0, (MAS3_SX|MAS3_SW|MAS3_SR))
 211 #endif
 212
 213         entry_end