board/incaip/memsetup.S

   1 /*
   2  *  Memory sub-system initialization code for INCA-IP development board.
   3  *
   4  *  Copyright (c) 2003  Wolfgang Denk <wd@denx.de>
   5  *
   6  * See file CREDITS for list of people who contributed to this
   7  * project.
   8  *
   9  * This program is free software; you can redistribute it and/or
  10  * modify it under the terms of the GNU General Public License as
  11  * published by the Free Software Foundation; either version 2 of
  12  * the License, or (at your option) any later version.
  13  *
  14  * This program is distributed in the hope that it will be useful,
  15  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  16  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  17  * GNU General Public License for more details.
  18  *
  19  * You should have received a copy of the GNU General Public License
  20  * along with this program; if not, write to the Free Software
  21  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  22  * MA 02111-1307 USA
  23  */
  24
  25 #include <config.h>
  26 #include <version.h>
  27 #include <asm/regdef.h>
  28
  29
  30 #define EBU_MODUL_BASE          0xB8000200
  31 #define EBU_CLC(value)          0x0000(value)
  32 #define EBU_CON(value)          0x0010(value)
  33 #define EBU_ADDSEL0(value)      0x0020(value)
  34 #define EBU_ADDSEL1(value)      0x0024(value)
  35 #define EBU_ADDSEL2(value)      0x0028(value)
  36 #define EBU_BUSCON0(value)      0x0060(value)
  37 #define EBU_BUSCON1(value)      0x0064(value)
  38 #define EBU_BUSCON2(value)      0x0068(value)
  39
  40 #define MC_MODUL_BASE           0xBF800000
  41 #define MC_ERRCAUSE(value)      0x0100(value)
  42 #define MC_ERRADDR(value)       0x0108(value)
  43 #define MC_IOGP(value)          0x0800(value)
  44 #define MC_SELFRFSH(value)      0x0A00(value)
  45 #define MC_CTRLENA(value)       0x1000(value)
  46 #define MC_MRSCODE(value)       0x1008(value)
  47 #define MC_CFGDW(value)         0x1010(value)
  48 #define MC_CFGPB0(value)        0x1018(value)
  49 #define MC_LATENCY(value)       0x1038(value)
  50 #define MC_TREFRESH(value)      0x1040(value)
  51
  52 #if CPU_CLOCK_RATE==150000000   /* 150 MHz clock for the MIPS core */
  53 #define CGU_MODUL_BASE          0xBF107000
  54 #define CGU_PLL1CR(value)       0x0008(value)
  55 #define CGU_DIVCR(value)        0x0010(value)
  56 #define CGU_MUXCR(value)        0x0014(value)
  57 #define CGU_PLL1SR(value)       0x000C(value)
  58 #endif
  59
  60         .globl  memsetup
  61 memsetup:
  62
  63         /* EBU Initialization for the Flash CS0 and CS2.
  64          */
  65         li      t0, EBU_MODUL_BASE
  66
  67         li      t1, 0xA0000041
  68         sw      t1, EBU_ADDSEL0(t0)
  69
  70 #if CPU_CLOCK_RATE==150000000   /* 150 MHz clock for the MIPS core */
  71         li      t1, 0xE841417E
  72         sw      t1, EBU_BUSCON0(t0)   /* value set up by magic flash word */
  73         sw      t1, EBU_BUSCON2(t0)
  74 #else /* 100 MHz */
  75         lw      t1, EBU_BUSCON0(t0)   /* value set up by magic flash word */
  76         sw      t1, EBU_BUSCON2(t0)
  77 #endif
  78
  79         li      t1, 0xA0800041
  80         sw      t1, EBU_ADDSEL2(t0)
  81
  82         /* Need to initialize CS1 too, so as to to prevent overlapping with
  83          * Flash bank 1.
  84          */
  85         li      t1, 0xBE0000F1
  86         sw      t1, EBU_ADDSEL1(t0)
  87
  88 #if CPU_CLOCK_RATE==150000000   /* 150 MHz clock for the MIPS core */
  89         li      t1, 0x684143FD
  90 #else /* 100 MHz */
  91         li      t1, 0x684142BD
  92 #endif
  93         sw      t1, EBU_BUSCON1(t0)
  94
  95 #if CPU_CLOCK_RATE==150000000   /* 150 MHz clock for the MIPS core */
  96         li      t0, CGU_MODUL_BASE
  97         li      t1, 0x80000017
  98         sw      t1, CGU_DIVCR(t0)
  99         li      t1, 0xC00B0001
 100         sw      t1, CGU_PLL1CR(t0)
 101         lui     t2, 0x8000
 102 b1:
 103         lw      t1, CGU_PLL1SR(t0)
 104         and     t1, t1, t2
 105         beq     t1, zero, b1
 106         li      t1, 0x80000001
 107         sw      t1, CGU_MUXCR(t0)
 108 #endif
 109
 110         /* SDRAM Initialization.
 111          */
 112         li      t0, MC_MODUL_BASE
 113
 114         /* Clear Error log registers */
 115         sw      zero, MC_ERRCAUSE(t0)
 116         sw      zero, MC_ERRADDR(t0)
 117
 118         /* Set clock ratio to 1:1 */
 119         li      t1, 0x03                /* clkrat=1:1, rddel=3 */
 120         sw      t1, MC_IOGP(t0)
 121
 122         /* Clear Power-down registers */
 123         sw      zero, MC_SELFRFSH(t0)
 124
 125         /* Set CAS Latency */
 126         li      t1, 0x00000020          /* CL = 2 */
 127         sw      t1, MC_MRSCODE(t0)
 128
 129         /* Set word width to 16 bit */
 130         li      t1, 0x2
 131         sw      t1, MC_CFGDW(t0)
 132
 133         /* Set CS0 to SDRAM parameters */
 134         li      t1, 0x000014C9
 135         sw      t1, MC_CFGPB0(t0)
 136
 137         /* Set SDRAM latency parameters */
 138         li      t1, 0x00026325          /* BC PC100 */
 139         sw      t1, MC_LATENCY(t0)
 140
 141         /* Set SDRAM refresh rate */
 142         li      t1, 0x00000C30          /* 4K/64ms @ 100MHz */
 143         sw      t1, MC_TREFRESH(t0)
 144
 145         /* Finally enable the controller */
 146         li      t1, 1
 147         sw      t1, MC_CTRLENA(t0)
 148
 149         j       ra
 150         nop
 151