board/karo/tx48/spl.c

   1 /*
   2  * board/karo/tx48/spl.c
   3  * Copyright (C) 2012 Lothar Waßmann <LW@KARO-electronics.de>
   4  *
   5  * This program is free software; you can redistribute it and/or
   6  * modify it under the terms of the GNU General Public License as
   7  * published by the Free Software Foundation version 2.
   8  *
   9  * This program is distributed "as is" WITHOUT ANY WARRANTY of any
  10  * kind, whether express or implied; without even the implied warranty
  11  * of MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE. See the
  12  * GNU General Public License for more details.
  13  */
  14 #include <common.h>
  15 #include <errno.h>
  16 #include <miiphy.h>
  17 #include <netdev.h>
  18 #include <serial.h>
  19 #include <libfdt.h>
  20 #include <fdt_support.h>
  21 #include <nand.h>
  22 #include <net.h>
  23 #include <linux/mtd/nand.h>
  24 #include <asm/gpio.h>
  25 #include <asm/cache.h>
  26 #include <asm/omap_common.h>
  27 #include <asm/io.h>
  28 #include <asm/arch/cpu.h>
  29 #include <asm/arch/hardware.h>
  30 #include <asm/arch/mmc_host_def.h>
  31 #include <asm/arch/sys_proto.h>
  32 #include <asm/arch/nand.h>
  33 #include <asm/arch/clock.h>
  34 #include <asm/arch/common_def.h>
  35 #include <video_fb.h>
  36 #include <asm/arch/da8xx-fb.h>
  37
  38 #define TX48_LED_GPIO           AM33XX_GPIO_NR(1, 26)
  39 #define TX48_ETH_PHY_RST_GPIO   AM33XX_GPIO_NR(3, 8)
  40 #define TX48_LCD_RST_GPIO       AM33XX_GPIO_NR(1, 19)
  41 #define TX48_LCD_PWR_GPIO       AM33XX_GPIO_NR(1, 22)
  42 #define TX48_LCD_BACKLIGHT_GPIO AM33XX_GPIO_NR(3, 14)
  43
  44 #define GMII_SEL                (CTRL_BASE + 0x650)
  45
  46 /* UART Defines */
  47 #define UART_SYSCFG_OFFSET      0x54
  48 #define UART_SYSSTS_OFFSET      0x58
  49
  50 #define UART_RESET              (0x1 << 1)
  51 #define UART_CLK_RUNNING_MASK   0x1
  52 #define UART_SMART_IDLE_EN      (0x1 << 0x3)
  53
  54 /* Timer Defines */
  55 #define TSICR_REG               0x54
  56 #define TIOCP_CFG_REG           0x10
  57 #define TCLR_REG                0x38
  58
  59 /* RGMII mode define */
  60 #define RGMII_MODE_ENABLE       0xA
  61 #define RMII_MODE_ENABLE        0x5
  62 #define MII_MODE_ENABLE         0x0
  63
  64 #define NO_OF_MAC_ADDR          1
  65 #define ETH_ALEN                6
  66
  67 #define MUX_CFG(value, offset)  {                                       \
  68         __raw_writel(value, (CTRL_BASE + (offset)));                    \
  69         }
  70
  71 /* PAD Control Fields */
  72 #define SLEWCTRL        (0x1 << 6)
  73 #define RXACTIVE        (0x1 << 5)
  74 #define PULLUP_EN       (0x1 << 4) /* Pull UP Selection */
  75 #define PULLUDEN        (0x0 << 3) /* Pull up enabled */
  76 #define PULLUDDIS       (0x1 << 3) /* Pull up disabled */
  77 #define MODE(val)       (val)
  78
  79 /*
  80  * PAD CONTROL OFFSETS
  81  * Field names corresponds to the pad signal name
  82  */
  83 struct pad_signals {
  84         int gpmc_ad0;
  85         int gpmc_ad1;
  86         int gpmc_ad2;
  87         int gpmc_ad3;
  88         int gpmc_ad4;
  89         int gpmc_ad5;
  90         int gpmc_ad6;
  91         int gpmc_ad7;
  92         int gpmc_ad8;
  93         int gpmc_ad9;
  94         int gpmc_ad10;
  95         int gpmc_ad11;
  96         int gpmc_ad12;
  97         int gpmc_ad13;
  98         int gpmc_ad14;
  99         int gpmc_ad15;
 100         int gpmc_a0;
 101         int gpmc_a1;
 102         int gpmc_a2;
 103         int gpmc_a3;
 104         int gpmc_a4;
 105         int gpmc_a5;
 106         int gpmc_a6;
 107         int gpmc_a7;
 108         int gpmc_a8;
 109         int gpmc_a9;
 110         int gpmc_a10;
 111         int gpmc_a11;
 112         int gpmc_wait0;
 113         int gpmc_wpn;
 114         int gpmc_be1n;
 115         int gpmc_csn0;
 116         int gpmc_csn1;
 117         int gpmc_csn2;
 118         int gpmc_csn3;
 119         int gpmc_clk;
 120         int gpmc_advn_ale;
 121         int gpmc_oen_ren;
 122         int gpmc_wen;
 123         int gpmc_be0n_cle;
 124         int lcd_data0;
 125         int lcd_data1;
 126         int lcd_data2;
 127         int lcd_data3;
 128         int lcd_data4;
 129         int lcd_data5;
 130         int lcd_data6;
 131         int lcd_data7;
 132         int lcd_data8;
 133         int lcd_data9;
 134         int lcd_data10;
 135         int lcd_data11;
 136         int lcd_data12;
 137         int lcd_data13;
 138         int lcd_data14;
 139         int lcd_data15;
 140         int lcd_vsync;
 141         int lcd_hsync;
 142         int lcd_pclk;
 143         int lcd_ac_bias_en;
 144         int mmc0_dat3;
 145         int mmc0_dat2;
 146         int mmc0_dat1;
 147         int mmc0_dat0;
 148         int mmc0_clk;
 149         int mmc0_cmd;
 150         int mii1_col;
 151         int mii1_crs;
 152         int mii1_rxerr;
 153         int mii1_txen;
 154         int mii1_rxdv;
 155         int mii1_txd3;
 156         int mii1_txd2;
 157         int mii1_txd1;
 158         int mii1_txd0;
 159         int mii1_txclk;
 160         int mii1_rxclk;
 161         int mii1_rxd3;
 162         int mii1_rxd2;
 163         int mii1_rxd1;
 164         int mii1_rxd0;
 165         int rmii1_refclk;
 166         int mdio_data;
 167         int mdio_clk;
 168         int spi0_sclk;
 169         int spi0_d0;
 170         int spi0_d1;
 171         int spi0_cs0;
 172         int spi0_cs1;
 173         int ecap0_in_pwm0_out;
 174         int uart0_ctsn;
 175         int uart0_rtsn;
 176         int uart0_rxd;
 177         int uart0_txd;
 178         int uart1_ctsn;
 179         int uart1_rtsn;
 180         int uart1_rxd;
 181         int uart1_txd;
 182         int i2c0_sda;
 183         int i2c0_scl;
 184         int mcasp0_aclkx;
 185         int mcasp0_fsx;
 186         int mcasp0_axr0;
 187         int mcasp0_ahclkr;
 188         int mcasp0_aclkr;
 189         int mcasp0_fsr;
 190         int mcasp0_axr1;
 191         int mcasp0_ahclkx;
 192         int xdma_event_intr0;
 193         int xdma_event_intr1;
 194         int nresetin_out;
 195         int porz;
 196         int nnmi;
 197         int osc0_in;
 198         int osc0_out;
 199         int rsvd1;
 200         int tms;
 201         int tdi;
 202         int tdo;
 203         int tck;
 204         int ntrst;
 205         int emu0;
 206         int emu1;
 207         int osc1_in;
 208         int osc1_out;
 209         int pmic_power_en;
 210         int rtc_porz;
 211         int rsvd2;
 212         int ext_wakeup;
 213         int enz_kaldo_1p8v;
 214         int usb0_dm;
 215         int usb0_dp;
 216         int usb0_ce;
 217         int usb0_id;
 218         int usb0_vbus;
 219         int usb0_drvvbus;
 220         int usb1_dm;
 221         int usb1_dp;
 222         int usb1_ce;
 223         int usb1_id;
 224         int usb1_vbus;
 225         int usb1_drvvbus;
 226         int ddr_resetn;
 227         int ddr_csn0;
 228         int ddr_cke;
 229         int ddr_ck;
 230         int ddr_nck;
 231         int ddr_casn;
 232         int ddr_rasn;
 233         int ddr_wen;
 234         int ddr_ba0;
 235         int ddr_ba1;
 236         int ddr_ba2;
 237         int ddr_a0;
 238         int ddr_a1;
 239         int ddr_a2;
 240         int ddr_a3;
 241         int ddr_a4;
 242         int ddr_a5;
 243         int ddr_a6;
 244         int ddr_a7;
 245         int ddr_a8;
 246         int ddr_a9;
 247         int ddr_a10;
 248         int ddr_a11;
 249         int ddr_a12;
 250         int ddr_a13;
 251         int ddr_a14;
 252         int ddr_a15;
 253         int ddr_odt;
 254         int ddr_d0;
 255         int ddr_d1;
 256         int ddr_d2;
 257         int ddr_d3;
 258         int ddr_d4;
 259         int ddr_d5;
 260         int ddr_d6;
 261         int ddr_d7;
 262         int ddr_d8;
 263         int ddr_d9;
 264         int ddr_d10;
 265         int ddr_d11;
 266         int ddr_d12;
 267         int ddr_d13;
 268         int ddr_d14;
 269         int ddr_d15;
 270         int ddr_dqm0;
 271         int ddr_dqm1;
 272         int ddr_dqs0;
 273         int ddr_dqsn0;
 274         int ddr_dqs1;
 275         int ddr_dqsn1;
 276         int ddr_vref;
 277         int ddr_vtp;
 278         int ddr_strben0;
 279         int ddr_strben1;
 280         int ain7;
 281         int ain6;
 282         int ain5;
 283         int ain4;
 284         int ain3;
 285         int ain2;
 286         int ain1;
 287         int ain0;
 288         int vrefp;
 289         int vrefn;
 290 };
 291
 292 struct pin_mux {
 293         short reg_offset;
 294         uint8_t val;
 295 };
 296
 297 #define PAD_CTRL_BASE   0x800
 298 #define OFFSET(x)       (unsigned int) (&((struct pad_signals *) \
 299                                 (PAD_CTRL_BASE))->x)
 300
 301 static struct pin_mux tx48_pins[] = {
 302         /* STK5 LED */
 303 //      { OFFSET(gpmc_a10), MODE(7), },
 304 #ifdef CONFIG_CMD_NAND
 305         { OFFSET(gpmc_ad0), MODE(0) | PULLUP_EN | RXACTIVE, },  /* NAND AD0 */
 306         { OFFSET(gpmc_ad1), MODE(0) | PULLUP_EN | RXACTIVE, },  /* NAND AD1 */
 307         { OFFSET(gpmc_ad2), MODE(0) | PULLUP_EN | RXACTIVE, },  /* NAND AD2 */
 308         { OFFSET(gpmc_ad3), MODE(0) | PULLUP_EN | RXACTIVE, },  /* NAND AD3 */
 309         { OFFSET(gpmc_ad4), MODE(0) | PULLUP_EN | RXACTIVE, },  /* NAND AD4 */
 310         { OFFSET(gpmc_ad5), MODE(0) | PULLUP_EN | RXACTIVE, },  /* NAND AD5 */
 311         { OFFSET(gpmc_ad6), MODE(0) | PULLUP_EN | RXACTIVE, },  /* NAND AD6 */
 312         { OFFSET(gpmc_ad7), MODE(0) | PULLUP_EN | RXACTIVE, },  /* NAND AD7 */
 313         { OFFSET(gpmc_wait0), MODE(0) | RXACTIVE | PULLUP_EN, }, /* NAND WAIT */
 314         { OFFSET(gpmc_wpn), MODE(7) | PULLUP_EN | RXACTIVE, },  /* NAND_WPN */
 315         { OFFSET(gpmc_csn0), MODE(0) | PULLUDEN, },     /* NAND_CS0 */
 316         { OFFSET(gpmc_advn_ale), MODE(0) | PULLUDEN, }, /* NAND_ADV_ALE */
 317         { OFFSET(gpmc_oen_ren), MODE(0) | PULLUDEN, },  /* NAND_OE */
 318         { OFFSET(gpmc_wen), MODE(0) | PULLUDEN, },      /* NAND_WEN */
 319         { OFFSET(gpmc_be0n_cle), MODE(0) | PULLUDEN, }, /* NAND_BE_CLE */
 320 #endif
 321         /* I2C0 */
 322         { OFFSET(i2c0_sda), MODE(0) | RXACTIVE | PULLUDEN | SLEWCTRL, }, /* I2C_DATA */
 323         { OFFSET(i2c0_scl), MODE(0) | RXACTIVE | PULLUDEN | SLEWCTRL, }, /* I2C_SCLK */
 324
 325 #ifndef CONFIG_NO_ETH
 326         /* RMII1 */
 327         { OFFSET(mii1_crs), MODE(1) | RXACTIVE, },      /* RMII1_CRS */
 328         { OFFSET(mii1_rxerr), MODE(1) | RXACTIVE | PULLUDEN, },  /* RMII1_RXERR */
 329         { OFFSET(mii1_txen), MODE(1), },                     /* RMII1_TXEN */
 330         { OFFSET(mii1_txd1), MODE(1), },                     /* RMII1_TXD1 */
 331         { OFFSET(mii1_txd0), MODE(1), },                     /* RMII1_TXD0 */
 332         { OFFSET(mii1_rxd1), MODE(1) | RXACTIVE | PULLUP_EN, }, /* RMII1_RXD1 */
 333         { OFFSET(mii1_rxd0), MODE(1) | RXACTIVE | PULLUP_EN, }, /* RMII1_RXD0 */
 334         { OFFSET(mdio_data), MODE(0) | RXACTIVE | PULLUP_EN, }, /* MDIO_DATA */
 335         { OFFSET(mdio_clk), MODE(0) | PULLUP_EN, },     /* MDIO_CLK */
 336         { OFFSET(rmii1_refclk), MODE(0) | RXACTIVE, },  /* RMII1_REFCLK */
 337         { OFFSET(emu0), MODE(7) | RXACTIVE},         /* nINT */
 338         { OFFSET(emu1), MODE(7), },                  /* nRST */
 339 #endif
 340 };
 341
 342 static struct pin_mux tx48_mmc_pins[] = {
 343 #ifdef CONFIG_OMAP_HSMMC
 344         /* MMC1 */
 345         { OFFSET(mii1_rxd2), MODE(4) | RXACTIVE | PULLUP_EN, }, /* MMC1_DAT3 */
 346         { OFFSET(mii1_rxd3), MODE(4) | RXACTIVE | PULLUP_EN, }, /* MMC1_DAT2 */
 347         { OFFSET(mii1_rxclk), MODE(4) | RXACTIVE | PULLUP_EN, }, /* MMC1_DAT1 */
 348         { OFFSET(mii1_txclk), MODE(4) | RXACTIVE | PULLUP_EN, }, /* MMC1_DAT0 */
 349         { OFFSET(gpmc_csn1), MODE(2) | RXACTIVE | PULLUP_EN, }, /* MMC1_CLK */
 350         { OFFSET(gpmc_csn2), MODE(2) | RXACTIVE | PULLUP_EN, }, /* MMC1_CMD */
 351         { OFFSET(mcasp0_fsx), MODE(4) | RXACTIVE, },    /* MMC1_CD */
 352 #endif
 353 };
 354
 355 /*
 356  * Configure the pin mux for the module
 357  */
 358 static inline void tx48_set_pin_mux(const struct pin_mux *pin_mux,
 359                         int num_pins)
 360 {
 361         int i;
 362
 363         for (i = 0; i < num_pins; i++)
 364                 MUX_CFG(pin_mux[i].val, pin_mux[i].reg_offset);
 365 }
 366
 367 #ifdef CONFIG_SPL_BOARD_INIT
 368 void spl_board_init(void)
 369 {
 370         tx48_set_pin_mux(tx48_pins, ARRAY_SIZE(tx48_pins));
 371
 372         /* Configure LED GPIO as output */
 373         gpio_direction_output(TX48_LED_GPIO, 1);
 374
 375         /* Configure LCD power/reset GPIOs */
 376         gpio_direction_output(TX48_LCD_PWR_GPIO, 0);
 377         gpio_direction_output(TX48_LCD_RST_GPIO, 0);
 378         gpio_direction_output(TX48_LCD_BACKLIGHT_GPIO, 0);
 379
 380         gpmc_init();
 381 }
 382 #endif /* CONFIG_SPL_BOARD_INIT */
 383
 384 static struct pin_mux tx48_uart0_pins[] = {
 385         /* UART0 for early boot messages */
 386         { OFFSET(uart0_rxd), MODE(0) | PULLUP_EN | RXACTIVE, }, /* UART0_RXD */
 387         { OFFSET(uart0_txd), MODE(0) | PULLUDEN, },             /* UART0_TXD */
 388
 389         /* UART1 */
 390         { OFFSET(uart1_rxd), MODE(0) | PULLUP_EN | RXACTIVE, }, /* UART1_RXD */
 391         { OFFSET(uart1_txd), MODE(0) | PULLUDEN, },             /* UART1_TXD */
 392
 393         /* UART5 */
 394         { OFFSET(mii1_rxdv), MODE(3) | PULLUP_EN | RXACTIVE, }, /* UART1_RXD */
 395         { OFFSET(mii1_col), MODE(3) | PULLUDEN, },              /* UART1_TXD */
 396 };
 397
 398 /*
 399  * early system init of muxing and clocks.
 400  */
 401 void enable_uart0_pin_mux(void)
 402 {
 403         tx48_set_pin_mux(tx48_uart0_pins, ARRAY_SIZE(tx48_uart0_pins));
 404 }
 405
 406 void enable_mmc0_pin_mux(void)
 407 {
 408         tx48_set_pin_mux(tx48_mmc_pins, ARRAY_SIZE(tx48_mmc_pins));
 409 }