board/karo/tx53/lowlevel_init.S

   1 #include <config.h>
   2 #include <configs/tx53.h>
   3 #include <asm/arch/imx-regs.h>
   4
   5 #define DEBUG_LED_BIT           20
   6 #define LED_GPIO_BASE           GPIO2_BASE_ADDR
   7 #define LED_MUX_OFFSET          0x174
   8 #define LED_MUX_MODE            0x11
   9
  10 #define SDRAM_CLK               CONFIG_SYS_SDRAM_CLK
  11 #define SDRAM_SIZE              (CONFIG_SYS_SDRAM_SIZE / SZ_1M)
  12
  13 #define REG_CCGR0               0x68
  14 #define REG_CCGR1               0x6c
  15 #define REG_CCGR2               0x70
  16 #define REG_CCGR3               0x74
  17 #define REG_CCGR4               0x78
  18 #define REG_CCGR5               0x7c
  19 #define REG_CCGR6               0x80
  20 #define REG_CCGR7               0x84
  21 #define REG_CMEOR               0x88
  22
  23 #define CPU_2_BE_32(l)                  \
  24         ((((l) << 24) & 0xFF000000) |   \
  25         (((l) << 8) & 0x00FF0000) |     \
  26         (((l) >> 8) & 0x0000FF00) |     \
  27         (((l) >> 24) & 0x000000FF))
  28
  29 /*
  30 CCM register set                 0x53FD4000 0x53FD7FFF
  31 EIM register set                 0x63FDA000 0x63FDAFFF
  32 NANDFC register set              0xF7FF0000 0xF7FFFFFF
  33 IOMUX Control (IOMUXC) registers 0x53FA8000 0x53FABFFF
  34 DPLLC1 register                  0x63F80000 0x63F83FFF
  35 DPLLC2 register                  0x63F84000 0x63F87FFF
  36 DPLLC3 register                  0x63F88000 0x63F8BFFF
  37 DPLLC4 register                  0x63F8C000 0x63F8FFFF
  38 ESD RAM controller register      0x63FD9000 0x63FD9FFF
  39 M4IF register                    0x63FD8000 0x63FD8FFF
  40 DDR                              0x70000000 0xEFFFFFFF
  41 EIM                              0xF0000000 0xF7FEFFFF
  42 NANDFC Buffers                   0xF7FF0000 0xF7FFFFFF
  43 IRAM Free Space                  0xF8006000 0xF8017FF0
  44 GPU Memory                       0xF8020000 0xF805FFFF
  45 */
  46 #define CHECK_DCD_ADDR(a)       (                                       \
  47         ((a) >= 0x53fd4000 && (a) <= 0x53fd7fff) /* CCM */ ||           \
  48         ((a) >= 0x63fda000 && (a) <= 0x63fdafff) /* EIM (CS0) */ ||     \
  49         ((a) >= 0x53fa8000 && (a) <= 0x53fabfff) /* IOMUXC */ ||        \
  50         ((a) >= 0x63f80000 && (a) <= 0x63f8ffff) /* DPLLC1..4 */ ||             \
  51         ((a) >= 0x63fd8000 && (a) <= 0x63fd9fff) /* M4IF & SDRAM Contr. */ || \
  52         ((a) >= 0x70000000 && (a) <= 0xefffffff) /* SDRAM */ ||         \
  53         ((a) >= 0xf0000000 && (a) <= 0xf7ffffff) /* EIM & NANDFC buffers */ || \
  54         ((a) >= 0xf8006000 && (a) <= 0xf8017ff0) /* IRAM free space */ || \
  55         ((a) >= 0xf8020000 && (a) <= 0xf805ffff) /* GPU RAM */)
  56
  57         .macro  mxc_dcd_item    addr, val
  58         .ifne   CHECK_DCD_ADDR(\addr)
  59         .word   CPU_2_BE_32(\addr), CPU_2_BE_32(\val)
  60         .else
  61         .error  "Address \addr not accessible from DCD"
  62         .endif
  63         .endm
  64
  65 #define MXC_DCD_ITEM(addr, val)         mxc_dcd_item    (addr), (val)
  66
  67 #define MXC_DCD_CMD_SZ_BYTE             1
  68 #define MXC_DCD_CMD_SZ_SHORT            2
  69 #define MXC_DCD_CMD_SZ_WORD             4
  70 #define MXC_DCD_CMD_FLAG_WRITE          0x0
  71 #define MXC_DCD_CMD_FLAG_CLR            0x1
  72 #define MXC_DCD_CMD_FLAG_SET            0x3
  73 #define MXC_DCD_CMD_FLAG_CHK_CLR        ((0 << 0) | (0 << 1))
  74 #define MXC_DCD_CMD_FLAG_CHK_SET        ((0 << 0) | (1 << 1))
  75 #define MXC_DCD_CMD_FLAG_CHK_ANY_CLR    ((1 << 0) | (0 << 1))
  76 #define MXC_DCD_CMD_FLAG_CHK_ANY_SET    ((1 << 0) | (1 << 1))
  77
  78 #define MXC_DCD_START                                                   \
  79         .word   CPU_2_BE_32((0xd2 << 24) | ((dcd_end - .) << 8) | DCD_VERSION) ; \
  80 dcd_start:
  81
  82         .macro  MXC_DCD_END
  83 1:
  84         .ifgt   . - dcd_start - 1768
  85         .error  "DCD too large!"
  86         .endif
  87 dcd_end:
  88         .endm
  89
  90 #define MXC_DCD_CMD_WRT(type, flags)                                    \
  91 1:      .word   CPU_2_BE_32((0xcc << 24) | ((1f - .) << 8) | ((flags) << 3) | (type))
  92
  93 #define MXC_DCD_CMD_CHK(type, flags, addr, mask)                        \
  94 1:      .word   CPU_2_BE_32((0xcf << 24) | (12 << 8) | ((flags) << 3) | (type)), \
  95                 CPU_2_BE_32(addr), CPU_2_BE_32(mask)
  96
  97 #define MXC_DCD_CMD_CHK_CNT(type, flags, addr, mask, count)             \
  98 1:      .word   CPU_2_BE_32((0xcf << 24) | (16 << 8) | ((flags) << 3) | (type)), \
  99                 CPU_2_BE_32(addr), CPU_2_BE_32(mask), CPU_2_BE_32(count)
 100
 101 #define MXC_DCD_CMD_NOP()                               \
 102 1:      .word   CPU_2_BE_32((0xc0 << 24) | (4 << 8))
 103
 104
 105 #define CK_TO_NS(ck)    (((ck) * 1000 + SDRAM_CLK / 2) / SDRAM_CLK)
 106 #define NS_TO_CK(ns)    (((ns) * SDRAM_CLK + 999) / 1000)
 107 #define NS_TO_CK10(ns)  DIV_ROUND_UP(NS_TO_CK(ns), 10)
 108 #define NS_TO_CK100(ns) DIV_ROUND_UP(NS_TO_CK(ns), 100)
 109
 110         .macro          CK_VAL, name, clks, offs, max
 111         .iflt           \clks - \offs
 112         .set            \name, 0
 113         .else
 114         .ifle           \clks - \offs - \max
 115         .set            \name, \clks - \offs
 116         .else
 117         .error          "Value \clks out of range for parameter \name"
 118         .endif
 119         .endif
 120         .endm
 121
 122         .macro          NS_VAL, name, ns, offs, max
 123         .iflt           \ns - \offs
 124         .set            \name, 0
 125         .else
 126         CK_VAL          \name, NS_TO_CK(\ns), \offs, \max
 127         .endif
 128         .endm
 129
 130         .macro          CK_MAX, name, ck1, ck2, offs, max
 131         .ifgt           \ck1 - \ck2
 132         CK_VAL          \name, \ck1, \offs, \max
 133         .else
 134         CK_VAL          \name, \ck2, \offs, \max
 135         .endif
 136         .endm
 137
 138 #define ESDMISC_DDR_TYPE_DDR3           0
 139 #define ESDMISC_DDR_TYPE_LPDDR2         1
 140 #define ESDMISC_DDR_TYPE_DDR2           2
 141
 142 #define DIV_ROUND_UP(m,d)               (((m) + (d) - 1) / (d))
 143
 144 #define CKIL_FREQ_Hz                    32768
 145 #define ESDOR_CLK_PERIOD_ns             (1000000000 / CKIL_FREQ_Hz / 2) /* base clock for ESDOR values */
 146
 147 /* DDR3 SDRAM */
 148 #define BANK_ADDR_BITS                  CONFIG_NR_DRAM_BANKS
 149 #define SDRAM_BURST_LENGTH              8
 150 #define RALAT                           5
 151 #define WALAT                           0
 152 #define BI_ON                           0
 153 #define ADDR_MIRROR                     0
 154 #define DDR_TYPE                        ESDMISC_DDR_TYPE_DDR3
 155
 156 #if SDRAM_CLK > 666 && SDRAM_CLK <= 800
 157 #define CL_VAL  11
 158 #define CWL_VAL 8
 159 #elif SDRAM_CLK > 533 && SDRAM_CLK <= 666
 160 #define CL_VAL  9 // or 10
 161 #define CWL_VAL 7
 162 #elif SDRAM_CLK > 400 && SDRAM_CLK <= 533
 163 #define CL_VAL  7 // or 8
 164 #define CWL_VAL 6
 165 #elif SDRAM_CLK > 333 && SDRAM_CLK <= 400
 166 #define CL_VAL  6
 167 #define CWL_VAL 5
 168 #elif SDRAM_CLK >= 303 && SDRAM_CLK <= 333
 169 #define CL_VAL  5
 170 #define CWL_VAL 5
 171 #else
 172 #error SDRAM clock out of range: 303 .. 800
 173 #endif
 174
 175 #if SDRAM_SIZE < 2048
 176 /* 512/1024MiB SDRAM: NT5CB128M16FP-DII */
 177 /* ESDCFG0 0x0c */
 178 NS_VAL  tRFC,   160, 1, 255             /* clks - 1 (0..255) */
 179 CK_MAX  tXS,    NS_TO_CK(CK_TO_NS(tRFC + 1) + 10), 5, 1, 255 /* clks - 1 (0..255) tRFC + 10 */
 180 CK_MAX  tXP,    NS_TO_CK10(75), 3, 1, 7 /* clks - 1 (0..7) */ /* max(3tCK, 7.5ns) */
 181 CK_MAX  tXPDLL, NS_TO_CK(24), 2, 1, 15  /* clks - 1 (0..15) */
 182 NS_VAL  tFAW,   50, 1, 31               /* clks - 1 (0..31) */
 183 CK_VAL  tCL,    CL_VAL, 3, 8            /* clks - 3 (0..8) CAS Latency */
 184
 185 /* ESDCFG1 0x10 */
 186 CK_VAL  tRCD,   NS_TO_CK10(125), 1, 7   /* clks - 1 (0..7) */ /* 12.5 */
 187 CK_VAL  tRP,    NS_TO_CK10(125), 1, 7   /* clks - 1 (0..7) */ /* 12.5 */
 188 NS_VAL  tRC,    50, 1, 31               /* clks - 1 (0..31) */
 189 CK_VAL  tRAS,   NS_TO_CK10(375), 1, 31  /* clks - 1 (0..31) */ /* 37.5 */
 190 CK_VAL  tRPA,   1, 0, 1                 /* clks     (0..1) */
 191 NS_VAL  tWR,    15, 1, 15               /* clks - 1 (0..15) */
 192 CK_VAL  tMRD,   4, 1, 15                /* clks - 1 (0..15) */
 193 CK_VAL  tCWL,   CWL_VAL, 2, 6           /* clks - 2 (0..6) */
 194
 195 /* ESDCFG2 0x14 */
 196 CK_VAL  tDLLK,  512, 1, 511             /* clks - 1 (0..511) */
 197 CK_MAX  tRTP,   NS_TO_CK10(75), 4, 1, 7 /* clks - 1 (0..7) */ /* max(4tCK, 7.5ns) */
 198 CK_MAX  tWTR,   NS_TO_CK10(75), 4, 1, 7 /* clks - 1 (0..7) */ /* max(4tCK, 7.5ns) */
 199 CK_MAX  tRRD,   NS_TO_CK(10), 4, 1, 7   /* clks - 1 (0..7) */
 200
 201 /* ESDOR 0x30 */
 202 CK_MAX  tXPR,   NS_TO_CK(CK_TO_NS(tRFC + 1) + 10), 5, 1, 255 /* clks - 1 (0..255) max(tRFC + 10, 5CK) */
 203 #else
 204 /* 4096MiB SDRAM: IM4G16D3EABG-125I */
 205 /* ESDCFG0 0x0c */
 206 NS_VAL  tRFC,   260, 1, 255             /* clks - 1 (0..255) */
 207 CK_MAX  tXS,    NS_TO_CK(CK_TO_NS(tRFC + 1) + 10), 5, 1, 255 /* clks - 1 (0..255) tRFC + 10 */
 208 CK_MAX  tXP,    NS_TO_CK(6), 3, 1, 7 /* clks - 1 (0..7) */ /* max(3tCK, 7.5ns) */
 209 CK_MAX  tXPDLL, NS_TO_CK(24), 2, 1, 15  /* clks - 1 (0..15) */
 210 NS_VAL  tFAW,   30, 1, 31               /* clks - 1 (0..31) */
 211 CK_VAL  tCL,    CL_VAL, 3, 8            /* clks - 3 (0..8) CAS Latency */
 212
 213 /* ESDCFG1 0x10 */
 214 CK_VAL  tRCD,   NS_TO_CK100(1375), 1, 7 /* clks - 1 (0..7) */ /* 13.75 */
 215 CK_VAL  tRP,    NS_TO_CK100(1375), 1, 7 /* clks - 1 (0..7) */ /* 13.75 */
 216 CK_VAL  tRC,    NS_TO_CK100(4875), 1, 31 /* clks - 1 (0..31) */ /* 48.75 */
 217 CK_VAL  tRAS,   NS_TO_CK(35), 1, 31     /* clks - 1 (0..31) */ /* 35 */
 218 CK_VAL  tRPA,   1, 0, 1                 /* clks     (0..1) */
 219 NS_VAL  tWR,    15, 1, 15               /* clks - 1 (0..15) */
 220 CK_VAL  tMRD,   4, 1, 15                /* clks - 1 (0..15) */
 221 CK_VAL  tCWL,   CWL_VAL, 2, 6           /* clks - 2 (0..6) */
 222
 223 /* ESDCFG2 0x14 */
 224 CK_VAL  tDLLK,  512, 1, 511             /* clks - 1 (0..511) */
 225 CK_MAX  tRTP,   NS_TO_CK10(75), 4, 1, 7 /* clks - 1 (0..7) */ /* max(4tCK, 7.5ns) */
 226 CK_MAX  tWTR,   NS_TO_CK10(75), 4, 1, 7 /* clks - 1 (0..7) */ /* max(4tCK, 7.5ns) */
 227 CK_MAX  tRRD,   NS_TO_CK10(75), 4, 1, 7 /* clks - 1 (0..7) */ /* max(4tCK, 7.5ns) */
 228
 229 /* ESDOR 0x30 */
 230 CK_MAX  tXPR,   NS_TO_CK(CK_TO_NS(tRFC + 1) + 10), 5, 1, 255 /* clks - 1 (0..255) max(tRFC + 10, 5CK) */
 231 #endif
 232
 233 #define tSDE_RST                        (DIV_ROUND_UP(200000, ESDOR_CLK_PERIOD_ns) + 1)
 234                                         /* Add an extra (or two?) ESDOR_CLK_PERIOD_ns according to
 235                                          * erroneous Erratum Engcm12377
 236                                          */
 237 #define tRST_CKE                        (DIV_ROUND_UP(500000 + 2 * ESDOR_CLK_PERIOD_ns, ESDOR_CLK_PERIOD_ns) + 1)
 238
 239 /* ESDOTC 0x08 */
 240 CK_VAL  tAOFPD, NS_TO_CK10(85), 1, 7    /* clks - 1 (0..7) */ /* 8.5ns */
 241 CK_VAL  tAONPD, NS_TO_CK10(85), 1, 7    /* clks - 1 (0..7) */ /* 8.5ns */
 242 CK_VAL  tANPD,  tCWL + 1, 1, 15         /* clks - 1 (0..15) */
 243 CK_VAL  tAXPD,  tCWL + 1, 1, 15         /* clks - 1 (0..15) */
 244 CK_VAL  tODTLon tCWL, 0, 7              /* clks - 1 (0..7) */ /* CWL+AL-2 */
 245 CK_VAL  tODTLoff tCWL, 0, 31            /* clks - 1 (0..31) */ /* CWL+AL-2 */
 246
 247 /* ESDPDC 0x04 */
 248 CK_MAX  tCKE,   NS_TO_CK(5), 3, 1, 7
 249 CK_MAX  tCKSRX, NS_TO_CK(10), 5, 0, 7
 250 CK_MAX  tCKSRE, NS_TO_CK(10), 5, 0, 7
 251
 252 #define PRCT            0
 253 #define PWDT            5
 254 #define SLOW_PD         0
 255 #define BOTH_CS_PD      1
 256
 257 #define ESDPDC_VAL_0    (       \
 258         (PRCT << 28) |          \
 259         (PRCT << 24) |          \
 260         (tCKE << 16) |          \
 261         (SLOW_PD << 7) |        \
 262         (BOTH_CS_PD << 6) |     \
 263         (tCKSRX << 3) |         \
 264         (tCKSRE << 0)           \
 265         )
 266
 267 #define ESDPDC_VAL_1    (ESDPDC_VAL_0 |         \
 268         (PWDT << 12) |                          \
 269         (PWDT << 8)                             \
 270         )
 271
 272 #define ROW_ADDR_BITS                   14
 273 #define COL_ADDR_BITS                   10
 274
 275 #define Rtt_Nom                         1 /* ODT: 0: off 1: RZQ/4 2: RZQ/2 3: RZQ/6 4: RZQ/12 5: RZQ/8 */
 276 #define Rtt_WR                          0 /* Dynamic ODT: 0: off 1: RZQ/4 2: RZQ/2 */
 277 #define DLL_DISABLE                     0
 278
 279         .iflt   tWR - 7
 280         .set    mr0_val, (((1 - DLL_DISABLE) << 8) /* DLL Reset */ |    \
 281                         (SLOW_PD << 12) /* PD exit: 0: fast 1: slow */ |\
 282                         ((tWR + 1 - 4) << 9) |                          \
 283                         ((((tCL + 3) - 4) & 0x7) << 4) |                \
 284                         ((((tCL + 3) - 4) & 0x8) >> 1))
 285         .else
 286         .set    mr0_val, ((1 << 8) /* DLL Reset */ |                    \
 287                         (SLOW_PD << 12) /* PD exit: 0: fast 1: slow */ |\
 288                         (((tWR + 1) / 2) << 9) |        \
 289                         ((((tCL + 3) - 4) & 0x7) << 4) | \
 290                         ((((tCL + 3) - 4) & 0x8) >> 1))
 291         .endif
 292
 293 #define mr1_val                         (                                       \
 294                                          ((Rtt_Nom & 1) << 2) |                 \
 295                                          (((Rtt_Nom >> 1) & 1) << 6) |          \
 296                                          (((Rtt_Nom >> 2) & 1) << 9) |          \
 297                                          (DLL_DISABLE << 0) |                   \
 298                                         0)
 299 #define mr2_val                         (                                       \
 300                                          (Rtt_WR << 9) /* dynamic ODT */ |      \
 301                                          (0 << 7) /* SRT: Ext. temp. (mutually exclusive with ASR!) */ | \
 302                                          (1 << 6) | /* ASR: Automatic Self Refresh */ \
 303                                          (((tCWL + 2) - 5) << 3) |              \
 304                                         0)
 305 #define mr3_val                         0
 306
 307 #define ESDSCR_MRS_VAL(cs, mr, val)     (((val) << 16) |                \
 308                                         (1 << 15) /* CON_REQ */ |       \
 309                                         0x80 |                          \
 310                                         (3 << 4) /* MRS command */ |    \
 311                                         ((cs) << 3) |                   \
 312                                         ((mr) << 0) |                   \
 313                                         0)
 314
 315 #define ESDCFG0_VAL     (       \
 316         (tRFC << 24) |          \
 317         (tXS << 16) |           \
 318         (tXP << 13) |           \
 319         (tXPDLL << 9) |         \
 320         (tFAW << 4) |           \
 321         (tCL << 0))             \
 322
 323 #define ESDCFG1_VAL     (       \
 324         (tRCD << 29) |          \
 325         (tRP << 26) |           \
 326         (tRC << 21) |           \
 327         (tRAS << 16) |          \
 328         (tRPA << 15) |          \
 329         (tWR << 9) |            \
 330         (tMRD << 5) |           \
 331         (tCWL << 0))            \
 332
 333 #define ESDCFG2_VAL     (       \
 334         (tDLLK << 16) |         \
 335         (tRTP << 6) |           \
 336         (tWTR << 3) |           \
 337         (tRRD << 0))
 338
 339 #define BURST_LEN               (SDRAM_BURST_LENGTH / 8) /* 0: 4 byte 1: 8 byte */
 340
 341 #define ESDCTL_VAL              (((ROW_ADDR_BITS - 11) << 24) |         \
 342                                 ((COL_ADDR_BITS - 9) << 20) |           \
 343                                 (BURST_LEN << 19) |                     \
 344                                 (1 << 16) | /* SDRAM bus width */       \
 345                                 ((-1) << (32 - BANK_ADDR_BITS)))
 346
 347 #define ESDMISC_VAL             ((ADDR_MIRROR << 19) |  \
 348                                 (WALAT << 16) |         \
 349                                 (BI_ON << 12) |         \
 350                                 (0x3 << 9) |            \
 351                                 (RALAT << 6) |          \
 352                                 (DDR_TYPE << 3))
 353
 354 #define ESDOR_VAL               ((tXPR << 16) | (tSDE_RST << 8) | (tRST_CKE << 0))
 355
 356 #define ESDOTC_VAL              ((tAOFPD << 27) |       \
 357                                 (tAONPD << 24) |        \
 358                                 (tANPD << 20) |         \
 359                                 (tAXPD << 16) |         \
 360                                 (tODTLon << 12) |       \
 361                                 (tODTLoff << 4))
 362
 363 fcb_start:
 364         b       _start
 365         .word   0x20424346      /* "FCB " marker */
 366         .word   0x01    /* FCB version number */
 367         .org    0x68
 368         .word   0x0     /* primary image starting page number */
 369         .word   0x0     /* secondary image starting page number */
 370         .org    0x78
 371         .word   0x0     /* DBBT start page (0 == NO DBBT) */
 372         .word   0       /* Bad block marker offset in main area (unused) */
 373         .org    0xac
 374         .word   0       /* BI Swap disabled */
 375         .word   0       /* Bad Block marker offset in spare area */
 376 fcb_end:
 377
 378         .org    0x400
 379 ivt_header:
 380         .word   CPU_2_BE_32((0xd1 << 24) | (32 << 8) | 0x40)
 381 app_start_addr:
 382         .long   _start
 383         .long   0x0
 384 dcd_ptr:
 385         .long   dcd_hdr
 386 boot_data_ptr:
 387         .word   boot_data
 388 self_ptr:
 389         .word   ivt_header
 390 app_code_csf:
 391         .word   0x0
 392         .word   0x0
 393 boot_data:
 394         .long   fcb_start
 395 image_len:
 396         .long   __uboot_img_end - fcb_start
 397 plugin:
 398         .word   0
 399 ivt_end:
 400 #define DCD_VERSION     0x40
 401
 402 dcd_hdr:
 403         MXC_DCD_START
 404         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 405
 406         MXC_DCD_ITEM(0x53fa8004, 0x00194005)    @ set LDO to 1.3V
 407
 408         /* disable all irrelevant clocks */
 409         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR0, 0xffcf0fff)
 410         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR1, 0x000fffcf)
 411         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR2, 0x033c0000)
 412         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR3, 0x000000ff)
 413         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR4, 0x00000000)
 414         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR5, 0x00fff033)
 415         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR6, 0x0f00030f)
 416         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR7, 0xfff00000)
 417         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CMEOR, 0x00000000)
 418
 419         MXC_DCD_ITEM(IOMUXC_BASE_ADDR + 0x340, 0x11)    /* GPIO_17 => RESET_OUT */
 420
 421         MXC_DCD_ITEM(0x63fd800c, 0x00000000)    /* M4IF: MUX NFC signals on WEIM */
 422 #if SDRAM_CLK > 333
 423         MXC_DCD_ITEM(0x53fd4014, 0x00888944)    /* CBCDR */
 424 #else
 425         MXC_DCD_ITEM(0x53fd4014, 0x00888644)    /* CBCDR */
 426 #endif
 427         MXC_DCD_ITEM(0x53fd4018, 0x00016154)    /* CBCMR */
 428
 429         MXC_DCD_ITEM(0x53fd401c, 0xa6a2a020)    /* CSCMR1 */
 430         MXC_DCD_ITEM(0x53fd4020, 0xb6b12f0a)    /* CSCMR2 */
 431         MXC_DCD_ITEM(0x53fd4024, 0x00080b18)    /* CSCDR1 */
 432
 433 #define DDR_SEL_VAL     0
 434 #define DSE_VAL         6
 435 #define ODT_VAL         2
 436
 437 #define DDR_SEL_SHIFT   25
 438 #define ODT_SHIFT       22
 439 #define DSE_SHIFT       19
 440 #define DDR_INPUT_SHIFT 9
 441 #define HYS_SHIFT       8
 442 #define PKE_SHIFT       7
 443 #define PUE_SHIFT       6
 444 #define PUS_SHIFT       4
 445
 446 #define DDR_SEL_MASK    (DDR_SEL_VAL << DDR_SEL_SHIFT)
 447 #define DSE_MASK        (DSE_VAL << DSE_SHIFT)
 448 #define ODT_MASK        (ODT_VAL << ODT_SHIFT)
 449
 450 #define DQM_VAL         DSE_MASK
 451 #define SDQS_VAL        (ODT_MASK | DSE_MASK | (1 << PUE_SHIFT))
 452 #define SDODT_VAL       (DSE_MASK | (0 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
 453 #define SDCLK_VAL       DSE_MASK
 454 #define SDCKE_VAL       ((1 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
 455
 456         MXC_DCD_ITEM(0x53fa8724, DDR_SEL_MASK) /* DDR_TYPE: DDR3 */
 457         MXC_DCD_ITEM(0x53fa86f4, 0 << DDR_INPUT_SHIFT) /* DDRMODE_CTL */
 458         MXC_DCD_ITEM(0x53fa8714, 0 << DDR_INPUT_SHIFT) /* GRP_DDRMODE */
 459         MXC_DCD_ITEM(0x53fa86fc, 1 << PKE_SHIFT) /* GRP_DDRPKE */
 460         MXC_DCD_ITEM(0x53fa8710, 0 << HYS_SHIFT) /* GRP_DDRHYS */
 461         MXC_DCD_ITEM(0x53fa8708, 1 << PUE_SHIFT) /* GRP_DDRPK */
 462
 463         MXC_DCD_ITEM(0x53fa8584, DQM_VAL) /* DQM0 */
 464         MXC_DCD_ITEM(0x53fa8594, DQM_VAL) /* DQM1 */
 465         MXC_DCD_ITEM(0x53fa8560, DQM_VAL) /* DQM2 */
 466         MXC_DCD_ITEM(0x53fa8554, DQM_VAL) /* DQM3 */
 467
 468         MXC_DCD_ITEM(0x53fa857c, SDQS_VAL) /* SDQS0 */
 469         MXC_DCD_ITEM(0x53fa8590, SDQS_VAL) /* SDQS1 */
 470         MXC_DCD_ITEM(0x53fa8568, SDQS_VAL) /* SDQS2 */
 471         MXC_DCD_ITEM(0x53fa8558, SDQS_VAL) /* SDQS3 */
 472
 473         MXC_DCD_ITEM(0x53fa8580, SDODT_VAL) /* SDODT0 */
 474         MXC_DCD_ITEM(0x53fa8578, SDCLK_VAL) /* SDCLK0 */
 475
 476         MXC_DCD_ITEM(0x53fa8564, SDODT_VAL) /* SDODT1 */
 477         MXC_DCD_ITEM(0x53fa8570, SDCLK_VAL) /* SDCLK1 */
 478
 479         MXC_DCD_ITEM(0x53fa858c, SDCKE_VAL) /* SDCKE0 */
 480         MXC_DCD_ITEM(0x53fa855c, SDCKE_VAL) /* SDCKE1 */
 481
 482         MXC_DCD_ITEM(0x53fa8574, DSE_MASK) /* DRAM_CAS */
 483         MXC_DCD_ITEM(0x53fa8588, DSE_MASK) /* DRAM_RAS */
 484
 485         MXC_DCD_ITEM(0x53fa86f0, DSE_MASK) /* GRP_ADDDS */
 486         MXC_DCD_ITEM(0x53fa8720, DSE_MASK) /* GRP_CTLDS */
 487         MXC_DCD_ITEM(0x53fa8718, DSE_MASK) /* GRP_B0DS */
 488         MXC_DCD_ITEM(0x53fa871c, DSE_MASK) /* GRP_B1DS */
 489         MXC_DCD_ITEM(0x53fa8728, DSE_MASK) /* GRP_B2DS */
 490         MXC_DCD_ITEM(0x53fa872c, DSE_MASK) /* GRP_B3DS */
 491
 492         /* calibration defaults */
 493         MXC_DCD_ITEM(0x63fd904c, 0x001f001f)
 494         MXC_DCD_ITEM(0x63fd9050, 0x001f001f)
 495         MXC_DCD_ITEM(0x63fd907c, 0x011e011e)
 496         MXC_DCD_ITEM(0x63fd9080, 0x011f0120)
 497         MXC_DCD_ITEM(0x63fd9088, 0x3a393d3b)
 498         MXC_DCD_ITEM(0x63fd9090, 0x3f3f3f3f)
 499
 500         MXC_DCD_ITEM(0x63fd9018, ESDMISC_VAL)
 501         MXC_DCD_ITEM(0x63fd9000, ESDCTL_VAL)
 502         MXC_DCD_ITEM(0x63fd900c, ESDCFG0_VAL)
 503         MXC_DCD_ITEM(0x63fd9010, ESDCFG1_VAL)
 504         MXC_DCD_ITEM(0x63fd9014, ESDCFG2_VAL)
 505
 506         MXC_DCD_ITEM(0x63fd902c, 0x000026d2)
 507         MXC_DCD_ITEM(0x63fd9030, ESDOR_VAL)
 508         MXC_DCD_ITEM(0x63fd9008, ESDOTC_VAL)
 509         MXC_DCD_ITEM(0x63fd9004, ESDPDC_VAL_0)
 510
 511         /* MR0..3 - CS0 */
 512         MXC_DCD_ITEM(0x63fd901c, 0x00008000) /* CON_REQ */
 513         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_SET, 0x63fd901c, 0x00004000)
 514         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 515
 516         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 2, mr2_val)) /* MRS: MR2 */
 517         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, mr3_val)) /* MRS: MR3 */
 518         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 1, mr1_val)) /* MRS: MR1 */
 519         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 0, mr0_val)) /* MRS: MR0 */
 520 #if BANK_ADDR_BITS > 1
 521         /* MR0..3 - CS1 */
 522         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(1, 2, 0x0000)) /* MRS: MR2 */
 523         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(1, 3, 0x0000)) /* MRS: MR3 */
 524         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(1, 1, 0x0040)) /* MRS: MR1 */
 525         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(1, 0, mr0_val)) /* MRS: MR0 */
 526 #endif
 527         MXC_DCD_ITEM(0x63fd9020, 3 << 14) /* disable refresh during calibration */
 528         MXC_DCD_ITEM(0x63fd9058, 0x00022222)
 529
 530         MXC_DCD_ITEM(0x63fd90d0, 0x00000003) /* select default compare pattern for calibration */
 531
 532         /* ZQ calibration */
 533         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 534         MXC_DCD_ITEM(0x63fd901c, 0x00008040) /* MRS: ZQ calibration */
 535         MXC_DCD_ITEM(0x63fd9040, 0x0539002b) /* Force ZQ calibration */
 536         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x63fd9040, 0x00010000)
 537         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 538
 539         /* DQS calibration */
 540         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 541         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, (1 << 2))) /* MRS: select MPR */
 542         MXC_DCD_ITEM(0x63fd907c, 0x90000000) /* reset RD fifo and start DQS calib. */
 543
 544         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x63fd907c, 0x90000000)
 545         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 546         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, 0)) /* MRS: select normal data path */
 547
 548         /* WR DL calibration */
 549         MXC_DCD_ITEM(0x63fd901c, 0x00008000)
 550         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 551         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, (1 << 2))) /* MRS: select MPR */
 552         MXC_DCD_ITEM(0x63fd90a4, 0x00000010)
 553
 554         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x63fd90a4, 0x00000010)
 555         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 556         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, 0)) /* MRS: select normal data path */
 557
 558         /* RD DL calibration */
 559         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 560         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, (1 << 2))) /* MRS: select MPR */
 561         MXC_DCD_ITEM(0x63fd90a0, 0x00000010)
 562
 563         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, 0x63fd90a0, 0x00000010)
 564         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
 565         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0, 3, 0)) /* MRS: select normal data path */
 566         MXC_DCD_ITEM(0x63fd9020, (3 << 11) | (0 << 14)) /* refresh interval: 4 cycles every 64kHz period */
 567         MXC_DCD_ITEM(0x63fd9004, ESDPDC_VAL_1)
 568
 569         /* DDR calibration done */
 570         MXC_DCD_ITEM(0x63fd901c, 0x00000000)
 571
 572         /* setup NFC pads */
 573         /* MUX_SEL */
 574         MXC_DCD_ITEM(0x53fa819c, 0x00000000)    @ EIM_DA0
 575         MXC_DCD_ITEM(0x53fa81a0, 0x00000000)    @ EIM_DA1
 576         MXC_DCD_ITEM(0x53fa81a4, 0x00000000)    @ EIM_DA2
 577         MXC_DCD_ITEM(0x53fa81a8, 0x00000000)    @ EIM_DA3
 578         MXC_DCD_ITEM(0x53fa81ac, 0x00000000)    @ EIM_DA4
 579         MXC_DCD_ITEM(0x53fa81b0, 0x00000000)    @ EIM_DA5
 580         MXC_DCD_ITEM(0x53fa81b4, 0x00000000)    @ EIM_DA6
 581         MXC_DCD_ITEM(0x53fa81b8, 0x00000000)    @ EIM_DA7
 582         MXC_DCD_ITEM(0x53fa81dc, 0x00000000)    @ WE_B
 583         MXC_DCD_ITEM(0x53fa81e0, 0x00000000)    @ RE_B
 584         MXC_DCD_ITEM(0x53fa8228, 0x00000000)    @ CLE
 585         MXC_DCD_ITEM(0x53fa822c, 0x00000000)    @ ALE
 586         MXC_DCD_ITEM(0x53fa8230, 0x00000000)    @ WP_B
 587         MXC_DCD_ITEM(0x53fa8234, 0x00000000)    @ RB0
 588         MXC_DCD_ITEM(0x53fa8238, 0x00000000)    @ CS0
 589         /* PAD_CTL */
 590         MXC_DCD_ITEM(0x53fa84ec, 0x000000e4)    @ EIM_DA0
 591         MXC_DCD_ITEM(0x53fa84f0, 0x000000e4)    @ EIM_DA1
 592         MXC_DCD_ITEM(0x53fa84f4, 0x000000e4)    @ EIM_DA2
 593         MXC_DCD_ITEM(0x53fa84f8, 0x000000e4)    @ EIM_DA3
 594         MXC_DCD_ITEM(0x53fa84fc, 0x000000e4)    @ EIM_DA4
 595         MXC_DCD_ITEM(0x53fa8500, 0x000000e4)    @ EIM_DA5
 596         MXC_DCD_ITEM(0x53fa8504, 0x000000e4)    @ EIM_DA6
 597         MXC_DCD_ITEM(0x53fa8508, 0x000000e4)    @ EIM_DA7
 598         MXC_DCD_ITEM(0x53fa852c, 0x00000004)    @ NANDF_WE_B
 599         MXC_DCD_ITEM(0x53fa8530, 0x00000004)    @ NANDF_RE_B
 600         MXC_DCD_ITEM(0x53fa85a0, 0x00000004)    @ NANDF_CLE_B
 601         MXC_DCD_ITEM(0x53fa85a4, 0x00000004)    @ NANDF_ALE_B
 602         MXC_DCD_ITEM(0x53fa85a8, 0x000000e4)    @ NANDF_WE_B
 603         MXC_DCD_ITEM(0x53fa85ac, 0x000000e4)    @ NANDF_RB0
 604         MXC_DCD_ITEM(0x53fa85b0, 0x00000004)    @ NANDF_CS0
 605         MXC_DCD_END