board/karo/tx53/lowlevel_init.S

   1 #include <config.h>
   2 #include <configs/tx53.h>
   3 #include <asm/arch/imx-regs.h>
   4
   5 #define DEBUG_LED_BIT           20
   6 #define LED_GPIO_BASE           GPIO2_BASE_ADDR
   7 #define LED_MUX_OFFSET          0x174
   8 #define LED_MUX_MODE            0x11
   9
  10 #define SDRAM_CLK               CONFIG_SYS_SDRAM_CLK
  11
  12 #ifdef PHYS_SDRAM_2_SIZE
  13 #define SDRAM_SIZE              (PHYS_SDRAM_1_SIZE + PHYS_SDRAM_2_SIZE)
  14 #else
  15 #define SDRAM_SIZE              PHYS_SDRAM_1_SIZE
  16 #endif
  17
  18 #define REG_ESDCTL0             0x00
  19 #define REG_ESDCFG0             0x04
  20 #define REG_ESDCTL1             0x08
  21 #define REG_ESDCFG1             0x0c
  22 #define REG_ESDMISC             0x10
  23 #define REG_ESDSCR              0x14
  24 #define REG_ESDGPR              0x34
  25
  26 #define REG_CCGR0               0x68
  27 #define REG_CCGR1               0x6c
  28 #define REG_CCGR2               0x70
  29 #define REG_CCGR3               0x74
  30 #define REG_CCGR4               0x78
  31 #define REG_CCGR5               0x7c
  32 #define REG_CCGR6               0x80
  33 #define REG_CCGR7               0x84
  34 #define REG_CMEOR               0x88
  35
  36 #define CPU_2_BE_32(l)                  \
  37         ((((l) << 24) & 0xFF000000) |   \
  38         (((l) << 8) & 0x00FF0000) |     \
  39         (((l) >> 8) & 0x0000FF00) |     \
  40         (((l) >> 24) & 0x000000FF))
  41
  42 #define MXC_DCD_ITEM(addr, val)         \
  43         .word   CPU_2_BE_32(addr), CPU_2_BE_32(val)
  44
  45 #define MXC_DCD_CMD_SZ_BYTE             1
  46 #define MXC_DCD_CMD_SZ_SHORT            2
  47 #define MXC_DCD_CMD_SZ_WORD             4
  48 #define MXC_DCD_CMD_FLAG_WRITE          0x0
  49 #define MXC_DCD_CMD_FLAG_CLR            0x1
  50 #define MXC_DCD_CMD_FLAG_SET            0x3
  51 #define MXC_DCD_CMD_FLAG_CHK_ANY        (1 << 0)
  52 #define MXC_DCD_CMD_FLAG_CHK_SET        (1 << 1)
  53 #define MXC_DCD_CMD_FLAG_CHK_CLR        (0 << 1)
  54
  55 #define MXC_DCD_CMD_WRT(type, flags, next)                                      \
  56         .word   CPU_2_BE_32((0xcc << 24) | (((next) - .) << 8) | ((flags) << 3) | (type))
  57
  58 #define MXC_DCD_CMD_CHK(type, flags, addr, mask)                                \
  59         .word   CPU_2_BE_32((0xcf << 24) | (12 << 8) | ((flags) << 3) | (type)),\
  60                 CPU_2_BE_32(addr), CPU_2_BE_32(mask)
  61
  62 #define MXC_DCD_CMD_CHK_CNT(type, flags, addr, mask, count)                     \
  63         .word   CPU_2_BE_32((0xcf << 24) | (16 << 8) | ((flags) << 3) | (type)),\
  64                 CPU_2_BE_32(addr), CPU_2_BE_32(mask), CPU_2_BE_32(count)
  65
  66 #define MXC_DCD_CMD_NOP()                                                       \
  67         .word   CPU_2_BE_32((0xc0 << 24) | (4 << 8))
  68
  69 #define CK_TO_NS(ck)    (((ck) * 1000 + SDRAM_CLK / 2) / SDRAM_CLK)
  70 #define NS_TO_CK(ns)    (((ns) * SDRAM_CLK + 999) / 1000)
  71
  72         .macro          CK_VAL, name, clks, offs, max
  73         .iflt           \clks - \offs
  74         .set            \name, 0
  75         .else
  76         .ifle           \clks - \offs - \max
  77         .set            \name, \clks - \offs
  78         .endif
  79         .endif
  80         .endm
  81
  82         .macro          NS_VAL, name, ns, offs, max
  83         .iflt           \ns - \offs
  84         .set            \name, 0
  85         .else
  86         CK_VAL          \name, NS_TO_CK(\ns), \offs, \max
  87         .endif
  88         .endm
  89
  90         .macro          CK_MAX, name, ck1, ck2, offs, max
  91         .ifgt           \ck1 - \ck2
  92         CK_VAL          \name, \ck1, \offs, \max
  93         .else
  94         CK_VAL          \name, \ck2, \offs, \max
  95         .endif
  96         .endm
  97
  98 #define ESDMISC_DDR_TYPE_DDR3           0
  99 #define ESDMISC_DDR_TYPE_LPDDR2         1
 100 #define ESDMISC_DDR_TYPE_DDR2           2
 101
 102 #define DIV_ROUND_UP(m,d)               (((m) + (d) - 1) / (d))
 103
 104 #define CKIL_FREQ_Hz                    32768
 105 #define ESDOR_CLK_PERIOD_ns             (1000000000 / CKIL_FREQ_Hz / 2) /* base clock for ESDOR values */
 106
 107 /* DDR3 SDRAM */
 108 #if SDRAM_SIZE > RAM_BANK0_SIZE
 109 #define BANK_ADDR_BITS                  2
 110 #else
 111 #define BANK_ADDR_BITS                  1
 112 #endif
 113 #define SDRAM_BURST_LENGTH              8
 114 #define RALAT                           5
 115 #define WALAT                           1
 116 #define ADDR_MIRROR                     0
 117 #define DDR_TYPE                        ESDMISC_DDR_TYPE_DDR3
 118
 119 /* 512/1024MiB SDRAM: NT5CB128M16P-CG */
 120 /* ESDCFG0 0x0c */
 121 NS_VAL  tRFC,   160, 1, 255             /* clks - 1 (0..255) */
 122 CK_MAX  tXS,    tRFC + 1 + NS_TO_CK(10), 5, 1, 255 /* clks - 1 (0..255) tRFC + 10 */
 123 CK_MAX  tXP,    3, NS_TO_CK(6), 1, 7    /* clks - 1 (0..7) */ /* max(6ns, 3*CK) */
 124 CK_MAX  tXPDLL, NS_TO_CK(24), 2, 1, 15  /* clks - 1 (0..15) */
 125 NS_VAL  tFAW,   45, 1, 31               /* clks - 1 (0..31) */
 126 CK_VAL  tCL,    9, 3, 8                 /* clks - 3 (0..8) CAS Latency */
 127
 128 /* ESDCFG1 0x10 */
 129 NS_VAL  tRCD,   14, 1, 7                /* clks - 1 (0..7) */
 130 NS_VAL  tRP,    14, 1, 7                /* clks - 1 (0..7) */
 131 NS_VAL  tRC,    50, 1, 31               /* clks - 1 (0..31) */
 132 NS_VAL  tRAS,   36, 1, 31               /* clks - 1 (0..31) */
 133 CK_VAL  tRPA,   0, 0, 1                 /* clks     (0..1) */
 134 NS_VAL  tWR,    15, 1, 15               /* clks - 1 (0..15) */
 135 CK_VAL  tMRD,   4, 1, 15                /* clks - 1 (0..15) */
 136 CK_VAL  tCWL,   5, 2, 6                 /* clks - 2 (0..6) */
 137
 138 /* ESDCFG2 0x14 */
 139 CK_VAL  tDLLK,  512, 1, 511             /* clks - 1 (0..511) */
 140 CK_MAX  tRTP,   4, NS_TO_CK(8), 1, 7    /* clks - 1 (0..7) */
 141 CK_MAX  tWTR,   4, NS_TO_CK(8), 1, 7    /* clks - 1 (0..7) */
 142 CK_MAX  tRRD,   4, NS_TO_CK(8), 1, 7    /* clks - 1 (0..7) */
 143
 144 /* ESDOR 0x30 */
 145 CK_MAX  tXPR,   NS_TO_CK(CK_TO_NS(tRFC + 1) + 10), 5, 1, 255 /* clks - 1 (0..255) max(tRFC + 10, 5CK) */
 146
 147 /* ESDOTC 0x08 */
 148 NS_VAL  tAOFPD, 9, 1, 7                 /* clks - 1 (0..7) */
 149 NS_VAL  tAONPD, 9, 1, 7                 /* clks - 1 (0..7) */
 150 CK_VAL  tANPD,  tCWL, 1, 15             /* clks - 1 (0..15) */
 151 CK_VAL  tAXPD,  tCWL, 1, 15             /* clks - 1 (0..15) */
 152 CK_VAL  tODTLon tCWL - 1, 1, 7          /* clks - 1 (0..7) */
 153 CK_VAL  tODTLoff tCWL - 1, 1, 31        /* clks - 1 (0..31) */
 154
 155 #define tSDE_RST                        (DIV_ROUND_UP(200000, ESDOR_CLK_PERIOD_ns) + 1)
 156
 157                                         /* Add an extra (or two?) ESDOR_CLK_PERIOD_ns according to
 158                                          * erroneous Erratum Engcm12377
 159                                          */
 160 #define tRST_CKE                        (DIV_ROUND_UP(500000 + 2 * ESDOR_CLK_PERIOD_ns, ESDOR_CLK_PERIOD_ns) + 1)
 161
 162 #define ROW_ADDR_BITS                   14
 163 #define COL_ADDR_BITS                   10
 164
 165         .iflt   tWR - 7
 166         .set    mrs_val, (0x8080 | \
 167                         (3 << 4) /* MRS command */ | \
 168                         ((1 << 8) /* DLL Reset */ | \
 169                         ((tWR + 1 - 4) << 9) | \
 170                         (((tCL + 3) - 4) << 4)) << 16)
 171         .else
 172         .set    mrs_val, (0x8080 | \
 173                         (3 << 4) /* MRS command */ | \
 174                         ((1 << 8) /* DLL Reset */ | \
 175                         (((tWR + 1) / 2) << 9) | \
 176                         (((tCL + 3) - 4) << 4)) << 16)
 177         .endif
 178 #define ESDSCR_MRS_VAL(cs)      (mrs_val | ((cs) << 3))
 179
 180 #define ESDCFG0_VAL     (               \
 181         (tRFC << 24) |                  \
 182         (tXS << 16) |                   \
 183         (tXP << 13) |                   \
 184         (tXPDLL << 9) |                 \
 185         (tFAW << 4) |                   \
 186         (tCL << 0))                     \
 187
 188 #define ESDCFG1_VAL     (               \
 189         (tRCD << 29) |                  \
 190         (tRP << 26) |                   \
 191         (tRC << 21) |                   \
 192         (tRAS << 16) |                  \
 193         (tRPA << 15) |                  \
 194         (tWR << 9) |                    \
 195         (tMRD << 5) |                   \
 196         (tCWL << 0))                    \
 197
 198 #define ESDCFG2_VAL     (               \
 199         (tDLLK << 16) |                 \
 200         (tRTP << 6) |                   \
 201         (tWTR << 3) |                   \
 202         (tRRD << 0))
 203
 204 #define BURST_LEN                       (SDRAM_BURST_LENGTH / 8) /* 0: 4 byte 1: 8 byte */
 205 #define ESDCTL_VAL                      (((ROW_ADDR_BITS - 11) << 24) | \
 206                                         ((COL_ADDR_BITS - 9) << 20) | \
 207                                         (BURST_LEN << 19) | \
 208                                         (1 << 16) | /* SDRAM bus width */ \
 209                                         ((-1) << (32 - BANK_ADDR_BITS)))
 210
 211 #define ESDMISC_VAL                     ((1 << 12) | \
 212                                         (0x3 << 9) | \
 213                                         (RALAT << 6) | \
 214                                         (WALAT << 16) | \
 215                                         (ADDR_MIRROR << 19) | \
 216                                         (DDR_TYPE << 3))
 217
 218 #define ESDOR_VAL               ((tXPR << 16) | (tSDE_RST << 8) | (tRST_CKE << 0))
 219
 220 #define ESDOTC_VAL              ((tAOFPD << 27) |       \
 221                                 (tAONPD << 24) |        \
 222                                 (tANPD << 20) |         \
 223                                 (tAXPD << 16) |         \
 224                                 (tODTLon << 12) |       \
 225                                 (tODTLoff << 4))
 226
 227 fcb_start:
 228         b       _start
 229         .word   0x20424346      /* "FCB " marker */
 230         .word   0x01    /* FCB version number */
 231         .org    0x68
 232         .word   0x0     /* primary image starting page number */
 233         .word   0x0     /* secondary image starting page number */
 234         .word   0x6b
 235         .word   0x6b
 236         .word   0x0     /* DBBT start page (0 == NO DBBT) */
 237         .word   0       /* Bad block marker offset in main area (unused) */
 238         .org    0xac
 239         .word   0       /* BI Swap disabled */
 240         .word   0       /* Bad Block marker offset in spare area */
 241 fcb_end:
 242
 243         .org    0x400
 244 ivt_header:
 245         .word   CPU_2_BE_32((0xd1 << 24) | (32 << 8) | 0x40)
 246 app_start_addr:
 247         .long   _start
 248         .long   0x0
 249 dcd_ptr:
 250         .long   dcd_hdr
 251 boot_data_ptr:
 252         .word   boot_data
 253 self_ptr:
 254         .word   ivt_header
 255 app_code_csf:
 256         .word   0x0
 257         .word   0x0
 258 boot_data:
 259         .long   fcb_start
 260 image_len:
 261         .long   CONFIG_U_BOOT_IMG_SIZE
 262 plugin:
 263         .word   0
 264 ivt_end:
 265 #define DCD_VERSION     0x40
 266
 267 dcd_hdr:
 268         .word   CPU_2_BE_32((0xd2 << 24) | ((dcd_end - .) << 8) | DCD_VERSION)
 269 dcd_start:
 270         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, zq_calib)
 271         /* disable all irrelevant clocks */
 272         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR0, 0xffcf0fff)
 273         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR1, 0x000fffc3)
 274         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR2, 0x033c0000)
 275         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR3, 0x000000ff)
 276         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR4, 0x00000000)
 277         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR5, 0x00fff033)
 278         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR6, 0x0f00030f)
 279         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CCGR7, 0xfff00000)
 280         MXC_DCD_ITEM(CCM_BASE_ADDR + REG_CMEOR, 0x00000000)
 281
 282         MXC_DCD_ITEM(IOMUXC_BASE_ADDR + 0x340, 0x11)    /* GPIO_17 => RESET_OUT */
 283
 284         MXC_DCD_ITEM(0x63fd800c, 0x00000000)    /* M4IF: MUX NFC signals on WEIM */
 285 #if SDRAM_CLK > 333
 286         MXC_DCD_ITEM(0x53fd4014, 0x00888944)    /* CBCDR */
 287 #else
 288         MXC_DCD_ITEM(0x53fd4014, 0x00888644)    /* CBCDR */
 289 #endif
 290         MXC_DCD_ITEM(0x53fd4018, 0x00016154)    /* CBCMR */
 291
 292         MXC_DCD_ITEM(0x53fd401c, 0xa6a2a020)    /* CSCMR1 */
 293         MXC_DCD_ITEM(0x53fd4020, 0xb6b12f0a)    /* CSCMR2 */
 294         MXC_DCD_ITEM(0x53fd4024, 0x00080b18)    /* CSCDR1 */
 295
 296 #define DDR_SEL_VAL     2
 297 #define DSE_VAL         5
 298 #define ODT_VAL         2
 299
 300 #define DDR_SEL_SHIFT   25
 301 #define ODT_SHIFT       22
 302 #define DSE_SHIFT       19
 303 #define DDR_INPUT_SHIFT 9
 304 #define HYS_SHIFT       8
 305 #define PKE_SHIFT       7
 306 #define PUE_SHIFT       6
 307 #define PUS_SHIFT       4
 308
 309 #define DDR_SEL_MASK    (DDR_SEL_VAL << DDR_SEL_SHIFT)
 310 #define DSE_MASK        (DSE_VAL << DSE_SHIFT)
 311 #define ODT_MASK        (ODT_VAL << ODT_SHIFT)
 312
 313 #define DQM_VAL         DSE_MASK
 314 #define SDQS_VAL        (ODT_MASK | DSE_MASK | (1 << PUE_SHIFT))
 315 #define SDODT_VAL       (DSE_MASK | (0 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
 316 #define SDCLK_VAL       DSE_MASK
 317 #define SDCKE_VAL       ((1 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
 318
 319         MXC_DCD_ITEM(0x53fa8724, DDR_SEL_MASK) /* DDR_TYPE: DDR3 */
 320         MXC_DCD_ITEM(0x53fa86f4, 0 << DDR_INPUT_SHIFT) /* DDRMODE_CTL */
 321         MXC_DCD_ITEM(0x53fa8714, 0 << DDR_INPUT_SHIFT) /* GRP_DDRMODE */
 322         MXC_DCD_ITEM(0x53fa86fc, 1 << PKE_SHIFT) /* GRP_DDRPKE */
 323         MXC_DCD_ITEM(0x53fa8710, 0 << HYS_SHIFT) /* GRP_DDRHYS */
 324         MXC_DCD_ITEM(0x53fa8708, 1 << PUE_SHIFT) /* GRP_DDRPK */
 325
 326         MXC_DCD_ITEM(0x53fa8584, DQM_VAL) /* DQM0 */
 327         MXC_DCD_ITEM(0x53fa8594, DQM_VAL) /* DQM1 */
 328         MXC_DCD_ITEM(0x53fa8560, DQM_VAL) /* DQM2 */
 329         MXC_DCD_ITEM(0x53fa8554, DQM_VAL) /* DQM3 */
 330
 331         MXC_DCD_ITEM(0x53fa857c, SDQS_VAL) /* SDQS0 */
 332         MXC_DCD_ITEM(0x53fa8590, SDQS_VAL) /* SDQS1 */
 333         MXC_DCD_ITEM(0x53fa8568, SDQS_VAL) /* SDQS2 */
 334         MXC_DCD_ITEM(0x53fa8558, SDQS_VAL) /* SDQS3 */
 335
 336         MXC_DCD_ITEM(0x53fa8580, SDODT_VAL) /* SDODT0 */
 337         MXC_DCD_ITEM(0x53fa8578, SDCLK_VAL) /* SDCLK0 */
 338
 339         MXC_DCD_ITEM(0x53fa8564, SDODT_VAL) /* SDODT1 */
 340         MXC_DCD_ITEM(0x53fa8570, SDCLK_VAL) /* SDCLK1 */
 341
 342         MXC_DCD_ITEM(0x53fa858c, SDCKE_VAL) /* SDCKE0 */
 343         MXC_DCD_ITEM(0x53fa855c, SDCKE_VAL) /* SDCKE1 */
 344
 345         MXC_DCD_ITEM(0x53fa8574, DSE_MASK) /* DRAM_CAS */
 346         MXC_DCD_ITEM(0x53fa8588, DSE_MASK) /* DRAM_RAS */
 347
 348         MXC_DCD_ITEM(0x53fa86f0, DSE_MASK) /* GRP_ADDDS */
 349         MXC_DCD_ITEM(0x53fa8720, DSE_MASK) /* GRP_CTLDS */
 350         MXC_DCD_ITEM(0x53fa8718, DSE_MASK) /* GRP_B0DS */
 351         MXC_DCD_ITEM(0x53fa871c, DSE_MASK) /* GRP_B1DS */
 352         MXC_DCD_ITEM(0x53fa8728, DSE_MASK) /* GRP_B2DS */
 353         MXC_DCD_ITEM(0x53fa872c, DSE_MASK) /* GRP_B3DS */
 354
 355         /* calibration defaults */
 356         MXC_DCD_ITEM(0x63fd904c, 0x001f001f)
 357         MXC_DCD_ITEM(0x63fd9050, 0x001f001f)
 358         MXC_DCD_ITEM(0x63fd907c, 0x011e011e)
 359         MXC_DCD_ITEM(0x63fd9080, 0x011f0120)
 360         MXC_DCD_ITEM(0x63fd9088, 0x3a393d3b)
 361         MXC_DCD_ITEM(0x63fd9090, 0x3f3f3f3f)
 362
 363         MXC_DCD_ITEM(0x63fd9018, ESDMISC_VAL)
 364         MXC_DCD_ITEM(0x63fd9000, ESDCTL_VAL)
 365         MXC_DCD_ITEM(0x63fd900c, ESDCFG0_VAL)
 366         MXC_DCD_ITEM(0x63fd9010, ESDCFG1_VAL)
 367         MXC_DCD_ITEM(0x63fd9014, ESDCFG2_VAL)
 368
 369         MXC_DCD_ITEM(0x63fd902c, 0x000026d2)
 370         MXC_DCD_ITEM(0x63fd9030, ESDOR_VAL)
 371         MXC_DCD_ITEM(0x63fd9008, ESDOTC_VAL)
 372         MXC_DCD_ITEM(0x63fd9004, 0x00030012)
 373
 374         /* MR0 - CS0 */
 375         MXC_DCD_ITEM(0x63fd901c, 0x00008032) /* MRS: MR2 */
 376         MXC_DCD_ITEM(0x63fd901c, 0x00008033) /* MRS: MR3 */
 377         MXC_DCD_ITEM(0x63fd901c, 0x00408031) /* MRS: MR1 */
 378         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(0)) /* MRS: MR0 */
 379         /* MR0 - CS1 */
 380 #if BANK_ADDR_BITS > 1
 381         MXC_DCD_ITEM(0x63fd901c, 0x0000803a) /* MRS: MR2 */
 382         MXC_DCD_ITEM(0x63fd901c, 0x0000803b) /* MRS: MR3 */
 383         MXC_DCD_ITEM(0x63fd901c, 0x00408039) /* MRS: MR1 */
 384         MXC_DCD_ITEM(0x63fd901c, ESDSCR_MRS_VAL(1)) /* MRS: MR0 */
 385 #endif
 386         MXC_DCD_ITEM(0x63fd9020, 0x00005800) /* refresh interval */
 387         MXC_DCD_ITEM(0x63fd9058, 0x00011112)
 388
 389         MXC_DCD_ITEM(0x63fd90d0, 0x00000003) /* select default compare pattern for calibration */
 390
 391         /* ZQ calibration */
 392         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 393         MXC_DCD_ITEM(0x63fd901c, 0x00008040) /* MRS: ZQ calibration */
 394         MXC_DCD_ITEM(0x63fd9040, 0x0539002b) /* Force ZQ calibration */
 395 zq_calib:
 396         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, 0, 0x63fd9040, 0x00010000)
 397         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, wl_calib)
 398
 399         /* Write Leveling */
 400         MXC_DCD_ITEM(0x63fd901c, 0x00048033) /* MRS: select MPR */
 401         MXC_DCD_ITEM(0x63fd901c, 0x00848231) /* MRS: start write leveling */
 402         MXC_DCD_ITEM(0x63fd901c, 0x00000000)
 403         MXC_DCD_ITEM(0x63fd9048, 0x00000001)
 404 wl_calib:
 405         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, 0, 0x63fd9048, 0x00000001)
 406         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, dqs_calib)
 407         MXC_DCD_ITEM(0x63fd901c, 0x00048031) /* MRS: end write leveling */
 408         MXC_DCD_ITEM(0x63fd901c, 0x00008033) /* MRS: select normal data path */
 409
 410         /* DQS calibration */
 411         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 412         MXC_DCD_ITEM(0x63fd901c, 0x00048033) /* MRS: select MPR */
 413         MXC_DCD_ITEM(0x63fd907c, 0x90000000) /* reset RD fifo and start DQS calib. */
 414 dqs_calib:
 415         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, 0, 0x63fd907c, 0x90000000)
 416         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, wr_dl_calib)
 417         MXC_DCD_ITEM(0x63fd901c, 0x00008033) /* MRS: select normal data path */
 418
 419         /* WR DL calibration */
 420         MXC_DCD_ITEM(0x63fd901c, 0x00000000)
 421         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 422         MXC_DCD_ITEM(0x63fd901c, 0x00048033) /* MRS: select MPR */
 423         MXC_DCD_ITEM(0x63fd90a4, 0x00000010)
 424 wr_dl_calib: /* 6c4 */
 425         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, 0, 0x63fd90a4, 0x00000010)
 426         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, rd_dl_calib)
 427         MXC_DCD_ITEM(0x63fd901c, 0x00008033) /* MRS: select normal data path */
 428
 429         /* RD DL calibration */
 430         MXC_DCD_ITEM(0x63fd901c, 0x04008010) /* precharge all */
 431         MXC_DCD_ITEM(0x63fd901c, 0x00048033) /* MRS: select MPR */
 432         MXC_DCD_ITEM(0x63fd90a0, 0x00000010)
 433 rd_dl_calib: /* 70c */
 434         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, 0, 0x63fd90a0, 0x00000010)
 435         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE, dcd_end)
 436         MXC_DCD_ITEM(0x63fd901c, 0x00008033) /* MRS: select normal data path */
 437
 438         MXC_DCD_ITEM(0x63fd901c, 0x00000000)
 439
 440         MXC_DCD_ITEM(0x53fa8004, 0x00194005)    @ set LDO to 1.3V
 441
 442         /* setup NFC pads */
 443         /* MUX_SEL */
 444         MXC_DCD_ITEM(0x53fa819c, 0x00000000)    @ EIM_DA0
 445         MXC_DCD_ITEM(0x53fa81a0, 0x00000000)    @ EIM_DA1
 446         MXC_DCD_ITEM(0x53fa81a4, 0x00000000)    @ EIM_DA2
 447         MXC_DCD_ITEM(0x53fa81a8, 0x00000000)    @ EIM_DA3
 448         MXC_DCD_ITEM(0x53fa81ac, 0x00000000)    @ EIM_DA4
 449         MXC_DCD_ITEM(0x53fa81b0, 0x00000000)    @ EIM_DA5
 450         MXC_DCD_ITEM(0x53fa81b4, 0x00000000)    @ EIM_DA6
 451         MXC_DCD_ITEM(0x53fa81b8, 0x00000000)    @ EIM_DA7
 452         MXC_DCD_ITEM(0x53fa81dc, 0x00000000)    @ WE_B
 453         MXC_DCD_ITEM(0x53fa81e0, 0x00000000)    @ RE_B
 454         MXC_DCD_ITEM(0x53fa8228, 0x00000000)    @ CLE
 455         MXC_DCD_ITEM(0x53fa822c, 0x00000000)    @ ALE
 456         MXC_DCD_ITEM(0x53fa8230, 0x00000000)    @ WP_B
 457         MXC_DCD_ITEM(0x53fa8234, 0x00000000)    @ RB0
 458         MXC_DCD_ITEM(0x53fa8238, 0x00000000)    @ CS0
 459         /* PAD_CTL */
 460         MXC_DCD_ITEM(0x53fa84ec, 0x000000e4)    @ EIM_DA0
 461         MXC_DCD_ITEM(0x53fa84f0, 0x000000e4)    @ EIM_DA1
 462         MXC_DCD_ITEM(0x53fa84f4, 0x000000e4)    @ EIM_DA2
 463         MXC_DCD_ITEM(0x53fa84f8, 0x000000e4)    @ EIM_DA3
 464         MXC_DCD_ITEM(0x53fa84fc, 0x000000e4)    @ EIM_DA4
 465         MXC_DCD_ITEM(0x53fa8500, 0x000000e4)    @ EIM_DA5
 466         MXC_DCD_ITEM(0x53fa8504, 0x000000e4)    @ EIM_DA6
 467         MXC_DCD_ITEM(0x53fa8508, 0x000000e4)    @ EIM_DA7
 468         MXC_DCD_ITEM(0x53fa852c, 0x00000004)    @ NANDF_WE_B
 469         MXC_DCD_ITEM(0x53fa8530, 0x00000004)    @ NANDF_RE_B
 470         MXC_DCD_ITEM(0x53fa85a0, 0x00000004)    @ NANDF_CLE_B
 471         MXC_DCD_ITEM(0x53fa85a4, 0x00000004)    @ NANDF_ALE_B
 472         MXC_DCD_ITEM(0x53fa85a8, 0x000000e4)    @ NANDF_WE_B
 473         MXC_DCD_ITEM(0x53fa85ac, 0x000000e4)    @ NANDF_RB0
 474         MXC_DCD_ITEM(0x53fa85b0, 0x00000004)    @ NANDF_CS0
 475 dcd_end:
 476         .ifgt   dcd_end - dcd_start - 1768
 477         DCD too large!
 478         .endif