karo: tx6: disable gpmi clk before changing podf and clk_sel
[karo-tx-uboot.git] / board / karo / tx6 / tx6ul_ll_init.S
1 #include <config.h>
2 #include <asm-offsets.h>
3 #include <configs/tx6.h>
4 #include <linux/linkage.h>
5 #include <asm/arch/imx-regs.h>
6 #include <generated/asm-offsets.h>
7
8 #ifndef CCM_CCR
9 #error asm-offsets not included
10 #endif
11
12 #define DEBUG_LED_BIT           20
13 #define LED_GPIO_BASE           GPIO2_BASE_ADDR
14 #define LED_MUX_OFFSET          0x0ec
15 #define LED_MUX_MODE            0x15
16
17 #define SDRAM_CLK               CONFIG_SYS_SDRAM_CLK
18
19 #ifdef PHYS_SDRAM_2_SIZE
20 #define SDRAM_SIZE              (PHYS_SDRAM_1_SIZE + PHYS_SDRAM_2_SIZE)
21 #else
22 #define SDRAM_SIZE              PHYS_SDRAM_1_SIZE
23 #endif
24
25 #define CCGR(m)                 (3 << ((m) * 2))
26
27 #define CPU_2_BE_32(l)                  \
28         ((((l) << 24) & 0xFF000000) |   \
29         (((l) << 8) & 0x00FF0000) |     \
30         (((l) >> 8) & 0x0000FF00) |     \
31         (((l) >> 24) & 0x000000FF))
32
33 #define CHECK_DCD_ADDR(a)       (                                       \
34         ((a) >= 0x020E0000 && (a) <= 0x020E3FFF) /* IOMUXC */ ||        \
35         ((a) >= 0x020E4000 && (a) <= 0x020E7FFF) /* IOMUXC GPR */ ||    \
36         ((a) >= 0x020C4000 && (a) <= 0x020C7FFF) /* CCM */ ||           \
37         ((a) >= 0x020C8000 && (a) <= 0x020C8FFF) /* ANALOG */ ||        \
38         ((a) >= 0x021B0000 && (a) <= 0x021B3FFF) /* MMDC */ ||          \
39         ((a) >= 0x00907000 && (a) <= 0x00937FF0) /* OCRAM */ ||         \
40         ((a) >= 0x021B8000 && (a) <= 0x021BBFFF) /* EIM registers */ || \
41         ((a) >= 0x80000000 && (a) <= 0xFFFF7FFF) /* SDRAM */ ||         \
42         ((a) >= 0x020D0000 && (a) <= 0x020D3FFF) /* EPIT */)
43
44         .macro  mxc_dcd_item    addr, val
45         .ifne   CHECK_DCD_ADDR(\addr)
46         .word   CPU_2_BE_32(\addr), CPU_2_BE_32(\val)
47         .else
48         .error  "Address \addr not accessible from DCD"
49         .endif
50         .endm
51
52 #define MXC_DCD_ITEM(addr, val)         mxc_dcd_item    (addr), (val)
53
54 #define MXC_DCD_CMD_SZ_BYTE             1
55 #define MXC_DCD_CMD_SZ_SHORT            2
56 #define MXC_DCD_CMD_SZ_WORD             4
57 #define MXC_DCD_CMD_FLAG_WRITE          0x0
58 #define MXC_DCD_CMD_FLAG_CLR            0x1
59 #define MXC_DCD_CMD_FLAG_SET            0x3
60 #define MXC_DCD_CMD_FLAG_CHK_CLR        ((0 << 0) | (0 << 1))
61 #define MXC_DCD_CMD_FLAG_CHK_SET        ((0 << 0) | (1 << 1))
62 #define MXC_DCD_CMD_FLAG_CHK_ANY_CLR    ((1 << 0) | (0 << 1))
63 #define MXC_DCD_CMD_FLAG_CHK_ANY_SET    ((1 << 0) | (1 << 1))
64
65 #define MXC_DCD_START                                                   \
66         .word   CPU_2_BE_32((0xd2 << 24) | ((dcd_end - .) << 8) | DCD_VERSION) ; \
67 dcd_start:
68
69         .macro  MXC_DCD_END
70 1:
71         .ifgt   . - dcd_start - 1768
72         .error  "DCD too large!"
73         .endif
74 dcd_end:
75         .section ".pad"
76         .section ".text"
77         .endm
78
79 #define MXC_DCD_CMD_WRT(type, flags)                                    \
80 1:      .word   CPU_2_BE_32((0xcc << 24) | ((1f - .) << 8) | ((flags) << 3) | (type))
81
82 #define MXC_DCD_CMD_CHK(type, flags, addr, mask)                        \
83 1:      .word   CPU_2_BE_32((0xcf << 24) | (12 << 8) | ((flags) << 3) | (type)), \
84                 CPU_2_BE_32(addr), CPU_2_BE_32(mask)
85
86 #define MXC_DCD_CMD_CHK_CNT(type, flags, addr, mask, count)             \
87 1:      .word   CPU_2_BE_32((0xcf << 24) | (16 << 8) | ((flags) << 3) | (type)), \
88                 CPU_2_BE_32(addr), CPU_2_BE_32(mask), CPU_2_BE_32(count)
89
90 #define MXC_DCD_CMD_NOP()                               \
91 1:      .word   CPU_2_BE_32((0xc0 << 24) | (4 << 8))
92
93
94 #define CK_TO_NS(ck)    (((ck) * 1000 + SDRAM_CLK / 2) / SDRAM_CLK)
95 #define NS_TO_CK(ns)    (((ns) * SDRAM_CLK + 999) / 1000)
96 #define NS_TO_CK10(ns)  DIV_ROUND_UP(NS_TO_CK(ns), 10)
97 #define PS_TO_CK(ps)    DIV_ROUND_UP(NS_TO_CK(ps), 1000)
98
99         .macro          CK_VAL, name, clks, offs, max
100         .iflt           \clks - \offs
101         .set            \name, 0
102         .else
103         .ifle           \clks - \offs - \max
104         .set            \name, \clks - \offs
105         .else
106         .error          "Value \clks out of range for parameter \name"
107         .endif
108         .endif
109         .endm
110
111         .macro          NS_VAL, name, ns, offs, max
112         .iflt           \ns - \offs
113         .set            \name, 0
114         .else
115         CK_VAL          \name, NS_TO_CK(\ns), \offs, \max
116         .endif
117         .endm
118
119         .macro          CK_MAX, name, ck1, ck2, offs, max
120         .ifgt           \ck1 - \ck2
121         CK_VAL          \name, \ck1, \offs, \max
122         .else
123         CK_VAL          \name, \ck2, \offs, \max
124         .endif
125         .endm
126
127 #define MDMISC_DDR_TYPE_DDR3            0
128 #define MDMISC_DDR_TYPE_LPDDR2          1
129 #define MDMISC_DDR_TYPE_DDR2            2
130
131 #define DIV_ROUND_UP(m,d)               (((m) + (d) - 1) / (d))
132
133 #define MDOR_CLK_PERIOD_ns              15258   /* base clock for MDOR values */
134
135 /* DDR3 SDRAM */
136 #if SDRAM_SIZE > PHYS_SDRAM_1_SIZE
137 #define BANK_ADDR_BITS                  2
138 #else
139 #define BANK_ADDR_BITS                  1
140 #endif
141 #define SDRAM_BURST_LENGTH              8
142 #define RALAT                           5
143 #define WALAT                           1
144 #define BI_ON                           1
145 #define ADDR_MIRROR                     0
146 #define DDR_TYPE                        MDMISC_DDR_TYPE_DDR3
147
148 /* 512/1024MiB SDRAM: NT5CB128M16FP-DII or MT41K128M16JT-125 */
149 #if SDRAM_CLK > 666 && SDRAM_CLK <= 800
150 #define CL_VAL  11
151 #define CWL_VAL 8
152 #elif SDRAM_CLK > 533 && SDRAM_CLK <= 666
153 #define CL_VAL  9 // or 10
154 #define CWL_VAL 7
155 #elif SDRAM_CLK > 400 && SDRAM_CLK <= 533
156 #define CL_VAL  7 // or 8
157 #define CWL_VAL 6
158 #elif SDRAM_CLK > 333 && SDRAM_CLK <= 400
159 #define CL_VAL  6
160 #define CWL_VAL 5
161 #elif SDRAM_CLK >= 303 && SDRAM_CLK <= 333
162 #define CL_VAL  5
163 #define CWL_VAL 5
164 #else
165 #error SDRAM clock out of range: 303 .. 800
166 #endif
167
168 /* MDCFG0 0x0c */
169 NS_VAL  tRFC,   160, 1, 255             /* clks - 1 (0..255) */
170 CK_MAX  tXS,    NS_TO_CK(CK_TO_NS(tRFC + 1) + 10), 5, 1, 255 /* clks - 1 (0..255) tRFC + 10 */
171 CK_MAX  tXP,    NS_TO_CK10(75), 3, 1, 7 /* clks - 1 (0..7) */ /* max(3tCK, 7.5ns) (MT41K128M16JT: 6ns) */
172 CK_MAX  tXPDLL, NS_TO_CK(24), 10, 1, 15 /* clks - 1 (0..15) */
173 NS_VAL  tFAW,   50, 1, 31               /* clks - 1 (0..31) (MT41K128M16JT: 30ns) */
174 CK_VAL  tCL,    CL_VAL, 3, 8            /* clks - 3 (0..8) CAS Latency */
175
176 /* MDCFG1 0x10 */
177 CK_VAL  tRCD,   PS_TO_CK(13750), 1, 7   /* clks - 1 (0..7) */ /* 13.75 (NT5CB128M16FP: 12.5ns) */
178 CK_VAL  tRP,    PS_TO_CK(13750), 1, 7   /* clks - 1 (0..7) */ /* 13.75 (NT5CB128M16FP: 12.5ns) */
179 NS_VAL  tRC,    50, 1, 31               /* clks - 1 (0..31) (MT41K128M16JT: 49ns) */
180 CK_VAL  tRAS,   NS_TO_CK10(375), 1, 31  /* clks - 1 (0..31) (MT41K128M16JT: 3.5ns) */
181 CK_VAL  tRPA,   1, 0, 1                 /* clks     (0..1) */
182 NS_VAL  tWR,    15, 1, 15               /* clks - 1 (0..15) */
183 CK_VAL  tMRD,   4, 1, 15                /* clks - 1 (0..15) */
184 CK_VAL  tCWL,   CWL_VAL, 2, 6           /* clks - 2 (0..6) */
185
186 /* MDCFG2 0x14 */
187 CK_VAL  tDLLK,  512, 1, 511             /* clks - 1 (0..511) */ /* (Jedec Standard) */
188 CK_MAX  tRTP,   NS_TO_CK10(75), 4, 1, 7 /* clks - 1 (0..7) */ /* max(4tCK, 7.5ns) */
189 CK_MAX  tWTR,   NS_TO_CK10(75), 4, 1, 7 /* clks - 1 (0..7) */ /* max(4tCK, 7.5ns) */
190 CK_MAX  tRRD,   NS_TO_CK(10), 4, 1, 7   /* clks - 1 (0..7) (MT41K128M16JT: 6ns) */
191
192 /* MDOR 0x30 */
193 CK_MAX  tXPR,   NS_TO_CK(CK_TO_NS(tRFC + 1) + 10), 5, 1, 255 /* clks - 1 (0..255) max(tRFC + 10, 5CK) */
194 #define tSDE_RST (DIV_ROUND_UP(200000, MDOR_CLK_PERIOD_ns) + 2)
195 #define tRST_CKE (DIV_ROUND_UP(500000, MDOR_CLK_PERIOD_ns) + 2)
196
197 /* MDOTC 0x08 */
198 CK_VAL  tAOFPD, NS_TO_CK10(85), 1, 7    /* clks - 1 (0..7) */ /* 2ns .. 8.5ns */
199 CK_VAL  tAONPD, NS_TO_CK10(85), 1, 7    /* clks - 1 (0..7) */ /* 2ns .. 8.5ns */
200 CK_VAL  tANPD,  tCWL + 1, 1, 15         /* clks - 1 (0..15) */
201 CK_VAL  tAXPD,  tCWL + 1, 1, 15         /* clks - 1 (0..15) */
202 CK_VAL  tODTLon tCWL, 0, 7              /* clks - 1 (0..7) */ /* CWL+AL-2 */
203 CK_VAL  tODTLoff tCWL, 0, 31            /* clks - 1 (0..31) */ /* CWL+AL-2 */
204
205 /* MDPDC 0x04 */
206 CK_MAX  tCKE,   NS_TO_CK(5), 3, 1, 7
207 CK_MAX  tCKSRX, NS_TO_CK(10), 5, 0, 7
208 CK_MAX  tCKSRE, NS_TO_CK(10), 5, 0, 7
209
210 #define PRCT            0
211 #define PWDT            5
212 #define SLOW_PD         0
213 #define BOTH_CS_PD      1
214
215 #define MDPDC_VAL_0     (       \
216         (PRCT << 28) |          \
217         (PRCT << 24) |          \
218         (tCKE << 16) |          \
219         (SLOW_PD << 7) |        \
220         (BOTH_CS_PD << 6) |     \
221         (tCKSRX << 3) |         \
222         (tCKSRE << 0)           \
223         )
224
225 #define MDPDC_VAL_1     (MDPDC_VAL_0 |          \
226         (PWDT << 12) |                          \
227         (PWDT << 8)                             \
228         )
229
230 #define ROW_ADDR_BITS                   14
231 #define COL_ADDR_BITS                   10
232
233 #define Rtt_Nom                         1 /* ODT: 0: off 1: RZQ/4 2: RZQ/2 3: RZQ/6 4: RZQ/12 5: RZQ/8 */
234 #define Rtt_WR                          0 /* Dynamic ODT: 0: off 1: RZQ/4 2: RZQ/2 */
235 #define DLL_DISABLE                     0
236
237         .iflt   tWR - 7
238         .set    mr0_val, (((1 - DLL_DISABLE) << 8) /* DLL Reset */ |    \
239                         (SLOW_PD << 12) /* PD exit: 0: fast 1: slow */ |\
240                         ((tWR + 1 - 4) << 9) |                          \
241                         ((((tCL + 3) - 4) & 0x7) << 4) |                \
242                         ((((tCL + 3) - 4) & 0x8) >> 1))
243         .else
244         .set    mr0_val, ((1 << 8) /* DLL Reset */ |                    \
245                         (SLOW_PD << 12) /* PD exit: 0: fast 1: slow */ |\
246                         (((tWR + 1) / 2) << 9) |        \
247                         ((((tCL + 3) - 4) & 0x7) << 4) | \
248                         ((((tCL + 3) - 4) & 0x8) >> 1))
249         .endif
250
251 #define mr1_val                         (                                       \
252                                          ((Rtt_Nom & 1) << 2) |                 \
253                                          (((Rtt_Nom >> 1) & 1) << 6) |          \
254                                          (((Rtt_Nom >> 2) & 1) << 9) |          \
255                                          (DLL_DISABLE << 0) |                   \
256                                         0)
257 #define mr2_val                         (                                       \
258                                          (Rtt_WR << 9) /* dynamic ODT */ |      \
259                                          (0 << 7) /* SRT: Ext. temp. (mutually exclusive with ASR!) */ | \
260                                          (1 << 6) | /* ASR: Automatic Self Refresh */ \
261                                          (((tCWL + 2) - 5) << 3) |              \
262                                         0)
263 #define mr3_val                         0
264
265 #define MDSCR_MRS_VAL(cs, mr, val)      (((val) << 16) |                \
266                                         (1 << 15) /* CON_REQ */ |       \
267                                         (3 << 4) /* MRS command */ |    \
268                                         ((cs) << 3) |                   \
269                                         ((mr) << 0) |                   \
270                                         0)
271
272 #define MDCFG0_VAL      (       \
273         (tRFC << 24) |          \
274         (tXS << 16) |           \
275         (tXP << 13) |           \
276         (tXPDLL << 9) |         \
277         (tFAW << 4) |           \
278         (tCL << 0))             \
279
280 #define MDCFG1_VAL      (       \
281         (tRCD << 29) |          \
282         (tRP << 26) |           \
283         (tRC << 21) |           \
284         (tRAS << 16) |          \
285         (tRPA << 15) |          \
286         (tWR << 9) |            \
287         (tMRD << 5) |           \
288         (tCWL << 0))            \
289
290 #define MDCFG2_VAL      (       \
291         (tDLLK << 16) |         \
292         (tRTP << 6) |           \
293         (tWTR << 3) |           \
294         (tRRD << 0))
295
296 #define BURST_LEN               (SDRAM_BURST_LENGTH / 8) /* 0: 4 byte 1: 8 byte */
297
298 #define MDCTL_VAL               (((ROW_ADDR_BITS - 11) << 24) |         \
299                                 ((COL_ADDR_BITS - 9) << 20) |           \
300                                 (BURST_LEN << 19) |                     \
301                                 ((CONFIG_SYS_SDRAM_BUS_WIDTH / 32) << 16) | \
302                                 ((-1) << (32 - BANK_ADDR_BITS)))
303
304 #define MDMISC_WALAT(n)         (((n) & 3) << 16)
305 #define MDMISC_RALAT(n)         (((n) & 7) << 6)
306
307 #define CK1_GATING              (2 - BANK_ADDR_BITS)
308
309 #define MDMISC_VAL              ((CK1_GATING << 21) |   \
310                                 (ADDR_MIRROR << 19) |   \
311                                 MDMISC_WALAT(WALAT) |   \
312                                 (BI_ON << 12) |         \
313                                 (0x3 << 9) |            \
314                                 MDMISC_RALAT(RALAT) |   \
315                                 (DDR_TYPE << 3))
316
317 #define MDOR_VAL                ((tXPR << 16) | (tSDE_RST << 8) | (tRST_CKE << 0))
318
319 #define MDOTC_VAL               ((tAOFPD << 27) |       \
320                                 (tAONPD << 24) |        \
321                                 (tANPD << 20) |         \
322                                 (tAXPD << 16) |         \
323                                 (tODTLon << 12) |       \
324                                 (tODTLoff << 4))
325
326         .section ".ivt"
327 ivt_header:
328         .word   CPU_2_BE_32((0xd1 << 24) | (32 << 8) | 0x40)
329 app_start_addr:
330         .long   _start
331         .long   0x0
332 dcd_ptr:
333         .long   dcd_hdr
334 boot_data_ptr:
335         .word   boot_data
336 self_ptr:
337         .word   ivt_header
338 app_code_csf:
339 #ifdef CONFIG_SECURE_BOOT
340         .word   __csf_data
341 #else
342         .word   0x0
343 #endif
344         .word   0x0
345 boot_data:
346         .long   CONFIG_SYS_TEXT_BASE
347 image_len:
348         .long   __uboot_img_len
349 plugin:
350         .word   0
351 ivt_end:
352 #define DCD_VERSION     0x40
353
354 #define DDR_SEL_VAL     3 /* DDR3 */
355 #if CONFIG_SYS_SDRAM_BUS_WIDTH == 16
356 #define DSE1_VAL        6 /* Drive Strength for DATA lines */
357 #define DSE2_VAL        6 /* Drive Strength for ADDR/CMD lines */
358 #else
359 #define DSE1_VAL        6 /* Drive Strength for DATA lines */
360 #define DSE2_VAL        6 /* Drive Strength for ADDR/CMD lines */
361 #endif
362 #define ODT_VAL         2
363 #define DDR_PKE_VAL     0
364
365 #define DDR_SEL_SHIFT   18
366 #define DDR_MODE_SHIFT  17
367 #define ODT_SHIFT       8
368 #define DSE_SHIFT       3
369 #define HYS_SHIFT       16
370 #define PKE_SHIFT       12
371 #define PUE_SHIFT       13
372 #define PUS_SHIFT       14
373
374 #define DDR_SEL_MASK    (DDR_SEL_VAL << DDR_SEL_SHIFT)
375 #define DDR_MODE_MASK   (1 << DDR_MODE_SHIFT) /* differential input mode */
376 #define DSE1_MASK       (DSE1_VAL << DSE_SHIFT)
377 #define DSE2_MASK       (DSE2_VAL << DSE_SHIFT)
378 #define ODT_MASK        (ODT_VAL << ODT_SHIFT)
379 #define DDR_PKE_MASK    (DDR_PKE_VAL << PKE_SHIFT)
380
381 #define DQM_MASK        (DDR_MODE_MASK | DSE2_MASK)
382 #define SDQS_MASK       DSE2_MASK
383 #define SDODT_MASK      (DSE2_MASK | (1 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
384 #define SDCLK_MASK      (DDR_MODE_MASK | DSE2_MASK)
385 #define SDCKE_MASK      ((1 << PKE_SHIFT) | (1 << PUE_SHIFT) | (0 << PUS_SHIFT))
386 #define DDR_ADDR_MASK   (ODT_MASK | DDR_MODE_MASK)
387 #define DDR_CTRL_MASK   (DDR_MODE_MASK | DSE2_MASK)
388
389 #define MMDC_MDCTL                              0x021b0000
390 #define MMDC_MDPDC                              0x021b0004
391 #define MMDC_MDOTC                              0x021b0008
392 #define MMDC_MDCFG0                             0x021b000c
393 #define MMDC_MDCFG1                             0x021b0010
394 #define MMDC_MDCFG2                             0x021b0014
395 #define MMDC_MDMISC                             0x021b0018
396 #define MMDC_MDSCR                              0x021b001c
397 #define MMDC_MDREF                              0x021b0020
398 #define MMDC_MDRWD                              0x021b002c
399 #define MMDC_MDOR                               0x021b0030
400 #define MMDC_MDASP                              0x021b0040
401
402 #define MMDC_MAPSR                              0x021b0404
403
404 #define MMDC_MPZQHWCTRL                         0x021b0800
405 #define MMDC_MPWLGCR                            0x021b0808
406 #define MMDC_MPWLDECTRL0                        0x021b080c
407 #define MMDC_MPWLDLST                           0x021b0814
408 #define MMDC_MPODTCTRL                          0x021b0818
409 #define MMDC_MPRDDQBY0DL                        0x021b081c
410 #define MMDC_MPRDDQBY1DL                        0x021b0820
411 #define MMDC_MPWRDQBY0DL                        0x021b082c
412 #define MMDC_MPWRDQBY1DL                        0x021b0830
413 #define MMDC_MPDGCTRL0                          0x021b083c
414 #define MMDC_MPDGDLST0                          0x021b0844
415 #define MMDC_MPRDDLCTL                          0x021b0848
416 #define MMDC_MPRDDLST                           0x021b084c
417 #define MMDC_MPWRDLCTL                          0x021b0850
418 #define MMDC_MPWRDLST                           0x021b0854
419 #define MMDC_MPSDCTRL                           0x021b0858
420 #define MMDC_MPRDDLHWCTL                        0x021b0860
421 #define MMDC_MPWRDLHWCTL                        0x021b0864
422 #define MMDC_MPDGHWST0                          0x021b087c
423 #define MMDC_MPDGHWST1                          0x021b0880
424 #define MMDC_MPPDCMPR2                          0x021b0890
425 #define MMDC_MPSWDRDR0                          0x021b0898
426 #define MMDC_MPSWDRDR1                          0x021b089c
427 #define MMDC_MPSWDRDR2                          0x021b08a0
428 #define MMDC_MPSWDRDR3                          0x021b08a4
429 #define MMDC_MPSWDRDR4                          0x021b08a8
430 #define MMDC_MPSWDRDR5                          0x021b08ac
431 #define MMDC_MPSWDRDR6                          0x021b08b0
432 #define MMDC_MPSWDRDR7                          0x021b08b4
433 #define MMDC_MPMUR0                             0x021b08b8
434
435 #define IOMUXC_GPR0                             0x020e4000
436 #define IOMUXC_GPR1                             0x020e4004
437 #define IOMUXC_GPR2                             0x020e4008
438 #define IOMUXC_GPR3                             0x020e400c
439 #define IOMUXC_GPR4                             0x020e4010
440 #define IOMUXC_GPR5                             0x020e4014
441 #define IOMUXC_GPR10                            0x020e4028
442 #define IOMUXC_GPR14                            0x020e4048
443
444 #define IOMUXC_SW_MUX_CTL_PAD_SNVS_TAMPER0      0x020e001c
445 #define IOMUXC_SW_MUX_CTL_PAD_SNVS_TAMPER1      0x020e0020
446 #define IOMUXC_SW_MUX_CTL_PAD_SNVS_TAMPER5      0x020e0030
447 #define IOMUXC_SW_MUX_CTL_PAD_SNVS_TAMPER6      0x020e0034
448 #define IOMUXC_SW_MUX_CTL_PAD_UART1_TX_DATA     0x020e0084
449 #define IOMUXC_SW_MUX_CTL_PAD_UART1_RX_DATA     0x020e0088
450 #define IOMUXC_SW_MUX_CTL_PAD_ENET1_TX_CLK      0x020e00dc
451 #define IOMUXC_SW_MUX_CTL_PAD_UART1_CTS_B       0x020e008c
452 #define IOMUXC_SW_MUX_CTL_PAD_UART1_RTS_B       0x020e0090
453 #define IOMUXC_SW_MUX_CTL_PAD_ENET2_TX_CLK      0x020e00fc
454 #define IOMUXC_SW_MUX_CTL_PAD_NAND_RE_B         0x020e0178
455 #define IOMUXC_SW_MUX_CTL_PAD_NAND_WE_B         0x020e017c
456 #define IOMUXC_SW_MUX_CTL_PAD_NAND_DATA00       0x020e0180
457 #define IOMUXC_SW_MUX_CTL_PAD_NAND_DATA01       0x020e0184
458 #define IOMUXC_SW_MUX_CTL_PAD_NAND_DATA02       0x020e0188
459 #define IOMUXC_SW_MUX_CTL_PAD_NAND_DATA03       0x020e018c
460 #define IOMUXC_SW_MUX_CTL_PAD_NAND_DATA04       0x020e0190
461 #define IOMUXC_SW_MUX_CTL_PAD_NAND_DATA05       0x020e0194
462 #define IOMUXC_SW_MUX_CTL_PAD_NAND_DATA06       0x020e0198
463 #define IOMUXC_SW_MUX_CTL_PAD_NAND_DATA07       0x020e019c
464 #define IOMUXC_SW_MUX_CTL_PAD_NAND_ALE          0x020e01a0
465 #define IOMUXC_SW_MUX_CTL_PAD_NAND_WP_B         0x020e01a4
466 #define IOMUXC_SW_MUX_CTL_PAD_NAND_READY        0x020e01a8
467 #define IOMUXC_SW_MUX_CTL_PAD_NAND_CE0_B        0x020e01ac
468 #define IOMUXC_SW_MUX_CTL_PAD_NAND_CLE          0x020e01b4
469
470 #define IOMUXC_SW_PAD_CTL_PAD_SNVS_TAMPER0      0x020e02a8
471 #define IOMUXC_SW_PAD_CTL_PAD_SNVS_TAMPER1      0x020e02ac
472 #define IOMUXC_SW_PAD_CTL_PAD_SNVS_TAMPER5      0x020e02bc
473 #define IOMUXC_SW_PAD_CTL_PAD_SNVS_TAMPER6      0x020e02c0
474 #define IOMUXC_SW_PAD_CTL_PAD_UART1_TX_DATA     0x020e0310
475 #define IOMUXC_SW_PAD_CTL_PAD_UART1_RX_DATA     0x020e0314
476 #define IOMUXC_SW_PAD_CTL_PAD_UART1_CTS_B       0x020e0318
477 #define IOMUXC_SW_PAD_CTL_PAD_UART1_RTS_B       0x020e031c
478 #define IOMUXC_SW_PAD_CTL_PAD_NAND_ALE          0x020e042c
479 #define IOMUXC_SW_PAD_CTL_PAD_NAND_CLE          0x020e0440
480 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR00       0x020e0204
481 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR01       0x020e0208
482 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR02       0x020e020c
483 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR03       0x020e0210
484 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR04       0x020e0214
485 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR05       0x020e0218
486 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR06       0x020e021c
487 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR07       0x020e0220
488 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR08       0x020e0224
489 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR09       0x020e0228
490 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR10       0x020e022c
491 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR11       0x020e0230
492 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR12       0x020e0234
493 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR13       0x020e0238
494 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR14       0x020e023c
495 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_DQM0         0x020e0244
496 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_DQM1         0x020e0248
497 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_CAS          0x020e024c
498 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_RAS          0x020e0250
499 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_CS0_B        0x020e0254
500 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_CS1_B        0x020e0258
501 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_SDWE_B       0x020e025c
502 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ODT0         0x020e0260
503 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_ODT1         0x020e0264
504 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_SDBA0        0x020e0268
505 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_SDBA1        0x020e026c
506 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_SDBA2        0x020e0270
507 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_SDCKE0       0x020e0274
508 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_SDCKE1       0x020e0278
509 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_SDCLK0_P     0x020e027c
510 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_SDQS0_P      0x020e0280
511 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_SDQS1_P      0x020e0284
512 #define IOMUXC_SW_PAD_CTL_PAD_DRAM_RESET        0x020e0288
513
514 #define IOMUXC_SW_PAD_CTL_PAD_ENET1_TX_CLK      0x020e0368
515 #define IOMUXC_SW_PAD_CTL_PAD_ENET2_TX_CLK      0x020e0388
516 #define IOMUXC_SW_PAD_CTL_PAD_NAND_RE_B         0x020e0404
517 #define IOMUXC_SW_PAD_CTL_PAD_NAND_WE_B         0x020e0408
518 #define IOMUXC_SW_PAD_CTL_PAD_NAND_DATA00       0x020e040c
519 #define IOMUXC_SW_PAD_CTL_PAD_NAND_DATA01       0x020e0410
520 #define IOMUXC_SW_PAD_CTL_PAD_NAND_DATA02       0x020e0414
521 #define IOMUXC_SW_PAD_CTL_PAD_NAND_DATA03       0x020e0418
522 #define IOMUXC_SW_PAD_CTL_PAD_NAND_DATA04       0x020e041c
523 #define IOMUXC_SW_PAD_CTL_PAD_NAND_DATA05       0x020e0420
524 #define IOMUXC_SW_PAD_CTL_PAD_NAND_DATA06       0x020e0424
525 #define IOMUXC_SW_PAD_CTL_PAD_NAND_DATA07       0x020e0428
526 #define IOMUXC_SW_PAD_CTL_GRP_ADDDS             0x020e0490
527 #define IOMUXC_SW_PAD_CTL_GRP_DDRMODE_CTL       0x020e0494
528 #define IOMUXC_SW_PAD_CTL_GRP_B0DS              0x020e0498
529 #define IOMUXC_SW_PAD_CTL_GRP_DDRPK             0x020e049c
530 #define IOMUXC_SW_PAD_CTL_GRP_CTLDS             0x020e04a0
531 #define IOMUXC_SW_PAD_CTL_GRP_B1DS              0x020e04a4
532 #define IOMUXC_SW_PAD_CTL_GRP_DDRHYS            0x020e04a8
533 #define IOMUXC_SW_PAD_CTL_GRP_DDRPKE            0x020e04ac
534 #define IOMUXC_SW_PAD_CTL_GRP_DDRMODE           0x020e04b0
535 #define IOMUXC_SW_PAD_CTL_GRP_DDR_TYPE          0x020e04b4
536
537 #define IOMUXC_UART1_UART_RTS_B_SELECT_INPUT    0x020e0620
538 #define IOMUXC_UART1_UART_RX_DATA_SELECT_INPUT  0x020e0624
539
540 #define IOMUXC_ENET1_REF_CLK1_SELECT_INPUT      0x020e0574
541 #define IOMUXC_ENET2_REF_CLK2_SELECT_INPUT      0x020e057c
542
543 dcd_hdr:
544         MXC_DCD_START
545         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
546         /* setup I2C pads for PMIC */
547         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_SNVS_TAMPER0, 0x00000015)
548         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_SNVS_TAMPER1, 0x00000015)
549         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_SNVS_TAMPER0, 0x0000f0b9)
550         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_SNVS_TAMPER1, 0x0000f0b9)
551         /* ENET_REF_CLK */
552         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_ENET1_TX_CLK, 0x00000014)
553         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_ENET1_TX_CLK, 0x000000b1)
554         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_ENET2_TX_CLK, 0x00000014)
555         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_ENET2_TX_CLK, 0x000000b1)
556         MXC_DCD_ITEM(IOMUXC_ENET1_REF_CLK1_SELECT_INPUT, 2)
557         MXC_DCD_ITEM(IOMUXC_ENET2_REF_CLK2_SELECT_INPUT, 2)
558         /* ETN PHY nRST */
559         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_SNVS_TAMPER6, 0x00000015)
560         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_SNVS_TAMPER6, 0x000010b0)
561         /* ETN PHY Power */
562         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_SNVS_TAMPER5, 0x00000015)
563         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_SNVS_TAMPER5, 0x000010b0)
564 #ifndef CONFIG_TX6_EMMC
565         /* switch NFC clock to 99MHz */
566         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CLR)
567         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR4, CCGR(14))
568         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR2, CCGR(7))
569         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
570         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CS2CDR, 0x0061b6c1) /* default: 0x000336c1 */
571         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_SET)
572         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR4, CCGR(14))
573         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR2, CCGR(7))
574         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
575 #endif
576         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CSCDR2, 0x00012090) /* default: 0x0002a150 */
577
578         MXC_DCD_ITEM(ANATOP_BASE_ADDR + ANATOP_PLL_ENET, 0x00002005) /* ENET PLL */
579
580         /* enable all relevant clocks... */
581         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_SET)
582         /* enable UART clock depending on selected console port */
583 #if CONFIG_MXC_UART_BASE == UART1_BASE
584         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR5, CCGR(12)) /* UART1 */
585 #elif CONFIG_MXC_UART_BASE == UART2_BASE
586         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR0, CCGR(14)) /* UART2 */
587 #elif CONFIG_MXC_UART_BASE == UART3_BASE
588         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR1, CCGR(5)) /* UART3 */
589 #elif CONFIG_MXC_UART_BASE == UART4_BASE
590         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR1, CCGR(12)) /* UART4 */
591 #elif CONFIG_MXC_UART_BASE == UART5_BASE
592         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR3, CCGR(1)) /* UART5 */
593 #endif
594         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR0, CCGR(2)) /* default: 0xcfc03f0f APBH-DMA */
595 //      MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR1, CCGR()) /* default: 0xfcfc0000 */
596 //      MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR2, CCGR()) /* default: 0x0c3ff033 */
597         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR3, CCGR(2)) /* default: 0xffff3300 ENET */
598 #ifdef CONFIG_TX6_NAND
599         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR4,
600                 CCGR(15) | CCGR(14) | CCGR(13) | CCGR(12)) /* default: 0x0000f3ff GPMI BCH */
601 #endif
602 //      MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR5, CCGR()) /* default: 0x0c3f0c3f */
603 #ifdef CONFIG_TX6_EMMC
604         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR6, CCGR(2) | CCGR(1)) /* default: 0x00fc3003 USDHC2 USDHC1 */
605 #else
606         MXC_DCD_ITEM(CCM_BASE_ADDR + CCM_CCGR6, CCGR(1)) /* default: 0x00fc3003 USDHC1 */
607 #endif
608         MXC_DCD_ITEM(IOMUXC_GPR1, 0x00020000) /* default: 0x0f400005 ENET1_TX_CLK output */
609
610         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
611         MXC_DCD_ITEM(0x020c80b0, 0)
612         MXC_DCD_ITEM(0x020c80c0, 1)
613         MXC_DCD_ITEM(0x020c80a0, 0x0010201b) /* set video PLL to 648MHz */
614
615         /* IOMUX: */
616         MXC_DCD_ITEM(IOMUXC_GPR0, 0x00000000)
617         MXC_DCD_ITEM(IOMUXC_GPR1, 0x0f460005) /* default: 0x0f400005 ENET[12]_TX_CLK output */
618         MXC_DCD_ITEM(IOMUXC_GPR2, 0x00000000)
619         MXC_DCD_ITEM(IOMUXC_GPR3, 0x00000fff)
620         MXC_DCD_ITEM(IOMUXC_GPR4, 0x00000100)
621         MXC_DCD_ITEM(IOMUXC_GPR5, 0x00000000)
622         MXC_DCD_ITEM(IOMUXC_GPR10, 0x00000003)
623         /* UART1 pad config */
624         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_UART1_TX_DATA, 0x00000000)   /* UART1 TXD */
625         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_UART1_TX_DATA, 0x000010b0)   /* UART1 TXD */
626         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_UART1_RX_DATA, 0x00000000)   /* UART1 RXD */
627         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_UART1_RX_DATA, 0x000010b0)   /* UART1 RXD */
628         MXC_DCD_ITEM(IOMUXC_UART1_UART_RX_DATA_SELECT_INPUT, 0x00000003)        /* UART1 RXD INPUT_SEL */
629         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_UART1_CTS_B, 0x00000000)     /* UART1 CTS */
630         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_UART1_CTS_B, 0x000010b0)     /* UART1 CTS */
631         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_UART1_RTS_B, 0x00000000)     /* UART1 RTS */
632         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_UART1_RTS_B, 0x000010b0)     /* UART1 RTS */
633         MXC_DCD_ITEM(IOMUXC_UART1_UART_RTS_B_SELECT_INPUT, 0x00000003)  /* UART1 RTS INPUT_SEL */
634
635 #ifdef CONFIG_NAND_MXS
636         /* NAND */
637         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_CLE,    0x00000000)     /* NANDF_CLE: NANDF_CLE */
638         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_NAND_CLE,    0x000030b0)     /* NANDF_CLE: NANDF_CLE */
639         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_ALE,    0x00000000)     /* NANDF_ALE: NANDF_ALE */
640         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_WP_B,   0x00000000)     /* NANDF_WP_B: NANDF_WPn */
641         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_READY,  0x00000000)     /* NANDF_RB0: NANDF_READY0 */
642         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_CE0_B,  0x00000000)     /* NANDF_CS0: NANDF_CS0 */
643         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_RE_B,   0x00000000)     /* NAND_RE_B: NANDF_RDn */
644         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_WE_B,   0x00000000)     /* NAND_WE_B: NANDF_WRn */
645         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_DATA00, 0x00000000)     /* NANDF_D0: NANDF_D0 */
646         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_DATA01, 0x00000000)     /* NANDF_D1: NANDF_D1 */
647         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_DATA02, 0x00000000)     /* NANDF_D2: NANDF_D2 */
648         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_DATA03, 0x00000000)     /* NANDF_D3: NANDF_D3 */
649         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_DATA04, 0x00000000)     /* NANDF_D4: NANDF_D4 */
650         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_DATA05, 0x00000000)     /* NANDF_D5: NANDF_D5 */
651         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_DATA06, 0x00000000)     /* NANDF_D6: NANDF_D6 */
652         MXC_DCD_ITEM(IOMUXC_SW_MUX_CTL_PAD_NAND_DATA07, 0x00000000)     /* NANDF_D7: NANDF_D7 */
653 #endif
654         /* DRAM_DQM[0..1] */
655         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_DQM0, DQM_MASK)
656         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_DQM1, DQM_MASK)
657
658         /* DRAM_A[0..15] */
659         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR00, DDR_ADDR_MASK)
660         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR01, DDR_ADDR_MASK)
661         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR02, DDR_ADDR_MASK)
662         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR03, DDR_ADDR_MASK)
663         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR04, DDR_ADDR_MASK)
664         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR05, DDR_ADDR_MASK)
665         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR06, DDR_ADDR_MASK)
666         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR07, DDR_ADDR_MASK)
667         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR08, DDR_ADDR_MASK)
668         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR09, DDR_ADDR_MASK)
669         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR10, DDR_ADDR_MASK)
670         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR11, DDR_ADDR_MASK)
671         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR12, DDR_ADDR_MASK)
672         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR13, DDR_ADDR_MASK)
673         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ADDR14, DDR_ADDR_MASK)
674         /* DRAM_CAS */
675         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_CAS, DDR_CTRL_MASK)
676         /* DRAM_RAS */
677         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_RAS, DDR_CTRL_MASK)
678         /* DRAM_SDCLK0 */
679         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_SDCLK0_P, SDCLK_MASK)
680         /* DRAM_RESET */
681         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_RESET, DDR_CTRL_MASK)
682         /* DRAM_SDCKE[0..1] */
683         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_SDCKE0, SDCKE_MASK)
684         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_SDCKE1, SDCKE_MASK)
685         /* DRAM_SDBA[0..2] */
686         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_SDBA0, 0x00000000)
687         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_SDBA1, 0x00000000)
688         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_SDBA2, 0x00000000)
689         /* DRAM_SDODT[0..1] */
690         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ODT0, SDODT_MASK)
691         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_ODT1, SDODT_MASK)
692         /* DRAM_B[0..1]DS */
693         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_GRP_B0DS, DSE1_MASK)
694         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_GRP_B1DS, DSE1_MASK)
695         /* ADDDS */
696         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_GRP_ADDDS, DSE2_MASK)
697         /* DDRMODE_CTL */
698         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_GRP_DDRMODE_CTL, DDR_MODE_MASK)
699         /* DDRPKE */
700         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_GRP_DDRPKE, DDR_PKE_MASK)
701         /* DDRMODE */
702         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_GRP_DDRMODE, DDR_MODE_MASK)
703         /* CTLDS */
704         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_GRP_CTLDS, DSE2_MASK)
705         /* DDR_TYPE */
706         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_GRP_DDR_TYPE, DDR_SEL_MASK)
707         /* DDRPK */
708         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_GRP_DDRPK, 1 << PUE_SHIFT)
709         /* DDRHYS */
710         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_GRP_DDRHYS, 0x00000000)
711
712         /* SDRAM initialization */
713 #define WL_DLY_DQS_VAL  7
714 #define WL_DLY_DQS0     (WL_DLY_DQS_VAL + 0)
715 #define WL_DLY_DQS1     (WL_DLY_DQS_VAL + 0)
716
717         /* MDMISC */
718         MXC_DCD_ITEM(MMDC_MDMISC, MDMISC_VAL | 2) /* reset MMDC FSM */
719         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, MMDC_MDMISC, 0x00000002)
720         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
721
722         /* ZQ calibration */
723         MXC_DCD_ITEM(MMDC_MDSCR, 0x04008010) /* precharge all */
724         MXC_DCD_ITEM(MMDC_MDSCR, 0x04008040) /* MRS: ZQ calibration */
725         MXC_DCD_ITEM(MMDC_MPZQHWCTRL, 0xa1390001)
726
727         MXC_DCD_ITEM(MMDC_MPWLDECTRL0, (WL_DLY_DQS1 << 16) | (WL_DLY_DQS0 << 0))
728
729         MXC_DCD_ITEM(MMDC_MPDGCTRL0, 0x41ae012f)
730
731         MXC_DCD_ITEM(MMDC_MPRDDLCTL, 0x3f3f4d4c) /* DQ RD Delay default values */
732         MXC_DCD_ITEM(MMDC_MPWRDLCTL, 0x3f3f3f3f) /* DQ WR Delay default values */
733
734         /* MPRDDQBY[0..7]DL */
735         MXC_DCD_ITEM(MMDC_MPRDDQBY0DL, 0x33333333)
736         MXC_DCD_ITEM(MMDC_MPRDDQBY1DL, 0x33333333)
737         /* MPRDDQBY[0..7]DL */
738         MXC_DCD_ITEM(MMDC_MPWRDQBY0DL, 0x33333333)
739         MXC_DCD_ITEM(MMDC_MPWRDQBY1DL, 0x33333333)
740 #define MPMUR_FRC_MSR   (1 << 11)
741         MXC_DCD_ITEM(MMDC_MPMUR0, MPMUR_FRC_MSR)
742
743         /* MDCTL */
744         MXC_DCD_ITEM(MMDC_MDCTL, MDCTL_VAL)
745 #if BANK_ADDR_BITS > 1
746         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_SET, MMDC_MDMISC, (3 << 30))
747 #else
748         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_SET, MMDC_MDMISC, (1 << 30))
749 #endif
750         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
751
752         /* MSDSCR Conf Req */
753         MXC_DCD_ITEM(MMDC_MDSCR, 0x00008000)
754         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_SET, MMDC_MDSCR, 0x00004000)
755         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
756
757         MXC_DCD_ITEM(MMDC_MDCFG0, MDCFG0_VAL)
758         MXC_DCD_ITEM(MMDC_MDCFG1, MDCFG1_VAL)
759         MXC_DCD_ITEM(MMDC_MDCFG2, MDCFG2_VAL)
760
761         MXC_DCD_ITEM(MMDC_MDRWD,  0x000026d2)
762         MXC_DCD_ITEM(MMDC_MDOR,   MDOR_VAL)
763         MXC_DCD_ITEM(MMDC_MDOTC,  MDOTC_VAL)
764         MXC_DCD_ITEM(MMDC_MDPDC,  MDPDC_VAL_0)
765         MXC_DCD_ITEM(MMDC_MDASP,  PHYS_SDRAM_1_SIZE / SZ_32M + 0x3f)
766
767         /* CS0 MRS: */
768         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(0, 0, mr0_val))
769         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(0, 1, mr1_val))
770         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(0, 2, mr2_val))
771         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(0, 3, 0))
772 #if BANK_ADDR_BITS > 1
773         /* CS1 MRS: */
774         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(1, 0, mr0_val))
775         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(1, 1, mr1_val))
776         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(1, 2, mr2_val))
777         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(1, 3, 0))
778 #endif
779         MXC_DCD_ITEM(MMDC_MDREF, 0x0000c000) /* disable refresh */
780         MXC_DCD_ITEM(MMDC_MDSCR, 0x00008020) /* issue one refresh cycle */
781
782         MXC_DCD_ITEM(MMDC_MPODTCTRL, 0x00022222)
783
784         /* DDR3 calibration */
785         MXC_DCD_ITEM(MMDC_MPPDCMPR2, 0x00000003) /* select default compare pattern for DQ calibration */
786         MXC_DCD_ITEM(MMDC_MAPSR, 1)
787
788         /* ZQ calibration */
789         MXC_DCD_ITEM(MMDC_MDSCR, 0x04008010) /* precharge all */
790         MXC_DCD_ITEM(MMDC_MDSCR, 0x04008040) /* MRS: ZQ calibration */
791         MXC_DCD_ITEM(MMDC_MPZQHWCTRL, 0xa1390001)
792
793         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, MMDC_MPZQHWCTRL, 0x00010000)
794         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
795         MXC_DCD_ITEM(MMDC_MPZQHWCTRL, 0xa1380000)
796         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(0, 3, 4)) /* MRS: select MPR */
797 #if BANK_ADDR_BITS > 1
798         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(1, 3, 4)) /* MRS: select MPR */
799 #endif
800         /* DRAM_SDQS[0..1] pad config */
801         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_SDQS0_P, SDQS_MASK)
802         MXC_DCD_ITEM(IOMUXC_SW_PAD_CTL_PAD_DRAM_SDQS1_P, SDQS_MASK)
803         /* Read delay calibration */
804         MXC_DCD_ITEM(MMDC_MDSCR, 0x04008050) /* precharge all to bank 0 */
805         MXC_DCD_ITEM(MMDC_MPRDDLHWCTL, 0x00000030) /* MPRDDLHWCTL: HW_WR_DL_CMP_CYC | HW_RD_DL_EN */
806         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, MMDC_MPRDDLHWCTL, 0x00000013)
807         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
808
809         /* Write delay calibration */
810         MXC_DCD_ITEM(MMDC_MDSCR, 0x04008050) /* precharge all to bank 0 */
811         MXC_DCD_ITEM(MMDC_MPWRDLHWCTL, 0x00000030) /* start WR DL calibration */
812         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, MMDC_MPWRDLHWCTL, 0x00000013)
813
814         MXC_DCD_CMD_WRT(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_WRITE)
815         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(0, 3, 0)) /* MRS: select normal data path */
816 #if BANK_ADDR_BITS > 1
817         MXC_DCD_ITEM(MMDC_MDSCR, MDSCR_MRS_VAL(1, 3, 0)) /* MRS: select normal data path */
818 #endif
819         MXC_DCD_ITEM(MMDC_MPZQHWCTRL, 0xa138002b)
820         MXC_DCD_ITEM(MMDC_MDREF, (3 << 11) | (0 << 14)) /* 4 cycles per 64kHz period (3.9us) */
821         MXC_DCD_ITEM(MMDC_MAPSR, (16 << 8) | (0 << 0))
822         MXC_DCD_ITEM(MMDC_MDPDC, MDPDC_VAL_1)
823
824         /* MDSCR: Normal operation */
825         MXC_DCD_ITEM(MMDC_MDSCR, 0x00000000)
826         MXC_DCD_CMD_CHK(MXC_DCD_CMD_SZ_WORD, MXC_DCD_CMD_FLAG_CHK_CLR, MMDC_MDSCR, 0x00004000)
827         MXC_DCD_END