board/smdk2400/memsetup.S

   1 /*
   2  * Memory Setup stuff - taken from blob memsetup.S
   3  *
   4  * Copyright (C) 1999 2000 2001 Erik Mouw (J.A.K.Mouw@its.tudelft.nl) and
   5  *                     Jan-Derk Bakker (J.D.Bakker@its.tudelft.nl)
   6  *
   7  * Modified for the Samsung development board by
   8  * (C) Copyright 2002
   9  * Gary Jennejohn, DENX Software Engineering, <gj@denx.de>
  10  *
  11  * See file CREDITS for list of people who contributed to this
  12  * project.
  13  *
  14  * This program is free software; you can redistribute it and/or
  15  * modify it under the terms of the GNU General Public License as
  16  * published by the Free Software Foundation; either version 2 of
  17  * the License, or (at your option) any later version.
  18  *
  19  * This program is distributed in the hope that it will be useful,
  20  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  21  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  22  * GNU General Public License for more details.
  23  *
  24  * You should have received a copy of the GNU General Public License
  25  * along with this program; if not, write to the Free Software
  26  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  27  * MA 02111-1307 USA
  28  */
  29
  30
  31
  32 #include <config.h>
  33 #include <version.h>
  34
  35
  36 /* some parameters for the board */
  37
  38 /*
  39  *
  40  * Taken from linux/arch/arm/boot/compressed/head-s3c2400.S
  41  *
  42  * Copyright (C) 2001 Samsung Electronics by chc, 010406
  43  *
  44  * S3C2400 specific tweaks.
  45  *
  46  */
  47
  48 /* memory controller */
  49 #define BWSCON 0x14000000
  50 #define BANKCON3 0x14000010     /* for cs8900, ethernet */
  51
  52 /* Bank0 */
  53 #define B0_Tacs 0x0     /* 0 clk */
  54 #define B0_Tcos 0x0     /* 0 clk */
  55 #define B0_Tacc 0x7     /* 14 clk */
  56 #define B0_Tcoh 0x0     /* 0 clk */
  57 #define B0_Tah  0x0     /* 0 clk */
  58 #define B0_Tacp 0x0
  59 #define B0_PMC  0x0     /* normal */
  60
  61 /* Bank1 */
  62 #define B1_Tacs 0x0     /* 0 clk */
  63 #define B1_Tcos 0x0     /* 0 clk */
  64 #define B1_Tacc 0x7     /* 14 clk */
  65 #define B1_Tcoh 0x0     /* 0 clk */
  66 #define B1_Tah  0x0     /* 0 clk */
  67 #define B1_Tacp 0x0
  68 #define B1_PMC  0x0     /* normal */
  69
  70 /* Bank2 */
  71 #define B2_Tacs 0x0     /* 0 clk */
  72 #define B2_Tcos 0x0     /* 0 clk */
  73 #define B2_Tacc 0x7     /* 14 clk */
  74 #define B2_Tcoh 0x0     /* 0 clk */
  75 #define B2_Tah  0x0     /* 0 clk */
  76 #define B2_Tacp 0x0
  77 #define B2_PMC  0x0     /* normal */
  78
  79 /* Bank3 - setup for the cs8900 */
  80 #define B3_Tacs 0x0     /* 0 clk */
  81 #define B3_Tcos 0x3     /* 4 clk */
  82 #define B3_Tacc 0x7     /* 14 clk */
  83 #define B3_Tcoh 0x1     /* 1 clk */
  84 #define B3_Tah  0x0     /* 0 clk */
  85 #define B3_Tacp 0x3     /* 6 clk */
  86 #define B3_PMC  0x0     /* normal */
  87
  88 /* Bank4 */
  89 #define B4_Tacs 0x0     /* 0 clk */
  90 #define B4_Tcos 0x0     /* 0 clk */
  91 #define B4_Tacc 0x7     /* 14 clk */
  92 #define B4_Tcoh 0x0     /* 0 clk */
  93 #define B4_Tah  0x0     /* 0 clk */
  94 #define B4_Tacp 0x0
  95 #define B4_PMC  0x0     /* normal */
  96
  97 /* Bank5 */
  98 #define B5_Tacs 0x0     /* 0 clk */
  99 #define B5_Tcos 0x0     /* 0 clk */
 100 #define B5_Tacc 0x7     /* 14 clk */
 101 #define B5_Tcoh 0x0     /* 0 clk */
 102 #define B5_Tah  0x0     /* 0 clk */
 103 #define B5_Tacp 0x0
 104 #define B5_PMC  0x0     /* normal */
 105
 106 /* Bank6 */
 107 #define B6_MT   0x3     /* SDRAM */
 108 #define B6_Trcd 0x1     /* 3clk */
 109 #define B6_SCAN 0x1     /* 9 bit */
 110
 111 /* Bank7 */
 112 #define B7_MT   0x3     /* SDRAM */
 113 #define B7_Trcd 0x1     /* 3clk */
 114 #define B7_SCAN 0x1     /* 9 bit */
 115
 116 /* refresh parameter */
 117 #define REFEN   0x1     /* enable refresh */
 118 #define TREFMD  0x0     /* CBR(CAS before RAS)/auto refresh */
 119 #define Trp     0x0     /* 2 clk */
 120 #define Trc     0x3     /* 7 clk */
 121 #define Tchr    0x2     /* 3 clk */
 122
 123 #define REFCNT  1113    /* period=15.6 us, HCLK=60Mhz, (2048+1-15.6*66) */
 124
 125
 126 _TEXT_BASE:
 127         .word   TEXT_BASE
 128
 129 .globl memsetup
 130 memsetup:
 131         /* memory control configuration */
 132         /* make r0 relative the current location so that it */
 133         /* reads SMRDATA out of FLASH rather than memory ! */
 134         ldr     r0, =SMRDATA
 135         ldr     r1, _TEXT_BASE
 136         sub     r0, r0, r1
 137         ldr     r1, =BWSCON     /* Bus Width Status Controller */
 138         add     r2, r0, #52
 139 0:
 140         ldr     r3, [r0], #4
 141         str     r3, [r1], #4
 142         cmp     r2, r0
 143         bne     0b
 144
 145         /* everything is fine now */
 146         mov     pc, lr
 147
 148         .ltorg
 149 /* the literal pools origin */
 150
 151 SMRDATA:
 152         .word   0x2211d114      /* d->Ethernet, BUSWIDTH=32 */
 153         .word   ((B0_Tacs<<13)+(B0_Tcos<<11)+(B0_Tacc<<8)+(B0_Tcoh<<6)+(B0_Tah<<4)+(B0_Tacp<<2)+(B0_PMC)) /* GCS0 */
 154         .word   ((B1_Tacs<<13)+(B1_Tcos<<11)+(B1_Tacc<<8)+(B1_Tcoh<<6)+(B1_Tah<<4)+(B1_Tacp<<2)+(B1_PMC)) /* GCS1 */
 155         .word   ((B2_Tacs<<13)+(B2_Tcos<<11)+(B2_Tacc<<8)+(B2_Tcoh<<6)+(B2_Tah<<4)+(B2_Tacp<<2)+(B2_PMC)) /* GCS2 */
 156         .word   ((B3_Tacs<<13)+(B3_Tcos<<11)+(B3_Tacc<<8)+(B3_Tcoh<<6)+(B3_Tah<<4)+(B3_Tacp<<2)+(B3_PMC)) /* GCS3 */
 157         .word   ((B4_Tacs<<13)+(B4_Tcos<<11)+(B4_Tacc<<8)+(B4_Tcoh<<6)+(B4_Tah<<4)+(B4_Tacp<<2)+(B4_PMC)) /* GCS4 */
 158         .word   ((B5_Tacs<<13)+(B5_Tcos<<11)+(B5_Tacc<<8)+(B5_Tcoh<<6)+(B5_Tah<<4)+(B5_Tacp<<2)+(B5_PMC)) /* GCS5 */
 159         .word   ((B6_MT<<15)+(B6_Trcd<<2)+(B6_SCAN)) /* GCS6 */
 160         .word   ((B7_MT<<15)+(B7_Trcd<<2)+(B7_SCAN)) /* GCS7 */
 161         .word   ((REFEN<<23)+(TREFMD<<22)+(Trp<<20)+(Trc<<18)+(Tchr<<16)+REFCNT)
 162         .word   0x10    /* BUSWIDTH=32, SCLK power saving mode, BANKSIZE 32M/32M */
 163         .word   0x30    /* MRSR6, CL=3clk */
 164         .word   0x30    /* MRSR7 */
 165