cpu/arm1136/mx35/generic.c

   1 /*
   2  * (C) Copyright 2007
   3  * Sascha Hauer, Pengutronix
   4  *
   5  * (C) Copyright 2008-2010 Freescale Semiconductor, Inc.
   6  *
   7  * See file CREDITS for list of people who contributed to this
   8  * project.
   9  *
  10  * This program is free software; you can redistribute it and/or
  11  * modify it under the terms of the GNU General Public License as
  12  * published by the Free Software Foundation; either version 2 of
  13  * the License, or (at your option) any later version.
  14  *
  15  * This program is distributed in the hope that it will be useful,
  16  * but WITHOUT ANY WARRANTY; without even the implied warranty of
  17  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
  18  * GNU General Public License for more details.
  19  *
  20  * You should have received a copy of the GNU General Public License
  21  * along with this program; if not, write to the Free Software
  22  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  23  * MA 02111-1307 USA
  24  */
  25
  26 #include <common.h>
  27 #include <asm/io.h>
  28 #include <asm/errno.h>
  29 #include <asm/arch/mx35.h>
  30 #include <asm/cache-cp15.h>
  31 #include "crm_regs.h"
  32
  33 #define CLK_CODE(arm, ahb, sel) (((arm) << 16) + ((ahb) << 8) + (sel))
  34 #define CLK_CODE_ARM(c)         (((c) >> 16) & 0xFF)
  35 #define CLK_CODE_AHB(c)         (((c) >>  8) & 0xFF)
  36 #define CLK_CODE_PATH(c)        ((c) & 0xFF)
  37
  38 #define CCM_GET_DIVIDER(x, m, o) (((x) & (m)) >> (o))
  39
  40 static int g_clk_mux_auto[8] = {
  41         CLK_CODE(1, 3, 0), CLK_CODE(1, 2, 1), CLK_CODE(2, 1, 1), -1,
  42         CLK_CODE(1, 6, 0), CLK_CODE(1, 4, 1), CLK_CODE(2, 2, 1), -1,
  43 };
  44
  45 static int g_clk_mux_consumer[16] = {
  46         CLK_CODE(1, 4, 0), CLK_CODE(1, 3, 1), CLK_CODE(1, 3, 1), -1,
  47         -1, -1, CLK_CODE(4, 1, 0), CLK_CODE(1, 5, 0),
  48         CLK_CODE(1, 8, 1), CLK_CODE(1, 6, 1), CLK_CODE(2, 4, 0), -1,
  49         -1, -1, CLK_CODE(4, 2, 0), -1,
  50 };
  51
  52 static int hsp_div_table[3][16] = {
  53         {4, 3, 2, -1, -1, -1, 1, 5, 4, 3, 2, -1, -1, -1, 1, -1},
  54         {-1, -1, -1, -1, -1, -1, -1, -1, 8, 6, 4, -1, -1, -1, 2, -1},
  55         {3, -1, -1, -1, -1, -1, -1, -1, 3, -1, -1, -1, -1, -1, -1, -1},
  56 };
  57
  58 static u32 __get_arm_div(u32 pdr0, u32 *fi, u32 *fd)
  59 {
  60         int *pclk_mux;
  61         if (pdr0 & MXC_CCM_PDR0_AUTO_CON) {
  62                 pclk_mux = g_clk_mux_consumer +
  63                     ((pdr0 & MXC_CCM_PDR0_CON_MUX_DIV_MASK) >>
  64                      MXC_CCM_PDR0_CON_MUX_DIV_OFFSET);
  65         } else {
  66                 pclk_mux = g_clk_mux_auto +
  67                     ((pdr0 & MXC_CCM_PDR0_AUTO_MUX_DIV_MASK) >>
  68                      MXC_CCM_PDR0_AUTO_MUX_DIV_OFFSET);
  69         }
  70
  71         if ((*pclk_mux) == -1)
  72                 return -1;
  73
  74         if (fi && fd) {
  75                 if (!CLK_CODE_PATH(*pclk_mux)) {
  76                         *fi = *fd = 1;
  77                         return CLK_CODE_ARM(*pclk_mux);
  78                 }
  79                 if (pdr0 & MXC_CCM_PDR0_AUTO_CON) {
  80                         *fi = 3;
  81                         *fd = 4;
  82                 } else {
  83                         *fi = 2;
  84                         *fd = 3;
  85                 }
  86         }
  87         return CLK_CODE_ARM(*pclk_mux);
  88 }
  89
  90 static int __get_ahb_div(u32 pdr0)
  91 {
  92         int *pclk_mux;
  93
  94         pclk_mux = g_clk_mux_consumer +
  95             ((pdr0 & MXC_CCM_PDR0_CON_MUX_DIV_MASK) >>
  96              MXC_CCM_PDR0_CON_MUX_DIV_OFFSET);
  97
  98         if ((*pclk_mux) == -1)
  99                 return -1;
 100
 101         return CLK_CODE_AHB(*pclk_mux);
 102 }
 103
 104 static u32 __decode_pll(u32 reg, u32 infreq)
 105 {
 106         u32 mfi = (reg >> 10) & 0xf;
 107         u32 mfn = reg & 0x3f;
 108         u32 mfd = (reg >> 16) & 0x3f;
 109         u32 pd = (reg >> 26) & 0xf;
 110
 111         mfi = mfi <= 5 ? 5 : mfi;
 112         mfd += 1;
 113         pd += 1;
 114
 115         return ((2 * (infreq / 1000) * (mfi * mfd + mfn)) / (mfd * pd)) * 1000;
 116 }
 117
 118 static u32 __get_mcu_main_clk(void)
 119 {
 120         u32 arm_div = 0, fi = 0, fd = 0;
 121         arm_div = __get_arm_div(__REG(CCM_BASE_ADDR + CLKCTL_PDR0), &fi, &fd);
 122         fi *=
 123             __decode_pll(__REG(MCU_PLL),
 124                          CONFIG_MX35_HCLK_FREQ);
 125         return fi / (arm_div * fd);
 126 }
 127
 128 static u32 __get_ipg_clk(void)
 129 {
 130         u32 freq = __get_mcu_main_clk();
 131         u32 pdr0 = __REG(CCM_BASE_ADDR + CLKCTL_PDR0);
 132
 133         return freq / (__get_ahb_div(pdr0) * 2);
 134 }
 135
 136 static u32 __get_ipg_per_clk(void)
 137 {
 138         u32 freq = __get_mcu_main_clk();
 139         u32 pdr0 = __REG(CCM_BASE_ADDR + CLKCTL_PDR0);
 140         u32 pdr4 = __REG(CCM_BASE_ADDR + CLKCTL_PDR4);
 141         u32 div;
 142         if (pdr0 & MXC_CCM_PDR0_PER_SEL) {
 143                 div = (CCM_GET_DIVIDER(pdr4,
 144                                        MXC_CCM_PDR4_PER0_PRDF_MASK,
 145                                        MXC_CCM_PDR4_PER0_PODF_OFFSET) + 1) *
 146                     (CCM_GET_DIVIDER(pdr4,
 147                                      MXC_CCM_PDR4_PER0_PODF_MASK,
 148                                      MXC_CCM_PDR4_PER0_PODF_OFFSET) + 1);
 149         } else {
 150                 div = CCM_GET_DIVIDER(pdr0,
 151                                       MXC_CCM_PDR0_PER_PODF_MASK,
 152                                       MXC_CCM_PDR0_PER_PODF_OFFSET) + 1;
 153                 freq /= __get_ahb_div(pdr0);
 154         }
 155         return freq / div;
 156 }
 157
 158 static u32 __get_uart_clk(void)
 159 {
 160         u32 freq;
 161         u32 pdr4 = __REG(CCM_BASE_ADDR + CLKCTL_PDR4);
 162
 163         if (__REG(CCM_BASE_ADDR + CLKCTL_PDR3) & MXC_CCM_PDR3_UART_M_U)
 164                 freq = __get_mcu_main_clk();
 165         else
 166                 freq = __decode_pll(__REG(PER_PLL),
 167                                     CONFIG_MX35_HCLK_FREQ);
 168         freq /= ((CCM_GET_DIVIDER(pdr4,
 169                                   MXC_CCM_PDR4_UART_PRDF_MASK,
 170                                   MXC_CCM_PDR4_UART_PRDF_OFFSET) + 1) *
 171                  (CCM_GET_DIVIDER(pdr4,
 172                                   MXC_CCM_PDR4_UART_PODF_MASK,
 173                                   MXC_CCM_PDR4_UART_PODF_OFFSET) + 1));
 174         return freq;
 175 }
 176
 177 unsigned int mxc_get_main_clock(enum mxc_main_clocks clk)
 178 {
 179         u32 nfc_pdf, hsp_podf;
 180         u32 pll, ret_val = 0, usb_prdf, usb_podf;
 181
 182         u32 reg = readl(CCM_BASE_ADDR + CLKCTL_PDR0);
 183         u32 reg4 = readl(CCM_BASE_ADDR + CLKCTL_PDR4);
 184
 185         reg |= 0x1;
 186
 187         switch (clk) {
 188         case CPU_CLK:
 189                 ret_val = __get_mcu_main_clk();
 190                 break;
 191         case AHB_CLK:
 192                 ret_val = __get_mcu_main_clk();
 193                 break;
 194         case HSP_CLK:
 195                 if (reg & CLKMODE_CONSUMER) {
 196                         hsp_podf = (reg >> 20) & 0x3;
 197                         pll = __get_mcu_main_clk();
 198                         hsp_podf = hsp_div_table[hsp_podf][(reg>>16)&0xF];
 199                         if(hsp_podf > 0 ) {
 200                                 ret_val = pll / hsp_podf;
 201                         } else {
 202                                 puts("mismatch HSP with ARM clock setting\n");
 203                                 ret_val = 0;
 204                         }
 205                 } else {
 206                         ret_val = __get_mcu_main_clk();
 207                 }
 208                 break;
 209         case IPG_CLK:
 210                 ret_val = __get_ipg_clk();;
 211                 break;
 212         case IPG_PER_CLK:
 213                 ret_val = __get_ipg_per_clk();
 214                 break;
 215         case NFC_CLK:
 216                 nfc_pdf = (reg4 >> 28) & 0xF;
 217                 pll = __get_mcu_main_clk();
 218                 /* AHB/nfc_pdf */
 219                 ret_val = pll / (nfc_pdf + 1);
 220                 break;
 221         case USB_CLK:
 222                 usb_prdf = (reg4 >> 25) & 0x7;
 223                 usb_podf = (reg4 >> 22) & 0x7;
 224                 if (reg4 & 0x200)
 225                 pll = __get_mcu_main_clk();
 226                 else
 227                 pll = __decode_pll(__REG(PER_PLL), CONFIG_MX35_HCLK_FREQ);
 228
 229                 ret_val = pll / ((usb_prdf + 1) * (usb_podf + 1));
 230                 break;
 231         default:
 232                 printf("Unknown clock: %d\n", clk);
 233                 break;
 234         }
 235
 236         return ret_val;
 237 }
 238 unsigned int mxc_get_peri_clock(enum mxc_peri_clocks clk)
 239 {
 240         u32 ret_val = 0, pdf, pre_pdf, clk_sel;
 241         u32 mpdr2 = readl(CCM_BASE_ADDR + CLKCTL_PDR2);
 242         u32 mpdr3 = readl(CCM_BASE_ADDR + CLKCTL_PDR3);
 243         u32 mpdr4 = readl(CCM_BASE_ADDR + CLKCTL_PDR4);
 244
 245         switch (clk) {
 246         case UART1_BAUD:
 247         case UART2_BAUD:
 248         case UART3_BAUD:
 249                 clk_sel = mpdr3 & (1 << 14);
 250                 pre_pdf = (mpdr4 >> 13) & 0x7;
 251                 pdf = (mpdr4 >> 10) & 0x7;
 252                 ret_val = ((clk_sel != 0) ? mxc_get_main_clock(CPU_CLK) :
 253                 __decode_pll(__REG(PER_PLL), CONFIG_MX35_HCLK_FREQ)) / ((pre_pdf + 1) * (pdf + 1));
 254                 break;
 255         case SSI1_BAUD:
 256                 pre_pdf = (mpdr2 >> 24) & 0x7;
 257                 pdf = mpdr2 & 0x3F;
 258                 clk_sel = mpdr2 & ( 1 << 6);
 259                 ret_val = ((clk_sel != 0) ? mxc_get_main_clock(CPU_CLK) :
 260                 __decode_pll(__REG(PER_PLL), CONFIG_MX35_HCLK_FREQ)) / ((pre_pdf + 1) * (pdf + 1));
 261                 break;
 262         case SSI2_BAUD:
 263                 pre_pdf = (mpdr2 >> 27) & 0x7;
 264                 pdf = (mpdr2 >> 8)& 0x3F;
 265                 clk_sel = mpdr2 & ( 1 << 6);
 266                 ret_val = ((clk_sel != 0) ? mxc_get_main_clock(CPU_CLK) :
 267                 __decode_pll(__REG(PER_PLL), CONFIG_MX35_HCLK_FREQ)) / ((pre_pdf + 1) * (pdf + 1));
 268                 break;
 269         case CSI_BAUD:
 270                 clk_sel = mpdr2 & (1 << 7);
 271                 pre_pdf = (mpdr2 >> 16) & 0x7;
 272                 pdf = (mpdr2 >> 19) & 0x7;
 273                 ret_val = ((clk_sel != 0) ? mxc_get_main_clock(CPU_CLK) :
 274                 __decode_pll(__REG(PER_PLL), CONFIG_MX35_HCLK_FREQ)) / ((pre_pdf + 1) * (pdf + 1));
 275                 break;
 276         case MSHC_CLK:
 277                 pre_pdf = readl(CCM_BASE_ADDR + CLKCTL_PDR1);
 278                 clk_sel = (pre_pdf & 0x80);
 279                 pdf = (pre_pdf >> 22) & 0x3F;
 280                 pre_pdf = (pre_pdf >> 28) & 0x7;
 281                 ret_val = ((clk_sel != 0)? mxc_get_main_clock(CPU_CLK) :
 282                                 __decode_pll(__REG(PER_PLL), CONFIG_MX35_HCLK_FREQ)) / ((pre_pdf + 1) * (pdf + 1));
 283                 break;
 284         case ESDHC1_CLK:
 285                 clk_sel = mpdr3 & 0x40;
 286                 pre_pdf = mpdr3&0x7;
 287                 pdf = (mpdr3>>3)&0x7;
 288                 ret_val = ((clk_sel != 0)? mxc_get_main_clock(CPU_CLK) :
 289                                 __decode_pll(__REG(PER_PLL), CONFIG_MX35_HCLK_FREQ)) / ((pre_pdf + 1) * (pdf + 1));
 290                 break;
 291         case ESDHC2_CLK:
 292                 clk_sel = mpdr3 & 0x40;
 293                 pre_pdf = (mpdr3 >> 8)&0x7;
 294                 pdf = (mpdr3 >> 11)&0x7;
 295                 ret_val = ((clk_sel != 0)? mxc_get_main_clock(CPU_CLK) :
 296                                 __decode_pll(__REG(PER_PLL), CONFIG_MX35_HCLK_FREQ)) / ((pre_pdf + 1) * (pdf + 1));
 297                 break;
 298         case ESDHC3_CLK:
 299                 clk_sel = mpdr3 & 0x40;
 300                 pre_pdf = (mpdr3 >> 16)&0x7;
 301                 pdf = (mpdr3 >> 19)&0x7;
 302                 ret_val = ((clk_sel != 0)? mxc_get_main_clock(CPU_CLK) :
 303                                 __decode_pll(__REG(PER_PLL), CONFIG_MX35_HCLK_FREQ)) / ((pre_pdf + 1) * (pdf + 1));
 304                 break;
 305         case SPDIF_CLK:
 306                 clk_sel = mpdr3 & 0x400000;
 307                 pre_pdf = (mpdr3 >> 29)&0x7;
 308                 pdf = (mpdr3 >> 23)&0x3F;
 309                 ret_val = ((clk_sel != 0)? mxc_get_main_clock(CPU_CLK) :
 310                                 __decode_pll(__REG(PER_PLL), CONFIG_MX35_HCLK_FREQ)) / ((pre_pdf + 1) * (pdf + 1));
 311                 break;
 312         default:
 313                 printf("%s(): This clock: %d not supported yet \n",
 314                                 __FUNCTION__, clk);
 315                 break;
 316         }
 317
 318         return ret_val;
 319 }
 320
 321 unsigned int mxc_get_clock(enum mxc_clock clk)
 322 {
 323         switch (clk) {
 324         case MXC_ARM_CLK:
 325                 return __get_mcu_main_clk();
 326         case MXC_AHB_CLK:
 327                 break;
 328         case MXC_IPG_CLK:
 329                 return __get_ipg_clk();
 330         case MXC_IPG_PERCLK:
 331                 return __get_ipg_per_clk();
 332         case MXC_UART_CLK:
 333                 return __get_uart_clk();
 334         case MXC_ESDHC_CLK:
 335                 return mxc_get_peri_clock(ESDHC1_CLK);
 336         case MXC_USB_CLK:
 337                 return mxc_get_main_clock(USB_CLK);
 338         }
 339         return -1;
 340 }
 341
 342 void mxc_dump_clocks(void)
 343 {
 344         u32 cpufreq = __get_mcu_main_clk();
 345         printf("mx35 cpu clock: %dMHz\n", cpufreq / 1000000);
 346         printf("ipg clock     : %dHz\n", __get_ipg_clk());
 347         printf("ipg per clock : %dHz\n", __get_ipg_per_clk());
 348         printf("uart clock     : %dHz\n", mxc_get_clock(MXC_UART_CLK));
 349 }
 350
 351 #if defined(CONFIG_DISPLAY_CPUINFO)
 352 int print_cpuinfo(void)
 353 {
 354         printf("CPU:   Freescale i.MX35 at %d MHz\n",
 355                __get_mcu_main_clk() / 1000000);
 356         /* mxc_dump_clocks(); */
 357         return 0;
 358 }
 359 #endif
 360
 361 #if defined(CONFIG_MXC_FEC)
 362 extern int mxc_fec_initialize(bd_t *bis);
 363 extern void mxc_fec_set_mac_from_env(char *mac_addr);
 364 #endif
 365
 366 /*
 367  * Initializes on-chip ethernet controllers.
 368  * to override, implement board_eth_init()
 369  */
 370 int cpu_eth_init(bd_t *bis)
 371 {
 372         int rc = -ENODEV;
 373
 374 #if defined(CONFIG_MXC_FEC)
 375         rc = mxc_fec_initialize(bis);
 376 #endif
 377
 378         return rc;
 379 }
 380
 381 #if defined(CONFIG_ARCH_CPU_INIT)
 382 int arch_cpu_init(void)
 383 {
 384         icache_enable();
 385         dcache_enable();
 386         return 0;
 387 }
 388 #endif