cpu/at32ap/cpu.c

   1 /*
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   3  *
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   5  * project.
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  14  * MERCHANTABILITY or FITNESS FOR A PARTICULAR PURPOSE.  See the
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  18  * along with this program; if not, write to the Free Software
  19  * Foundation, Inc., 59 Temple Place, Suite 330, Boston,
  20  * MA 02111-1307 USA
  21  */
  22 #include <common.h>
  23 #include <command.h>
  24
  25 #include <asm/io.h>
  26 #include <asm/sections.h>
  27 #include <asm/sysreg.h>
  28
  29 #include <asm/arch/clk.h>
  30 #include <asm/arch/memory-map.h>
  31
  32 #include "hsmc3.h"
  33
  34 /* Sanity checks */
  35 #if (CONFIG_SYS_CLKDIV_CPU > CONFIG_SYS_CLKDIV_HSB)             \
  36         || (CONFIG_SYS_CLKDIV_HSB > CONFIG_SYS_CLKDIV_PBA)      \
  37         || (CONFIG_SYS_CLKDIV_HSB > CONFIG_SYS_CLKDIV_PBB)
  38 # error Constraint fCPU >= fHSB >= fPB{A,B} violated
  39 #endif
  40 #if defined(CONFIG_PLL) && ((CONFIG_SYS_PLL0_MUL < 1) || (CONFIG_SYS_PLL0_DIV < 1))
  41 # error Invalid PLL multiplier and/or divider
  42 #endif
  43
  44 DECLARE_GLOBAL_DATA_PTR;
  45
  46 int cpu_init(void)
  47 {
  48         extern void _evba(void);
  49
  50         gd->cpu_hz = CONFIG_SYS_OSC0_HZ;
  51
  52         /* TODO: Move somewhere else, but needs to be run before we
  53          * increase the clock frequency. */
  54         hsmc3_writel(MODE0, 0x00031103);
  55         hsmc3_writel(CYCLE0, 0x000c000d);
  56         hsmc3_writel(PULSE0, 0x0b0a0906);
  57         hsmc3_writel(SETUP0, 0x00010002);
  58
  59         clk_init();
  60
  61         /* Update the CPU speed according to the PLL configuration */
  62         gd->cpu_hz = get_cpu_clk_rate();
  63
  64         /* Set up the exception handler table and enable exceptions */
  65         sysreg_write(EVBA, (unsigned long)&_evba);
  66         asm volatile("csrf      %0" : : "i"(SYSREG_EM_OFFSET));
  67
  68         return 0;
  69 }
  70
  71 void prepare_to_boot(void)
  72 {
  73         /* Flush both caches and the write buffer */
  74         asm volatile("cache  %0[4], 010\n\t"
  75                      "cache  %0[0], 000\n\t"
  76                      "sync   0" : : "r"(0) : "memory");
  77 }
  78
  79 int do_reset(cmd_tbl_t *cmdtp, int flag, int argc, char *argv[])
  80 {
  81         /* This will reset the CPU core, caches, MMU and all internal busses */
  82         __builtin_mtdr(8, 1 << 13);     /* set DC:DBE */
  83         __builtin_mtdr(8, 1 << 30);     /* set DC:RES */
  84
  85         /* Flush the pipeline before we declare it a failure */
  86         asm volatile("sub   pc, pc, -4");
  87
  88         return -1;
  89 }